JPH0376494B2 - - Google Patents
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- JPH0376494B2 JPH0376494B2 JP58127065A JP12706583A JPH0376494B2 JP H0376494 B2 JPH0376494 B2 JP H0376494B2 JP 58127065 A JP58127065 A JP 58127065A JP 12706583 A JP12706583 A JP 12706583A JP H0376494 B2 JPH0376494 B2 JP H0376494B2
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- 230000006870 function Effects 0.000 claims description 24
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000009131 signaling function Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
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Description
【発明の詳細な説明】
本発明は一般的には関数発生器に関し、詳しく
いうと、精度を向上させるためにデイジタル補間
技術を使用する平方根を求めるための関数発生シ
ステムに関する。
いうと、精度を向上させるためにデイジタル補間
技術を使用する平方根を求めるための関数発生シ
ステムに関する。
今日、関数を発生する方法は代表的にはアナロ
グ非直線増幅回路あるいはデイジタル計算ハード
ウエアを使用して近似アルゴリズムを実行してい
る。アナログで平方根を求めるためには、通常、
フイードバツク配置のある形式の乗算器回路が使
用される。このアナログ関数発生器の精度は、回
路誤差およびドリフトを補償するために精巧な手
段が使用されない限り、これら回路誤差およびド
リフトによつて制限を受ける。このような手段は
一般に実行するのに非常に高価となる。関数発生
器のデイジタル技術について言えば、その精度
は、一般に、処理されているワードサイズによつ
て決定され、従つて高い精度を得るには大きなワ
ードサイズが必要となり、このことは実行するの
に非常に高価な回路が必要であるということを意
味する。その上、センサおよび出力ドライバ回路
のインターフエースに追加の回路が必要となり、
システムの全体の寸法を増大させ、かつ精度を悪
くする要因となる。上記の観点から、小形、低電
力消費を要求される送信機に適用するには、上記
した従来技術は適当でないことが明らかである。
グ非直線増幅回路あるいはデイジタル計算ハード
ウエアを使用して近似アルゴリズムを実行してい
る。アナログで平方根を求めるためには、通常、
フイードバツク配置のある形式の乗算器回路が使
用される。このアナログ関数発生器の精度は、回
路誤差およびドリフトを補償するために精巧な手
段が使用されない限り、これら回路誤差およびド
リフトによつて制限を受ける。このような手段は
一般に実行するのに非常に高価となる。関数発生
器のデイジタル技術について言えば、その精度
は、一般に、処理されているワードサイズによつ
て決定され、従つて高い精度を得るには大きなワ
ードサイズが必要となり、このことは実行するの
に非常に高価な回路が必要であるということを意
味する。その上、センサおよび出力ドライバ回路
のインターフエースに追加の回路が必要となり、
システムの全体の寸法を増大させ、かつ精度を悪
くする要因となる。上記の観点から、小形、低電
力消費を要求される送信機に適用するには、上記
した従来技術は適当でないことが明らかである。
従来技術に関連する固有の問題のために、入力
信号の平方根を求めるための比較的簡単な構成
の、安価な、高精度の関数発生器を開発すること
が望まれている。
信号の平方根を求めるための比較的簡単な構成
の、安価な、高精度の関数発生器を開発すること
が望まれている。
本発明はパルス幅変調された入力信号の平方根
を求める高精度の関数発生器を提供し、上記従来
技術に関連した問題および他の問題を解決したも
のである。この関数発生器の主要素子は所望の関
数の逆数に対する複数の別々の値を含むROMの
表である。このROMのアドレスは入力信号の所
望の関数を表わし、ROMの出力は入力アドレス
の二乗である。ROMの出力はフリツプフロツプ
およびデジタルコンパレータによつて連続的にパ
ルス幅変調された信号に変換される。
を求める高精度の関数発生器を提供し、上記従来
技術に関連した問題および他の問題を解決したも
のである。この関数発生器の主要素子は所望の関
数の逆数に対する複数の別々の値を含むROMの
表である。このROMのアドレスは入力信号の所
望の関数を表わし、ROMの出力は入力アドレス
の二乗である。ROMの出力はフリツプフロツプ
およびデジタルコンパレータによつて連続的にパ
ルス幅変調された信号に変換される。
2つの8ビツトカウンタがパルス幅変調された
入力信号のデユーテイサイクルおよびフリツプフ
ロツプの出力信号のデユーテイサイクルに比例し
てクロツク同期される。かくして、これら8ビツ
トカウンタはこれらデユーテイサイクル間の比較
の実行(ランニング)平均を保持し、そして4ビ
ツトアツプ/ダウンカウンタにROMのアドレス
を設定させ、その結果ROMの出力は正確な入力
値より高いおよび低いROMの値間をある時間で
循環する。4ビツトアツプ/ダウンカウンタの出
力から取り出される回路の出力は平均値が入力信
号の平方根であるパルス幅変調された信号であ
る。
入力信号のデユーテイサイクルおよびフリツプフ
ロツプの出力信号のデユーテイサイクルに比例し
てクロツク同期される。かくして、これら8ビツ
トカウンタはこれらデユーテイサイクル間の比較
の実行(ランニング)平均を保持し、そして4ビ
ツトアツプ/ダウンカウンタにROMのアドレス
を設定させ、その結果ROMの出力は正確な入力
値より高いおよび低いROMの値間をある時間で
循環する。4ビツトアツプ/ダウンカウンタの出
力から取り出される回路の出力は平均値が入力信
号の平方根であるパルス幅変調された信号であ
る。
本質的に、本発明において使用される技術は入
力信号が所望の関数の記憶された正確な値から相
違する量に比例するようにこれら記憶された正確
な値を時分割するための、従つて関数の正確なデ
イジタル補間を達成するための、デイジタル技術
として記載することができる。
力信号が所望の関数の記憶された正確な値から相
違する量に比例するようにこれら記憶された正確
な値を時分割するための、従つて関数の正確なデ
イジタル補間を達成するための、デイジタル技術
として記載することができる。
以下、添付図面を参照して本発明の好ましい実
施例につき詳細に説明する。なお、添付図面は本
発明の好ましい実施例を例示するためのもので、
本発明をこれに限定することを意図するものでは
ない。
施例につき詳細に説明する。なお、添付図面は本
発明の好ましい実施例を例示するためのもので、
本発明をこれに限定することを意図するものでは
ない。
第1図は本発明によつて使用される回路10の
回路構成図である。この回路10はROMの表1
2,8ビツトラツチ14,8ビツトコンパレータ
16、クロツク発生器18,8ビツトカウンタ2
0、フリツプフロツプ22および24,8ビツト
アツプカウンタ26および28,4ビツトアツ
プ/ダウンカウンタ30,4ビツトラツチ32、
および4ビツトコンパレータ34より構成され
る。
回路構成図である。この回路10はROMの表1
2,8ビツトラツチ14,8ビツトコンパレータ
16、クロツク発生器18,8ビツトカウンタ2
0、フリツプフロツプ22および24,8ビツト
アツプカウンタ26および28,4ビツトアツ
プ/ダウンカウンタ30,4ビツトラツチ32、
および4ビツトコンパレータ34より構成され
る。
ROMの表12は所望の逆関数に対する複数の
別個の値を含んでいる。ROMアドレス(入力A0
ないしA3)は4ビツトアツプ/ダウンカウンタ
30から受信した入力変数を表わし、出力O1な
いしO3から得られるROMの表12の出力は入力
の逆関数である。詳しくいうと、平方根出力が所
望される場合には、ROMの表12は8ビツト出
力ワードである4ビツト入力アドレスの正確な二
乗を発生する。
別個の値を含んでいる。ROMアドレス(入力A0
ないしA3)は4ビツトアツプ/ダウンカウンタ
30から受信した入力変数を表わし、出力O1な
いしO3から得られるROMの表12の出力は入力
の逆関数である。詳しくいうと、平方根出力が所
望される場合には、ROMの表12は8ビツト出
力ワードである4ビツト入力アドレスの正確な二
乗を発生する。
ROMの表12の出力、すなわち、その出力O1
ないしO3はそれぞれ8ビツトラツチ14の入力
D1ないしD3に接続されている。この8ビツトラ
ツチ14の出力Q1ないしQ3はそれぞれ8ビツト
コンパレータ16の入力A1ないしA3に接続され
ている。8ビツトコンパレータ16の他の一組の
入力、すなわち入力B1ないしB3は8ビツトカウ
ンタ20の出力QAないしQHにそれぞれ接続され
ている。カウンタ20の出力QBないしQHはNOR
ゲート36の入力に直接接続され、一方カウンタ
20の出力QAはインバータ38を介してこのゲ
ート36に接続されている。カウンタ20の出力
QEないしQHはまた、4ビツトコンパレータ34
の入力B1ないしB4にも接続されている。クロツ
ク発生器18の出力は8ビツトカウンタ20のク
ロツク入力(CL)に接続されている。
ないしO3はそれぞれ8ビツトラツチ14の入力
D1ないしD3に接続されている。この8ビツトラ
ツチ14の出力Q1ないしQ3はそれぞれ8ビツト
コンパレータ16の入力A1ないしA3に接続され
ている。8ビツトコンパレータ16の他の一組の
入力、すなわち入力B1ないしB3は8ビツトカウ
ンタ20の出力QAないしQHにそれぞれ接続され
ている。カウンタ20の出力QBないしQHはNOR
ゲート36の入力に直接接続され、一方カウンタ
20の出力QAはインバータ38を介してこのゲ
ート36に接続されている。カウンタ20の出力
QEないしQHはまた、4ビツトコンパレータ34
の入力B1ないしB4にも接続されている。クロツ
ク発生器18の出力は8ビツトカウンタ20のク
ロツク入力(CL)に接続されている。
NORゲート36の出力はフリツプフロツプ2
2および24のセツト入力SおよびBに、ならび
に8ビツトラツチ14および4ビツトラツチ32
の使用可能(イネーブル)入力Gにそれぞれ同期
パルスを送給する。フリツプフロツプ22のリセ
ツト入力Rは8ビツトコンパレータ16のA=B
出力端子に接続されている。フリツプフロツプ2
2のQ出力はANDゲート39の1つの入力にお
よびインバータ40の入力にそれぞれ接続され、
インバータ40の出力は他のANDゲート42の
1つの入力に接続されている。パルス幅変調され
た入力信号はANDゲート42の他方の入力に供
給され、このANDゲート42の出力は8ビツト
アツプカウンタ26の使用可能入力Gに接続され
ている。上記入力信号はインバータ44の入力に
も供給される。このインバータ44の出力は
ANDゲート39の他方の入力に接続されている。
ANDゲート39の出力は8ビツトアツプカウン
タ28の使用可能入力Gに接続されている。これ
らカウンタ26および28の両方のクロツク入力
CLは8ビツトカウンタ20のQA出力に接続され
ている。これらカウンタ26および28の出力、
すなわち出力QAないしQH、はANDゲート46お
よび48の入力にそれぞれ接続されている。
ANDゲート46の出力は4ビツトアツプ/ダウ
ンカウンタ30のアツプ入力CL−UPに接続され
ており、他方ANDゲートの出力はこのカウンタ
30のダウン入力CL−DOWNに接続されてい
る。
2および24のセツト入力SおよびBに、ならび
に8ビツトラツチ14および4ビツトラツチ32
の使用可能(イネーブル)入力Gにそれぞれ同期
パルスを送給する。フリツプフロツプ22のリセ
ツト入力Rは8ビツトコンパレータ16のA=B
出力端子に接続されている。フリツプフロツプ2
2のQ出力はANDゲート39の1つの入力にお
よびインバータ40の入力にそれぞれ接続され、
インバータ40の出力は他のANDゲート42の
1つの入力に接続されている。パルス幅変調され
た入力信号はANDゲート42の他方の入力に供
給され、このANDゲート42の出力は8ビツト
アツプカウンタ26の使用可能入力Gに接続され
ている。上記入力信号はインバータ44の入力に
も供給される。このインバータ44の出力は
ANDゲート39の他方の入力に接続されている。
ANDゲート39の出力は8ビツトアツプカウン
タ28の使用可能入力Gに接続されている。これ
らカウンタ26および28の両方のクロツク入力
CLは8ビツトカウンタ20のQA出力に接続され
ている。これらカウンタ26および28の出力、
すなわち出力QAないしQH、はANDゲート46お
よび48の入力にそれぞれ接続されている。
ANDゲート46の出力は4ビツトアツプ/ダウ
ンカウンタ30のアツプ入力CL−UPに接続され
ており、他方ANDゲートの出力はこのカウンタ
30のダウン入力CL−DOWNに接続されてい
る。
4ビツトアツプ/ダウンカウンタ30の出力、
すなわち、出力QAないしQDはROMアドレス入力
A0ないしA3に、および4ビツトラツチ32の入
力D1ないしD4にそれぞれ接続されている。4ビ
ツトラツチ32の出力Q1ないしQ4は4ビツトコ
ンパレータ34の入力A1ないしA4にそれぞれ接
続されている。4ビツトコンパレータ34のA=
B出力端子はフリツプフロツプ24のリセツト入
力Aに接続されている。フリツプフロツプ24の
Q出力は回路10の出力であり、パルス幅変調さ
れた出力信号がここに発生される。
すなわち、出力QAないしQDはROMアドレス入力
A0ないしA3に、および4ビツトラツチ32の入
力D1ないしD4にそれぞれ接続されている。4ビ
ツトラツチ32の出力Q1ないしQ4は4ビツトコ
ンパレータ34の入力A1ないしA4にそれぞれ接
続されている。4ビツトコンパレータ34のA=
B出力端子はフリツプフロツプ24のリセツト入
力Aに接続されている。フリツプフロツプ24の
Q出力は回路10の出力であり、パルス幅変調さ
れた出力信号がここに発生される。
サイクルの開始時に、ROMの表12に対する
入力値が4ビツトアツプ/ダウンカウンタ30の
出力によつて調整される。1サイクルはクロツク
発生器18によつて制御される一連の繰返し動作
よりなり、クロツク発生器18の周波数はその特
定の適用例に対して選択されている。クロツク発
生器18によつて発生されるパルスは8ビツトカ
ウンタ20によつてクロツク入力(CL)端子で
受信され、このカウンタ20に2進態様で256ま
で連続的に、繰返し計数させる。各サイクルの開
始時に、デイジタルカウンタ20のQA出力端子
にデイジタルの1が発生され、インバータ38に
よつて反転されてNORゲート36の入力の1つ
にデイジタルの0が与えられる。これによつてこ
のゲート36はその出力にデイジタルの1を発生
する。このデイジタルパルスは各サイクルの開始
時に同期パルスとして使用され、フリツプフロツ
プ22および24をセツトし、かつ8ビツトラツ
チ14および4ビツトラツチ32を使用可能にす
る。8ビツトラツチ14に対する使用可能パルス
はこのラツチにROMの表12の出力を受け入れ
て保持させ、従つてROMの表12の出力は8ビ
ツトカウンタ20の出力QAないしQHと8ビツト
コンパレータ16によつて連続的に比較される。
同様に、4ビツトラツチ32に対する使用可能パ
ルスはこのラツチに4ビツトアツプ/ダウンカウ
ンタ30の出力を受け入れて保持させ、従つてこ
のカウンタ30の出力は4ビツトコンパレータ3
4によつて8ビツトカウンタ20の出力QEない
しQHと連続的に比較される。
入力値が4ビツトアツプ/ダウンカウンタ30の
出力によつて調整される。1サイクルはクロツク
発生器18によつて制御される一連の繰返し動作
よりなり、クロツク発生器18の周波数はその特
定の適用例に対して選択されている。クロツク発
生器18によつて発生されるパルスは8ビツトカ
ウンタ20によつてクロツク入力(CL)端子で
受信され、このカウンタ20に2進態様で256ま
で連続的に、繰返し計数させる。各サイクルの開
始時に、デイジタルカウンタ20のQA出力端子
にデイジタルの1が発生され、インバータ38に
よつて反転されてNORゲート36の入力の1つ
にデイジタルの0が与えられる。これによつてこ
のゲート36はその出力にデイジタルの1を発生
する。このデイジタルパルスは各サイクルの開始
時に同期パルスとして使用され、フリツプフロツ
プ22および24をセツトし、かつ8ビツトラツ
チ14および4ビツトラツチ32を使用可能にす
る。8ビツトラツチ14に対する使用可能パルス
はこのラツチにROMの表12の出力を受け入れ
て保持させ、従つてROMの表12の出力は8ビ
ツトカウンタ20の出力QAないしQHと8ビツト
コンパレータ16によつて連続的に比較される。
同様に、4ビツトラツチ32に対する使用可能パ
ルスはこのラツチに4ビツトアツプ/ダウンカウ
ンタ30の出力を受け入れて保持させ、従つてこ
のカウンタ30の出力は4ビツトコンパレータ3
4によつて8ビツトカウンタ20の出力QEない
しQHと連続的に比較される。
NORゲート36からの同期パルスによつてフ
リツプフロツプ24がセツトされると、このフリ
ツプフロツプ24はそのQ出力にデイジタルの1
を発生する。同様に、この同期パルスによつてフ
リツプフロツプ22がセツトされると、このフリ
ツプフロツプ22はその出力にデイジタルの1を
発生する。このデイジタルの1はANDゲート3
9の1つの入力におよびインバータ40に供給さ
れ、インバータ40はこれを反転してデイジタル
の0をANDゲート42の1つの入力に供給する。
パルス幅変調された入力信号が低レベル、すなわ
ちデイジタルの0であると、インバータ44はデ
イジタルの1をANDゲート39に他方の入力に
供給し、このANDゲート39はその出力に8ビ
ツトアツプカウンタ28を使用可能にするデイジ
タルの1を発生する。ANDゲート42の入力の
1つにデイジタルの0が供給される限り、このゲ
ートの出力はデイジタルの0であり、従つて8ビ
ツトアツプカウンタ26は使用可能とならない。
リツプフロツプ24がセツトされると、このフリ
ツプフロツプ24はそのQ出力にデイジタルの1
を発生する。同様に、この同期パルスによつてフ
リツプフロツプ22がセツトされると、このフリ
ツプフロツプ22はその出力にデイジタルの1を
発生する。このデイジタルの1はANDゲート3
9の1つの入力におよびインバータ40に供給さ
れ、インバータ40はこれを反転してデイジタル
の0をANDゲート42の1つの入力に供給する。
パルス幅変調された入力信号が低レベル、すなわ
ちデイジタルの0であると、インバータ44はデ
イジタルの1をANDゲート39に他方の入力に
供給し、このANDゲート39はその出力に8ビ
ツトアツプカウンタ28を使用可能にするデイジ
タルの1を発生する。ANDゲート42の入力の
1つにデイジタルの0が供給される限り、このゲ
ートの出力はデイジタルの0であり、従つて8ビ
ツトアツプカウンタ26は使用可能とならない。
8ビツトアツプカウンタ28がANDゲート3
9によつて使用可能にされると、このカウンタ2
8はデイジタルの1が8ビツトカウンタ20によ
つてそのQA出力端子に発生されるときごとに、
1カウント増加計数する。8ビツトコンパレータ
16のB1ないしB3入力に供給される8ビツトカ
ウンタ20の出力が8ビツトコンパレータ16に
よつて8ビツトラツチ14の出力に等しいと決定
されると、コンパレータ16によつてそのA=B
端子にデイジタルの1が発生される。このデイジ
タルの1はフリツプフロツプ22のリセツト入力
Rに供給され、このフリツプフロツプ22をリセ
ツトしてそのQ出力にデイジタルの0を発生させ
る。このデイジタルの0はANDゲート39の入
力に供給され、ANDゲート39はその出力にデ
イジタルの0を発生し、8ビツトアツプカウンタ
28を使用禁止する。フリツプフロツプ22のQ
出力に発生されたデイジタルの0はインバータ4
0にも供給され、このインバータ40はデイジタ
ルの1をANDゲート42の一方の入力に供給す
る。パルス幅変調された入力信号が高レベル、す
なわちデイジタルの1であるときにはいつでも、
この信号はANDゲート42の他方の入力に供給
されるからこのゲート42にデイジタルの1をそ
の出力に発生させ、8ビツトアツプカウンタ26
を使用可能にする。ANDゲート42によつて使
用可能にされたときに、カウンタ26は、デイジ
タルの1が8ビツトカウンタ20によつてその
QA出力端子に発生されるときごとに、フリツプ
フロツプ22の出力が次のサイクルの開始時に同
期パルスによつてセツトされるまで、1カウント
増加計数する。
9によつて使用可能にされると、このカウンタ2
8はデイジタルの1が8ビツトカウンタ20によ
つてそのQA出力端子に発生されるときごとに、
1カウント増加計数する。8ビツトコンパレータ
16のB1ないしB3入力に供給される8ビツトカ
ウンタ20の出力が8ビツトコンパレータ16に
よつて8ビツトラツチ14の出力に等しいと決定
されると、コンパレータ16によつてそのA=B
端子にデイジタルの1が発生される。このデイジ
タルの1はフリツプフロツプ22のリセツト入力
Rに供給され、このフリツプフロツプ22をリセ
ツトしてそのQ出力にデイジタルの0を発生させ
る。このデイジタルの0はANDゲート39の入
力に供給され、ANDゲート39はその出力にデ
イジタルの0を発生し、8ビツトアツプカウンタ
28を使用禁止する。フリツプフロツプ22のQ
出力に発生されたデイジタルの0はインバータ4
0にも供給され、このインバータ40はデイジタ
ルの1をANDゲート42の一方の入力に供給す
る。パルス幅変調された入力信号が高レベル、す
なわちデイジタルの1であるときにはいつでも、
この信号はANDゲート42の他方の入力に供給
されるからこのゲート42にデイジタルの1をそ
の出力に発生させ、8ビツトアツプカウンタ26
を使用可能にする。ANDゲート42によつて使
用可能にされたときに、カウンタ26は、デイジ
タルの1が8ビツトカウンタ20によつてその
QA出力端子に発生されるときごとに、フリツプ
フロツプ22の出力が次のサイクルの開始時に同
期パルスによつてセツトされるまで、1カウント
増加計数する。
8ビツトカウンタ20の最上位から4つの出
力、すなわち、出力QEないしQH、が4ビツトコ
ンパレータ34によつて4ビツトラツチ32の出
力に等しいと決定されると、このコンパレータは
デイジタルの1をそのA=B端子に発生し、この
デイジタルの1はフリツプフロツプ24をリセツ
トし、デイジタルの0をフリツプフロツプ22の
出力に発生させる。8ビツトカウンタ20がその
256のカウントを完全に計数した後、上述の全シ
ーケンスが繰返される。このように、8ビツトア
ツプカウンタ26および28は各サイクル中、到
来するパルス幅変調された入力信号がフリツプフ
ロツプ22のQ出力の信号と比較される割合(ま
たは時間)について連続的に増加計数する。
力、すなわち、出力QEないしQH、が4ビツトコ
ンパレータ34によつて4ビツトラツチ32の出
力に等しいと決定されると、このコンパレータは
デイジタルの1をそのA=B端子に発生し、この
デイジタルの1はフリツプフロツプ24をリセツ
トし、デイジタルの0をフリツプフロツプ22の
出力に発生させる。8ビツトカウンタ20がその
256のカウントを完全に計数した後、上述の全シ
ーケンスが繰返される。このように、8ビツトア
ツプカウンタ26および28は各サイクル中、到
来するパルス幅変調された入力信号がフリツプフ
ロツプ22のQ出力の信号と比較される割合(ま
たは時間)について連続的に増加計数する。
8ビツトカウンタ26のQAないしQH出力がす
べてデイジタルの1であると、ANDゲート46
はその出力にデイジタルの1を発生し、4ビツト
アツプ/ダウンカウンタ30の出力を2進の1デ
イジツトだけ増加させる。これによりROMの表
12の入力が2進の1デイジツトだけ増加され、
また4ビツトラツチ32のデイジタル値が2進の
1デイジツトだけ増加される。逆に、8ビツトカ
ウンタ28のQAないしQH出力がすべてデイジタ
ルの1であると、ANDゲート48はその出力に
デイジタルの1を発生し、これによつて4ビツト
アツプ/ダウンカウンタ30の出力を2進の1デ
イジツトだけ減少させる。これはROMの表12
の入力を2進の1デイジツトだけ減少させ、また
4ビツトラツチ32のデイジタル値を2進の1デ
イジツトだけ減少させる。かくして、8ビツトア
ツプカウンタ26および28はデユーテイサイク
ル比較の実行平均を保持し、4ビツトアツプ/ダ
ウンカウンタ30およびROMの表12を正確な
入力値より高いおよび低いROMの値間で時間内
に循環させる。2つの最も接近した値のそれぞれ
において消費される時間は実行平均基準で入力信
号に整合させるのに必要な時間に比例する。
べてデイジタルの1であると、ANDゲート46
はその出力にデイジタルの1を発生し、4ビツト
アツプ/ダウンカウンタ30の出力を2進の1デ
イジツトだけ増加させる。これによりROMの表
12の入力が2進の1デイジツトだけ増加され、
また4ビツトラツチ32のデイジタル値が2進の
1デイジツトだけ増加される。逆に、8ビツトカ
ウンタ28のQAないしQH出力がすべてデイジタ
ルの1であると、ANDゲート48はその出力に
デイジタルの1を発生し、これによつて4ビツト
アツプ/ダウンカウンタ30の出力を2進の1デ
イジツトだけ減少させる。これはROMの表12
の入力を2進の1デイジツトだけ減少させ、また
4ビツトラツチ32のデイジタル値を2進の1デ
イジツトだけ減少させる。かくして、8ビツトア
ツプカウンタ26および28はデユーテイサイク
ル比較の実行平均を保持し、4ビツトアツプ/ダ
ウンカウンタ30およびROMの表12を正確な
入力値より高いおよび低いROMの値間で時間内
に循環させる。2つの最も接近した値のそれぞれ
において消費される時間は実行平均基準で入力信
号に整合させるのに必要な時間に比例する。
フリツプフロツプ22の平均出力がパルス幅変
調された入力信号に整合し、追跡する限り、
ROMアドレス(これは所望の関数によりROM
出力に関係している)の平均は入力の所望の関係
である。このROMアドレスはデユーテイサイク
ルコンパレータで使用するためにROM出力を変
換するのに類似の態様でパルス幅変調された出力
信号に変換される。このように、パルス幅変調さ
れた入力信号の所望の関数が少数の構成素子のみ
を使用してデイジタルに発生できる。
調された入力信号に整合し、追跡する限り、
ROMアドレス(これは所望の関数によりROM
出力に関係している)の平均は入力の所望の関係
である。このROMアドレスはデユーテイサイク
ルコンパレータで使用するためにROM出力を変
換するのに類似の態様でパルス幅変調された出力
信号に変換される。このように、パルス幅変調さ
れた入力信号の所望の関数が少数の構成素子のみ
を使用してデイジタルに発生できる。
理解を容易にするために、第2図を参照して本
発明の装置の動作を簡単に説明する。先ず、前提
として前の入力信号の値をn0とするとアツプダウ
ンカウンター30はそれに対応した平方根の値√
n0を出力している。入力信号が新たなパルス幅変
調入力値nに変わると本発明に従つてアツプダウ
ンカウンター30の値はロム表12,8ビツトラ
ツチ14,8ビツトコンパレータ16、及び8ビ
ツトアツプカウンタ28もしくは8ビツトダウン
カウンター26のループ動作を通じて次第に修正
され新たな値√nに変わつて行く。この動作を以
下に説明する。例として、値n>n0が入力される
場合と、値n<n0が入力される場合の2通りを考
える。
発明の装置の動作を簡単に説明する。先ず、前提
として前の入力信号の値をn0とするとアツプダウ
ンカウンター30はそれに対応した平方根の値√
n0を出力している。入力信号が新たなパルス幅変
調入力値nに変わると本発明に従つてアツプダウ
ンカウンター30の値はロム表12,8ビツトラ
ツチ14,8ビツトコンパレータ16、及び8ビ
ツトアツプカウンタ28もしくは8ビツトダウン
カウンター26のループ動作を通じて次第に修正
され新たな値√nに変わつて行く。この動作を以
下に説明する。例として、値n>n0が入力される
場合と、値n<n0が入力される場合の2通りを考
える。
新たな入力が入る直前には4ビツトアツプ−ダ
ウンカウンター30は√n0を出力しており、4ビ
ツトラツチ32を介して4ビツトコンパレータ3
4に送られ、8ビツトカウンタ20のカウントと
一致したときに出力を生じてフリツプフロツプ2
4に送りこれをリセツトする。フリツプフロツプ
24はカウンター20の各サイクルの最初のカウ
ント1によりセツトされているから、リセツトに
よりカウンタ20の各サイクル毎にパルス長さ√
n0のパルス列を出力している。
ウンカウンター30は√n0を出力しており、4ビ
ツトラツチ32を介して4ビツトコンパレータ3
4に送られ、8ビツトカウンタ20のカウントと
一致したときに出力を生じてフリツプフロツプ2
4に送りこれをリセツトする。フリツプフロツプ
24はカウンター20の各サイクルの最初のカウ
ント1によりセツトされているから、リセツトに
よりカウンタ20の各サイクル毎にパルス長さ√
n0のパルス列を出力している。
n>n0が入力される場合
この状態n0からnに入力信号の値が変わつた場
合について述べる。クロツク発生器18からのク
ロツクパルスは8ビツトカウンタ20に供給され
るので、カウンター20はQA,QB…に出力を生
じ、28=256カウントを1サイクルとして動作を
繰り返す。サイクルの初めの出力がQAに生じる
と、インバータ38によりNORゲート36の入
力が全部0になるのでNORゲート36に出力が
生じてフリツプフロツプ22がセツトされる。こ
れによりANDゲート39が可能にされ、ANDゲ
ート42が禁止される。8ビツトカウンタ20の
同じパルスはラツチ14及び32を可能にし、又
フリツプフロツプ24をセツトする。又、8ビツ
トアツプカウンタ26及び8ビツトダウンカウン
タ28はカウンタ20からの第1パルスでクリア
されカウント開始の準備状態にある。
合について述べる。クロツク発生器18からのク
ロツクパルスは8ビツトカウンタ20に供給され
るので、カウンター20はQA,QB…に出力を生
じ、28=256カウントを1サイクルとして動作を
繰り返す。サイクルの初めの出力がQAに生じる
と、インバータ38によりNORゲート36の入
力が全部0になるのでNORゲート36に出力が
生じてフリツプフロツプ22がセツトされる。こ
れによりANDゲート39が可能にされ、ANDゲ
ート42が禁止される。8ビツトカウンタ20の
同じパルスはラツチ14及び32を可能にし、又
フリツプフロツプ24をセツトする。又、8ビツ
トアツプカウンタ26及び8ビツトダウンカウン
タ28はカウンタ20からの第1パルスでクリア
されカウント開始の準備状態にある。
一方アツプダウンカウンタ30の値√n0はロム
の表12で二乗されてn0となり、ラツチ14によ
りラツチされ、8ビツトコンパレータ16に与え
られている。従つて、8ビツトカウンタ20がn0
に一致したとき、一致出力を出力してフリツプフ
ロツプ22をリセツトする(第2図参照)。
の表12で二乗されてn0となり、ラツチ14によ
りラツチされ、8ビツトコンパレータ16に与え
られている。従つて、8ビツトカウンタ20がn0
に一致したとき、一致出力を出力してフリツプフ
ロツプ22をリセツトする(第2図参照)。
n>n0の入力信号(繰り返しパルスの幅がnに
比例)は反転してANDゲート39に印加される
から、第2図のようにANDゲート39には出力
は生じない。フリツプフロツプ22が8ビツトカ
ウンタ20のn0との一致出力でリセツトされる
と、ANDゲート39は禁止されるからこのゲー
トの入力とは一致することがなく(第2図参照)、
8ビツトカウンタ28への入力は生じない。一方
フリツプフロツプ22のリセツトで可能になつた
ANDゲート42には入力パルスが未だ加わつて
いるから出力を生じ、8ビツトアツプカウンタ2
6を作動させ、それにより4ビツトアツプダウン
カウンタ30の値を増大させる。
比例)は反転してANDゲート39に印加される
から、第2図のようにANDゲート39には出力
は生じない。フリツプフロツプ22が8ビツトカ
ウンタ20のn0との一致出力でリセツトされる
と、ANDゲート39は禁止されるからこのゲー
トの入力とは一致することがなく(第2図参照)、
8ビツトカウンタ28への入力は生じない。一方
フリツプフロツプ22のリセツトで可能になつた
ANDゲート42には入力パルスが未だ加わつて
いるから出力を生じ、8ビツトアツプカウンタ2
6を作動させ、それにより4ビツトアツプダウン
カウンタ30の値を増大させる。
以上の動作をカウンタ20の各サイクルごとに
繰り返すと、4ビツトカウンタ30の値は次第に
真の値√nの値に修正され、フリツプフロツプ2
4の出力は√nに近付いてくる。
繰り返すと、4ビツトカウンタ30の値は次第に
真の値√nの値に修正され、フリツプフロツプ2
4の出力は√nに近付いてくる。
n<n0の場合
上の説明から明らかなように各部の波形は第2
図のようになる。すなわち、ANDゲート42に
は出力が生じないから、アツプカウンタ26には
入力の供給がない。一方、ANDゲート39には
出力が生じるから、それによりダウンカウンタ2
8に入力が供給される。かくして、√n0は次第に
√nに向けて修正される。
図のようになる。すなわち、ANDゲート42に
は出力が生じないから、アツプカウンタ26には
入力の供給がない。一方、ANDゲート39には
出力が生じるから、それによりダウンカウンタ2
8に入力が供給される。かくして、√n0は次第に
√nに向けて修正される。
この分野の技術者には上記実施例に関してある
変形および変更が容易に考えられる。そのような
変形、変更は簡明にし、理解しやすくするために
省略されているが、本発明の範囲内に入ることは
いうまでもない。
変形および変更が容易に考えられる。そのような
変形、変更は簡明にし、理解しやすくするために
省略されているが、本発明の範囲内に入ることは
いうまでもない。
第1図は本発明の一実施例を示す回路構成図で
ある。第2図は第1図の実施例の動作を説明する
ための各部の波形図である。 10……回路、12……ROMの表、14……
8ビツトラツチ、16……8ビツトコンパレー
タ、18……クロツク発生器、20……8ビツト
カウンタ、22,24……フリツプフロツプ、2
6,28……8ビツトアツプカウンタ、30……
4ビツトアツプ/ダウンカウンタ、32……4ビ
ツトラツチ、34……4ビツトコンパレータ、3
6……NORゲート、36,40,44……イン
バータ、39,42,46,48……ANDゲー
ト。
ある。第2図は第1図の実施例の動作を説明する
ための各部の波形図である。 10……回路、12……ROMの表、14……
8ビツトラツチ、16……8ビツトコンパレー
タ、18……クロツク発生器、20……8ビツト
カウンタ、22,24……フリツプフロツプ、2
6,28……8ビツトアツプカウンタ、30……
4ビツトアツプ/ダウンカウンタ、32……4ビ
ツトラツチ、34……4ビツトコンパレータ、3
6……NORゲート、36,40,44……イン
バータ、39,42,46,48……ANDゲー
ト。
Claims (1)
- 【特許請求の範囲】 1 到来信号の所望の関数値をデジタル形式で記
憶するアツプダウンカウンタを含む記憶手段30
と、 一連のデイジタルパルスを発生する第1のカウ
ンタ手段20と、 該デイジタルパルスを前記記憶装置30に記憶
された現在の関数値の逆関数値と比較し、前記第
1のカウンタ手段20によつて発生される前記デ
イジタルパルスの合計と前記逆関数値が等しくな
つたときに出力信号を発生する第1の比較手段1
6と、 該第1の比較手段16によつて発生される該出
力信号と前記到来信号とを比較し、前記到来信号
のデユーテイーサイクル及び前記第1の比較手段
によつて発生される前記出力信号のデユーテイー
サイクルの差に比例する出力信号を発生し、前記
差の大きさと符号とに応じて前記アツプダウンカ
ウンタをアツプカウント又はダウンカウントさせ
て記憶手段30に含まれる関数値を前記到来信号
の所望の関数値に向けて修正させる第2の比較手
段26及び28と、 を具備したことを特徴とし、前記記憶装置30の
内容を第1カウンタ手段20の循環により次第に
修正して到来信号の関数を発生するようにした関
数発生器。 2 第2の比較手段が第2のカウンタ手段26及
び第3のカウンタ手段28を含み、該カウンタ手
段は前記到来信号のデユーテイーサイクル及び前
記第1の比較手段によつて発生される前記出力信
号のデユーテイーサイクルの差によつて選択的に
作動されて前記差比例する出力信号により循環さ
せ、第2のカウンタ手段の作動時にはその出力に
より記憶手段30の内容を増加修正し、第3のカ
ウンタ手段の作動時にはその出力により記憶手段
30の内容を減少修正するようにした、特許請求
の範囲第1項記載の関数発生器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/399,154 US4503549A (en) | 1982-07-16 | 1982-07-16 | Interpolating function generator for transmitter square root extraction |
US399154 | 1982-07-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5927347A JPS5927347A (ja) | 1984-02-13 |
JPH0376494B2 true JPH0376494B2 (ja) | 1991-12-05 |
Family
ID=23578377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58127065A Granted JPS5927347A (ja) | 1982-07-16 | 1983-07-14 | 到来信号の所望の関数を発生する関数発生器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4503549A (ja) |
EP (1) | EP0099738A3 (ja) |
JP (1) | JPS5927347A (ja) |
AU (1) | AU1624283A (ja) |
CA (1) | CA1185702A (ja) |
IN (1) | IN158819B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60145735A (ja) * | 1984-01-09 | 1985-08-01 | Nec Corp | バツテリ−セ−ビング方式 |
DE3479166D1 (en) * | 1984-11-02 | 1989-08-31 | Itt Ind Gmbh Deutsche | Digital circuit for the calculation of the modulus of a digital complex entity |
US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
US4757467A (en) * | 1986-05-15 | 1988-07-12 | Rca Licensing Corporation | Apparatus for estimating the square root of digital samples |
JP2682189B2 (ja) * | 1990-03-12 | 1997-11-26 | 日本電気株式会社 | 表示制御回路 |
JP3003467B2 (ja) * | 1993-08-02 | 2000-01-31 | 松下電器産業株式会社 | 演算装置 |
US6026423A (en) * | 1996-03-29 | 2000-02-15 | Siemens Energy & Automation, Inc. | Fractional precision integer square root processor and method for use with electronic circuit breaker systems |
US6163791A (en) * | 1998-02-02 | 2000-12-19 | International Business Machines Corporation | High accuracy estimates of elementary functions |
KR101162259B1 (ko) * | 2010-12-03 | 2012-07-04 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
EP3489535A4 (en) | 2016-07-19 | 2020-03-11 | Oiles Corporation | BEARINGS |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3435196A (en) * | 1964-12-31 | 1969-03-25 | Gen Electric | Pulse-width function generator |
US3566095A (en) * | 1968-05-22 | 1971-02-23 | Sanders Associates Inc | Basic time interval integrator |
US3621403A (en) * | 1969-03-28 | 1971-11-16 | Magnovox Co The | Digital frequency modulated sweep generator |
FR2253923B1 (ja) * | 1973-12-07 | 1977-06-10 | Sopromi Soc Proc Modern Inject | |
FR2390855A1 (fr) * | 1977-05-13 | 1978-12-08 | Automat Regul Appar Mesur Et | Generateur de tension electrique suivant une loi definie |
DE2747406A1 (de) * | 1977-10-21 | 1979-04-26 | Siemens Ag | Elektronische maximummesseinrichtung |
US4339657A (en) * | 1980-02-06 | 1982-07-13 | International Business Machines Corporation | Error logging for automatic apparatus |
US4420814A (en) * | 1980-06-27 | 1983-12-13 | Nippon Air Brake Co., Ltd. | Wheel speed measuring circuit |
-
1982
- 1982-07-16 US US06/399,154 patent/US4503549A/en not_active Expired - Fee Related
-
1983
- 1983-06-24 AU AU16242/83A patent/AU1624283A/en not_active Abandoned
- 1983-07-13 IN IN861/CAL/83A patent/IN158819B/en unknown
- 1983-07-14 JP JP58127065A patent/JPS5927347A/ja active Granted
- 1983-07-15 EP EP83304125A patent/EP0099738A3/en not_active Withdrawn
- 1983-07-15 CA CA000432549A patent/CA1185702A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0099738A2 (en) | 1984-02-01 |
EP0099738A3 (en) | 1986-01-22 |
JPS5927347A (ja) | 1984-02-13 |
US4503549A (en) | 1985-03-05 |
CA1185702A (en) | 1985-04-16 |
IN158819B (ja) | 1987-01-31 |
AU1624283A (en) | 1984-01-19 |
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