JP3563816B2 - スイッチング電源装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、電子写真式複写機の電源装置等に用いるスイッチング電源装置に関するものである。
【0002】
【従来の技術】
1つのトランスを有するスイッチング電源で安定した低圧出力と高圧出力とが得られるようにするため、低圧出力用のメインPWM信号(以下「PWM1信号」ともいう。)と、このPWM1信号に同期した、高圧出力用のメイン同期サブPWM信号(以下「PWM2信号」ともいう。)とを生成するPWM信号生成装置が知られている。
【0003】
図13,14,15は関連技術例1のPWM信号生成装置のブロック図である。同図において、1〜6は8ビットラッチ(レジスタ)で、その出力端子は、それぞれクロックドバッファ(B.F.)11〜16を通じてバス65に接続されている。また、ラッチ1,2の出力は、インバータ55,54によりそれぞれの信号が反転され、バス64に供給されている。ラッチ7,8の出力端子は、それぞれクロックドバッファ(B.F.)19,20を通じてバス64に接続されている。ラッチ1〜8の入力端子は、それぞれバス75に接続されている。バスライン64,65は、それぞれアダー(加算器)63の異なった組の入力端子に接続され、アダー63の出力端子は、バス66を介してラッチ9,10の入力端子及びクロックドバッファ(B.F.)74を通じてバス75に接続されている。バス75は、クロックドバッファ(B.F.)25を通じてCPUバス73に接続されている。ラッチ9,10の出力端子は、それぞれバス67,68を介しクロックドバッファ(CLK B.F.)23,24を通じてバス69に接続されているとともに、クロックドバッファ(B.F.)22,21を通じてバス64に接続されている。26はUPフリーランカウンタで、そのカウント出力端子は、バス70を介してディジタルコンパレータ27の一方の組の入力端子に接続されている。ディジタルコンパレータ27の他方の組の入力端子は、バス69に接続されている。29,30はトグル動作をする同期型Tフリップフロップ(以下「TFF」という。)で、そのそれぞれのQ出力端子は、それぞれ出力端子PWM1・OUT,PWM2・OUTに接続され、また、そのクロック入力端子は、TSETバー信号線に接続され、データ入力端子は、それぞれ2入力アンドゲート41,42の出力端子に接続されている。2入力アンドゲート41,42の入力端子は、一つはともにディジタルコンパレータ27の出力端子に接続され、残りの入力端子は、SUM10,SUM20信号線に接続されている。31,32はDラッチで、そのデータ入力端子Dは、アダー63のキャリ出力端子に接続され、また、そのラッチ信号入力端子は、それぞれ2入力アンドゲート38,39の出力端子に接続されている。2入力アンドゲート38,39のそれぞれの一方の入力端子には、アダー63のクロック入力端子に加わるTSET信号線が接続され、他方の入力端子には、それぞれPM1OFS,PM2OFSの信号線が接続されている。Dラッチ31,32のQ出力端子は、それぞれ2入力アンドゲート35,36の一方の入力端子及びインバータ56,57の入力端子に接続されている。51はアナログコンパレータで、そのマイナス端子入力に、一端が接地された基準電源52の出力端子が接続され、プラス入力端子は、外部制御回路の制御情報検出回路の信号FBIN1が入力されている。また、アナログコンパレータ51の出力端子は、Dフリップフロップ(以下「DFF」という。)28のデータ入力端子に接続されている。DFF28のQバー出力端子は、2入力ゲート33の一方の入力端子に接続され、Q出力端子は、2入力ゲート34の一方の入力端子に接続されている。また、2入力ゲート33,34の他方の入力端子は、ともにPM1ONS信号線に接続され、出力端子は、それぞれ2入力オアゲート81,82の一方の入力端子に接続されているとともに、1H検知回路61のUP1,DW1信号入力端子にもそれぞれ接続されている。51−2はアナログコンパレータで、コンパレータ51と同様に、マイナス入力端子に、一端が接地された基準電源52−2の出力端子が接続され、プラス入力端子は、外部制御回路の制御情報検出回路の信号FBIN2が入力されている。また、アナログコンパレータ51−2の出力端子は、DFF28−2のデータ入力端子に接続されている。DFF28−2のQバー出力端子は、2入力アンドゲート33−2の一方の入力端子に接続され、そのQ出力端子が2入力アンドゲート34−2の一方の入力端子に接続されている。また、2入力アンドゲート33−2,34−2の他方の入力端子は、ともにPM2ONS信号線に接続されている。また、2入力アンドゲート33−2,34−2の出力端子は、それぞれ2入力オアゲート81,82の一方の入力端子に接続されているとともに、1H検知回路62のUP2,DW2信号入力端子にもそれぞれ接続されている。2入力端子オアゲート81,82の出力端子は、それぞれクロックドバッファ20,19の信号制御端子に接続されている。2入力アンドゲート35,36の一方の入力端子は、それぞれCHG1ON,CHG2ONの信号線に接続され、出力端子は、それぞれクロックドバッファ11,12のコントロール端子に接続されている。PWM1信号,PWM2信号のラッチ9,10の制御信号入力端子は、それぞれ2入力アンドゲート40,37の出力端子に接続されている。また、2入力アンドゲート40,37の一方の入力端子は、ともにTSET信号線が接続され、他方の入力端子は、それぞれCHG1,CHG2の信号線が接続されている。47,48は2入力アンドゲートで、一方の入力端子には、それぞれCHG1ON,CHG2ONの信号線が接続され、また、他方の入力端子には、それぞれインバータ56,57の出力端子に接続されている。49,50は3入力オアゲートで、一方の入力端子は、それぞれ2入力アンドゲート47,48の出力端子に接続されている。3入力オアゲート49の他の2本の入力端子には、それぞれPM1OFS,PM1ONSの信号線が接続され、3入力オアゲート50の他の2本の入力端子には、それぞれPM2OFS,PM2ONSの信号線が接続されている。そして、3入力オアゲート49,50の出力端子は、それぞれクロックドバッファ13,14のコントロール端子に接続されている。2入力アンドゲート43,44の一方の入力端子には、ともにTSET信号線が接続され、また、他方の入力端子は、それぞれPM1ONS,PM2ONSの信号線が接続されている。また、2入力アンドゲート43,44の出力端子は、それぞれ2入力オアゲート45,46の一方の入力端子に接続され、また、他方の入力端子には、それぞれON1SET,ON2SET信号線が接続されている。また、2入力オアゲート45,46の出力端子は、それぞれラッチ3,4のラッチ入力端子に接続されている。ラッチ1,2,5,6のラッチ制御端子には、それぞれMAXSET1,MAXSET2,CPUSET1,CPUSET2の信号線が接続されている。また、クロックドバッファ15,16,17,18,21,22,23,24のコントロール端子には、それぞれPM1OFO,PM2OFO,PM2OFS,PM1OFS,CHG2,CHG1,SUM1O,SUM2Oの信号線が接続されている。クロックドバッファ25,74のコントロール端子には、それぞれDラッチ80のQ出力,Qバー出力端子が接続されている。80はCPUのフラグであり、そのラッチ入力端子にアドレス信号が入力され、データ入力端子にフラグへのセットデータがCPUからセットできるよう信号線が接続されている。53は前述の各信号線の信号を生成するタイミング回路であり、インバータ58,2分周回路59及びディレー回路(delay)60を備えている。81が基本クロック入力端子で、2分周回路59の入力端子とディレー回路60の入力端子に接続されている。ディレー回路60の出力端子が、TSET信号線に接続されているとともに、インバータ58の入力端子に接続されている。2分周回路59の出力端子は、フリーランカウンタ26のクロック入力端子に接続されている。また、インバータ58の出力端子が、TSETバー信号線に接続されている。また、タイミング回路53は、DFF29,30のQ出力信号の入力端子を備えている。なお、ディレー回路60が生成可能なディレー時間は、0からφの半周期以下の時間とする。61,62はディジタル値の1H検知回路で、それぞれ入力端子がラッチ3,4の出力バスに接続されている。また、両者の制御信号入力端子にともに、前述のようにDFF28,28−2の出力信号が入力されている。また、1H検知回路61,62の出力信号線が、それぞれラッチ3,4のリセット入力端子に接続されている。なお、インバータ54,55は詳しくは図16に示すように構成されている。
【0004】
次に関連技術例1の動作を図17及び図18を参照して説明する。
【0005】
図17は関連技術例1の基本タイミングを示す図である。なお、図13,14,15のブロック図には記載してないが、本関連技術例1の動作スタート時には、すべてのラッチ,フリップフロップ,カウンタは、0H(16進数の零)にリセットされているものとする。
【0006】
まず、UPフリーランカウンタ26は、0から1ずつカウントアップしFFHになると0になるよう動作する(S1,S3)。パルス生成の基本原理は、生成するPWM信号パルスのオンデータ,オフデータを、パルス1(出力端子PWM1・OUTに生成するPWM信号)の場合には、PWM1ラッチ9のデータが、UPフリーランカウンタ26の値に一致する度に、一致したときのUPフリーランカウンタ26の値と、生成するパルスのオンデータ、またはオフデータとを交互に、アダー63で和をとり、その結果を再びラッチ9にセットし(S2,S4)、オンデータに1を加え、又は引いた(S5)値とMAXリミッタ値とを比較し(S6,S7)、この処理手順を繰り返す。そのとき、加えるオンデータ,オフデータは、それぞれラッチ3,5にあり、それぞれCHG1ON,PM1OFOのタイミングで、クロックドバッファ13,15がスルーとなってアダー63でラッチ9の内容と和演算し、その結果をラッチ9に再びセットする。
【0007】
PWM1信号に関する処理手順の簡単なフローチャートを図18に示す。
【0008】
パルス2(出力端子PWM2・OUTに生成するPWM信号)の場合には、前述したパルス1の場合と同様に、PWM2ラッチ10のデータがUPフリーランカウンタ26の値に一致する度に、一致したときのUPフリーランカウンタ26の値と、生成するパルスのオンデータ、またはオフデータを交互に、アダー63で和をとり、その結果を再びラッチ10にセットし、オンデータに1を加え、又は引いた値とMAXリミッタ値とを比較し、この処理手順を繰り返す。そのとき、加えるオンデータ,オフデータは、それぞれラッチ4,6にあり、それぞれCHG2ON,PWM2OFOのタイミングで、クロックドバッファ14,16がスルーとなってアダー63でラッチ10の内容と和演算し、その結果をラッチ10に再びセットする。
【0009】
タイミング的にはラッチ9とカウンタ26のディジタルの一致比較と同じタイミングで、ラッチ10のデータと、ラッチ4または6のデータとの和演算をアダー63で実行し、その結果を再びラッチ10にセットできるタイミング設計になっており、同様に、ラッチ10とカウンタ26のディジタルの一致比較と同じタイミングで、ラッチ9のデータと、ラッチ3または5のデータとの和演算をアダー63で実行し、その結果を再びラッチ9にセットできるタイミング設計となっている。但し、これらの和演算処理は、必ず出力端子PWM1・OUT,PWM2・OUTの出力値が反転したすぐ次のタイミングやコンパレータの一致信号の生じぬタイミング、即ち、図17に示す、CHG1ON,CHG2ON,PM1OFO,PM2OFOのタイミングでのみ実行される。
【0010】
これらの制御のために、クロックドバッファ13,14,15,16,21,22,23,24が適宜切換え制御する必要があり、その基本的制御信号は、図17にタイムチャートとして示す。具体的には、それぞれCHG1ON,CHG2ON,PM1OFO,PM2OFO,CHG2,CHG1,SUM1O,SUM2Oである。また、アダー63はTSET信号の立上がりのタイミング毎にその入力端子に加わる信号の和の結果をその出力にセットし、その値をバスライン66上に出力するよう動作する。即ち、通常のアダーとDFFを1つのモジュールにした構成となっている。さらにラッチ9には、TSET,CHG1の論理積した制御信号が2入力アンドゲート40を通じて与えられ、ラッチ10には、TSET,CHG2の論理積した信号が2入力アンドゲート37を通じて与えられている。また、クロックドバッファ23,24には、それぞれSUM1O,SUM2Oの制御信号が与えられ、前述の複雑な制御を時分割で動作可能としている。
【0011】
なお、CHG1,CHG2は、それぞれPWM1信号,PWM2信号が反転したすぐ次の31.25nsecのタイミングをさし、CHG1=CHG1ON+PM1OFO,CHG2=CHG2ON+PM2OFOである。
【0012】
ディジタルコンパレータ27の比較結果は信号線71に出力され、2入力アンドゲート41,42の出力信号をTFF29,30のT入力に、TSETバーのタイミングでサンプリングして与え、その出力を反転させることで、出力端子PWM1・OUT,PWM2・OUTに正しいPWM信号が出力される。
【0013】
なお、説明の都合上、図13,14,15の全てのラッチ,カウンタ,コンパレータ,アダーは、8ビットとしているが、適宜のビットサイズで実施できる。また、図17のタイミング例は、PWM1ラッチ3,PWM2ラッチ4に、それぞれ3Hのデータがセットされているときのものである。
【0014】
また、各回路の初期値は、CPUがフラグ80をオンとして、クロックドバッファ25をスルーの状態にし、クロックドバッファ74をハイインピーダンス状態とする。その上でCPUは、アドレス信号とストロボ信号より作られたデータセット信号を信号線MAXSET1,MAXSET2,ON1SET,ON2SET,CPUSET1,CPUSET2に加え、バス73,75を通して1,2,3,4,5,6のラッチに、それぞれ所期データをセットする。その後、CPUはフラグ80に0を書き、クロックドバッファ74をスルーに、クロックドバッファ25をハイインピーダンス状態にする。
【0015】
次に、PWM信号パルスのオン幅の制御について説明する。この制御は、ディジタルコンパレータ27の一致の生じない、PWM信号がオフ(0)のタイミング中のPM1ONS,PM2ONSを使用してアダー63を利用して演算している。
【0016】
PWM1信号のオン幅の制御は、アナログコンパレータ51の比較基準電圧Vref1の値に対する外部フィードバック信号FBIN1値が、Vref1<FBIN1の場合には、PWM1信号のオン幅を小さくし、FBIN1の値を小さくするようにし、Vref1>FBIN1の場合には、PWM1信号のオン幅を大きくし、FBIN1の値を大きくするようなフィードバック制御をするようになっている。
【0017】
なお、アナログコンパレータ51の出力値は、DFF28にCMP・CLK1(PM1OFSで代用可能)に同期してサンプリングされ、その出力がHの時にはDFF28のQ出力がHとなり、Lの時はQ出力にLがサンプリングされる。そして、DFF28のQ出力がHの時は、ゲート33,34,81,82により、PM1ONSの信号がHになるタイミングでクロックドバッファ19が選択されスルーとなり、クロックドバッファ20がハイインピーダンス状態となり、逆にDFF28のQ出力がLの時には、ゲート33,34,81,32により、PM1ONSの信号がHになるタイミングでクロックドバッファ20が選択されスルーとなり、クロックドバッファ19がハイインピーダンス状態となる。即ち、オン幅を増やす場合には、ラッチ8の01Hが書かれたレジスタ値とラッチ3の値の和をとり、それを再びラッチ3に値を書込み、ラッチ3の値を1増やすように制御される。また、オン幅を減らす場合には、ラッチ7のFFHの書かれたレジスタ値とラッチ3の和をとり、それを再びラッチ3に値を書込み、ラッチ3の値を1減らすように制御する。
【0018】
上述したのと同様に、PWM2信号のオン幅の制御は、アナログコンパレータ51−2の比較基準電圧Vref2の値に対する外部フィードバック信号FBIN2値が、Vref2<FBIN2の場合には、PWM2信号のオン幅を小さくし、FBIN2の値を小さくするようにし、Vref2>FBIN2の場合には、PWM2信号のオン幅を大きくし、FBIN2の値を大きくするようなフィードバック制御をするようになっている。
【0019】
なお、アナログコンパレータ51−2の出力値は、DFF28−2にCPM・CLK2(PM2OFSの信号で代用可能)に同期してサンプリングされ、その出力がHの時にはDFF28−2のQ出力がHとなり、Lの時はQ出力にLがサンプリングされる。
【0020】
そして、DFF28−2のQがHの時は、ゲート33−2,34−2,81,82により、PM2ONSの信号がHになるタイミングでクロックドバッファ19が選択されスルーとなり、クロックドバッファ20がハイインピーダンス状態となり、逆にDFF28のQ出力がLの時には、ゲート33,34,81,82により、PM1ONSの信号がHになるタイミングでクロックドバッファ20が選択されスルーとなり、クロックドバッファ19がハイインピーダンス状態となる。即ち、オン幅を増やす場合には、ラッチ8の01Hが書かれたレジスタ値とラッチ4の値の和をとり、それを再びラッチ4に書込み、ラッチ4の値を1増やすように制御される。また、オン幅を減らす場合には、ラッチ7のFFHの書かれたレジスタ値とラッチ4の和をとり、それを再びラッチ4に書込み、ラッチ4の値を1減らすように制御する。
【0021】
以上の制御のためのタイミングは、PWM1信号のオン幅の制御データの入っているラッチ3に対しては、PM1ONSとTSETの信号を2入力アンドゲート43を通し、さらにオアゲート45を通して与えられ、バッファ13にはオアゲート49を通じてPM1ONSの信号が与えらえる。同様にPWM2・OUTのオン幅の制御データの入っているラッチ4に対しては、PM2ONSとTSETの信号を2入力アンドゲート44を通し、さらにオアゲート46を通して与えられ、バッファ14にはオアゲート50を通じてPM2ONSの信号が与えられる。なお、CMP・CLK1は、PM1ONSに同期したサンプリング信号で、同様にCMP・CLK2は、PM2ONSに同期したサンプリング信号であればよい。
【0022】
ラッチ8,ラッチ7の値を変えることにより、増減するオン幅を適宜に選定できる。
【0023】
次に、パルスの最大値(最大オン幅)リミッタの制御について説明する。この制御もコンパレータ27の一致の生じないPWM信号がオフ(0)のタイミングを利用しており、具体的には、PM1OFS,PM2OFSを使用し、アダー63を利用して演算している。
【0024】
PWM1信号の場合、PM1OFSのタイミングで、ラッチ3のレジスタ値とラッチ1のレジスタ値(PWM1信号の最大パルス幅値)の反転値がアダー63で加算され、その結果にキャリがあれば、Dラッチ31に1がセットされ、なければ0がセットされる。なお、そのラッチのタイミングは、PWM1OFSとTSET信号がアンドゲート38を通じてDラッチ31に与えられる。一旦Dラッチ31のQ出力が1になると、2入力アンドゲート47はオフに、2入力アンドゲート35はオンとなり、次のCHG1ONの信号が入力された場合には、ラッチ3の内容の代わりに、ラッチ1のレジスタ値の内容がバス65上に出力される。即ち、ラッチ1にセットされているオン幅の最大値にPWM1信号のオン幅が常に制御される。
【0025】
即ち、ラッチ1の最大値の幅データの反転した値とオン幅を和演算すると、オン幅がラッチ1の最大値の幅のデータより大きくなると、前述の和演算の結果にキャリが生じることを利用し、この情報をラッチして制御する制御方法を用いているためである。
【0026】
Dラッチ31のQ出力が0の場合は、2入力アンドゲート47の一方の入力がHとなり、2入力アンドゲート35がオン禁止状態となり、次のCHG1ONの信号が入力された場合には、ラッチ3の内容がそのままバス65上に出力される。
【0027】
それらのバス制御のため、ラッチ17,18、クロックドバッファ11,12,13,14が、それぞれPM2OFS,PM1OFS,CHG1ON,CHG2ON,CHG1ON,CHG2ONに同期して制御される。なお、54,55は、それぞれラッチ2,1の全てのビットの内容を反転して、それぞれクロックドバッファ17,18を通じてバス64上に出力するためのインバータで、詳細を図18に示す。なお、オン幅の最小値制御なども同様の手法を用いて容易に実現できる。
【0028】
61,62は、それぞれPWM1信号,PWM2信号のための最小オン幅検知回路であり、本装置の場合では、オン幅の1Hを検知してその幅以下にならないようにする回路であり、それぞれラッチ3,4の“1”値を検知し、かつ、DW1,DW2が1で、UP1,UP2が0の時、ラッチ3,4のレジスタを常に1にセットするように動作し、それぞれDW1,DW2が1から0になり、UP1,UP2が0から1になるとラッチ3,4への1のセットを解除するように動作する。
【0029】
PWM2信号の場合は、PM2OFSのタイミングでラッチ4のレジスタ値とラッチ2のレジスタ値(PWM2最大パルス幅値)が、アダー63で加算され、その結果にキャリがあれば、Dラッチ32に1がセットされ、なければ0がセットされる。なお、そのラッチのタイミングは、PM2OFSとTSET信号が2入力アンドゲート39を通じてDラッチ32に与えらえる。一旦Dラッチ32のQ出力が1になると、2入力アンドゲート48はオフに、2入力アンドゲート36はオンとなり、次のCHG2ONの信号が入力された場合には、ラッチ4の内容の代わりに、ラッチ2の内容がバス65上に出力される。即ち、常にラッチ2にセットされているオン幅の最大値にPWM2信号のオン幅が制御される。
【0030】
これはラッチ2の最大値の幅のデータを反転した値とオン幅を和演算すると、オン幅がラッチ2の最大値の幅のデータより大きくなると、前述の和演算の結果にキャリが生じることを利用し、この情報をラッチして制御する制御方法を用いているためである。
【0031】
Dラッチ32のQ出力が0の時は、2入力アンドゲート48の一方の入力がHとなり、2入力アンドゲート36がオン禁止状態となり、次のCHG2ONの信号が入力された時には、ラッチ4の内容をそのままバス65上に出力される。
【0032】
なお、タイミング回路53が以上の動作タイミングを作成するものであり、端子81に基本クロックを与え、それの2分周回路59で分周された信号線が、UPフリーランカウンタ26のクロック入力端子に接続されている。また、基本クロックをディレー素子60で遅延させた信号がTSET信号として出力され、それをインバータ58で反転した信号がTSETバーとして使用される。それ以外の全てのタイミングはこれらの信号と、PWM1信号,PWM2信号を用いて、タイミング回路53内でディジタル微分の手法で容易に生成できる。
【0033】
図19,20,21は関連技術例2のPWM信号生成装置のブロック図である。基本的な構成及び動作は、前述の関連技術例1と同様であるので、異なる部分のみを説明する。
【0034】
関連技術例1に対して、関連技術例2ではDFF400(8ビット)及びオアゲート401が追加されている。DFF400のクロック反転入力端子には、TSET信号が入力され、データ入力端子は、フリーランカウンタ26の8ビットの出力端子にそれぞれ接続され、Q出力端子にバッファ21,22の入力端子の配線が接続されており、この部分の関連技術例1の21,22の入力結線が変更されている。また、関連技術例1ではアンドゲート41の一方の入力端子に直接ディジタルコンパレータ27の出力端子が接続されているが、関連技術例2では2入力オアゲート401を通して接続されている。オアゲート401の他方の入力端子は、外部からのトリガ信号TIMが入力されるトリガ入力端子402に接続されている。
【0035】
次に、関連技術例2の動作について説明する。
【0036】
外部からのトリガ信号TIMが入力されないときは、DFF400を備えていない関連技術例1の回路条件でもかまわないが、今、一致信号がディジタルコンパレータ27の出力端子に出力されていない時に、外部信号によりPWM信号を制御するためトリガ入力端子402にH信号が入力すると、コンパレータ27の値とカウンタ26の値が一致しておらず、DFF400を備えていない関連技術例1の構成では、ラッチ9,10に再設定する値が不正確となり、誤動作する。
【0037】
そのため、フリーランカウンタ26がカウンタ値が1ずつ変化するたびに、TSETの立ち下がり毎にDFF400にカウンタ値をラッチしておくことによって、トリガ入力端子402にトリガ信号TIMを与えて、PWMのオフタイムなどを瞬時に変化させたとき、アダー63によって、DFF400の値と所要のPWMのオンデータまたはオフデータとの和を算出し、誤動作しないPWM動作を実現できる。また、ディジタルコンパレータ27の出力が1になっても、当然フリーランカウンタ26のカウンタ値=ディジタルコンパレータ27のコンパレータ値になったときのディジタルコンパレータ27の値をDFF400にラッチし、関連技術例1と同じ動作をする。
【0038】
図22は前記関連技術例2のPWM信号のー出力に同期した関連技術例3のPWM信号出力部のブロック図であり、図23,24,25は前記第2のPWM信号の生成部が接続される関連技術例3のPWM信号生成部のブロック図である。図22において図23,24,25と同一の信号については、括弧書きで図23,24,25の名称を付してあり、括弧書きのない部分は新たに付加された信号である。
【0039】
この関連技術例3の装置は、例えば、1つのトランスを有するスイッチング電源で安定化した低圧出力と高圧出力を供給する場合に応用できる。この場合、スイッチング電源の1次側スイッチング素子をメインPWM信号(第1のPWM信号)でオン、オフし、低圧の2次巻線から安定化した低圧を供給し、高圧の2次巻線に接続した2次側スイッチング素子をメイン同期サブPWM信号(第2のPWM信号)でオン、オフし、この高圧の2次巻線から安定化した高圧出力を供給するようにする。メイン同期サブPWM信号はメインPWM信号に同期しているので、2次側スイッチング素子を無電圧状態でオン、オフするように回路を構成でき、2次側スイッチング素子の損失を低減できる。
【0040】
関連技術例3における基本的な構成及び動作は関連技術例2と同様であるので、関連技術例2との対応関係を示しながら、メイン同期サブPWM信号の生成について説明する。なお、基本的な構成部分をメイン回路という。
【0041】
図22において、1bは8ビットのアップカウンタ、2bはそれと同一ビット長のラッチで、このラッチ2bの8ビットD入力端子にはメイン回路のアダー63の出力が供給されており、その出力は8ビットのトランスファバッファ3bを介してメイン回路のアダー63の入力バス65に供給されている。4bはレジスタ2bに設定されたデータの反転データをカウンタ1bのデータ入力端子にロードするための8ビットのインバータ、5bが外部トリガを検出するためのRSフリップフロップ(以下「RSFF」という。)、6bはオアゲート、7bはカウンタ1bのデータ入力端子へのデータロード解除とクロックの立ち上がり同時タイミングとなるのを防ぐためのラッチ、8bはインバータ、9bはシステムクロック分周してカウンタ1bにクロックを与えるためのDFF、10bは制御電源電圧Vin、11bは10bの比較対象となる基準電圧Vref、12bはコンパレータ、13bはDFF、14bは最大最小リミット制御の際にラッチ2bへのクロックの入力を阻止するための2入力アンド2個の出力をノアして出力する複合ゲート、15bはラッチ2bにクロックを与えるためのアンドゲート、16bはラッチ7bのQ出力とカウンタ1bのキャリ出力のアンドゲート、17bはメイン同期サブPWM信号を出力するRSFF、18bは外部トリガの入力に対して、ある一定のプロテクト期間(入力禁止期間)を設けるためのプロテクトカウンタ(以下、単に「カウンタ」という。)、19bは分周回路、20bはRSFF、21bは複合ゲート、22bはアンドゲート、23b,24bはインバータである。なお、カウンタ18bは、分周回路19bのクロック周期に応じて、メインPWM信号の“L”期間全域に亘ってプロテクトをかけられるビット長を有するものとする。
【0042】
それらの接続関係は以下の通りである。
【0043】
RSFF5bのS入力端子は、外部トリガ入力端子(MSTRG)に接続され、そのR入力端子は、メインPWML期間設定信号線(PM1OFO)に接続され、そのQ出力は2入力オアゲート6bの一方の入力端子に接続されている。2入力オアゲート6bの他入力端子は、PWM1OUT信号線に接続され、出力端子は、Dラッチ7bのD入力端子に接続されている。Dラッチ7bのクロック入力端子はメイン回路カウンタクロック(SUM2O)信号線に接続され、Q出力端子は、カウンタ1bのクロック入力端子と、2入力アンドゲート16bの一方の入力端子に接続されている。2入力アンドゲート16bの他のー端子は、カウンタ1bのキャリ信号出力端子に接続されている。2入力アンドゲート16bの出力端子は、RSFF17bのS入力端子に接続され、RSFF17bのR入力端子はメインPWML期間設定信号線(PM1OFO)に接続されている。また、RSFF17bのQ出力端子は、メイン同期サブPWM信号の信号出力端子である。カウンタ1bのクロック入力端子は、DFF9bのD入力端子とQ出力端子に接続している。DFF9bのクロック入力端子は、インバータ8bのインバータ出力端子に接続され、インバータ8bの入力端子は、システムクロック(TSET)に接続されている。ラッチ2bのクロック入力端子は、3入力アンドゲート15bの出力端子に接続され、3入力アンドゲート15bの一方の入力端子には、システムクロック(TSET)が入力されている。また、3入力アンドゲート15bの他の入力端子は、複合ゲート14bの出力端子が接続され、3入力アンドゲート15bのもう一方の入力端子には、データ設定信号(PM1ONSS)が接続されている。このデータ設定信号(PM1ONSS)は、さらにトランスファバッファ3bの入力端子及びDFF13bのクロック入力端子に接続されている。複合ゲート14bの2つのアンドゲートの一方のアンドゲートの入力端子には、DFF13bのQ出力端子と、メイン回路のアダーのキャリ出力端子(CRYOUT)が接続され、もう一方のアンドゲートの入力端子には、DFF13bのQ出力端子とインバータ24bの出力端子が接続されている。インバータ24bの入力端子は、メイン回路のアダーのキャリ出力端子(CRYOUT)に接続されている。DFF13bのQ出力端子は、ST1信号として、また、Qバー出力端子は、ST1B信号として図17の同じ信号線に接続されている。DFF13bのD入力端子には、コンパレータ12bの出力端子が接続され、コンパレータ12bのマイナス入力端子には、一端が接地されている基準電圧Vrefの出力端子が接続されており、プラス入力端子には、制御電源電圧Vinが入力されている。カウンタ18bのキャリ出力端子は、RSFF20bのS入力端子に接続され、クロック入力端子は、複合ゲート21bの出力端子に接続されており、また、ロード端子は、メインPWM(PWM1OUT)の信号線に接続されている。この信号線は、さらにRSFF20bのR入力端子及び分周回路19bのリセット端子に接続されている。RSFF20bのQ出力端子は、2入力アンドゲート22bの一方の入力端子に接続され、他方の入力端子は、外部トリガ(MSTRG)に接続されている。2入力アンドゲート22bの出力端子が、RSFF5bのS入力端子に接続されている。分周回路19bのクロック入力端子には、インバータ23bの出力端子が接続され、インバータ23bの入力端子は、メイン回路のカウンタクロック(SUM2O)に接続されている。また、分周回路19bの出力端子Qnは、複合ゲート21bのオアゲートの他の一端子に接続され、複合ゲート21bのアンドゲート側の2入力端子の一方の入力端子はシステムクロック(TSET)に接続されており、他方の入力端子はメインPWMH期間設定信号(CHG1ON)に接続されている。
【0044】
以下、図26のタイミングチャートを参照して、関連技術例3の構成の動作を説明する。メインPWM信号のL期間中にメイン回路のアダー63からの演算後のデータが、システムクロックとデータ設定信号によるアンドゲート15bの出力Hによって、ラッチ2bに設定され、インバータ4bを介してラッチ2bの設定データの反転値がカウンタ1b入力される。この時、カウンタ1bはロード状態であるので、クロック入力端子へのDFF9のQバー出力からの立ち上がりによって、ラッチ2bの設定データの反転値がカウンタ1bにロードされる。そして、オアゲート6bにメインPWM信号の出力Hまたは外部トリガによるRSFF5bのQ出力Hが入力されると、メイン回路のフリーランカウンタ26のクロックの立ち上がりに同期して、ラッチ7bのQ出力がHとなり、カウンタ1bのロード状態は解除される。その後、DFF9bのQバー出力の立ち上がりによってカウンタ1bがカウントアップしてキャリがHを出力すると、アンドゲート16bがHを出力し、RSFF17bによってメイン同期サブPWM信号がHとなる(図26のt1,a,c,d,h参照)。その後、メインPWM信号の立ち下がりに同期して発生するメインPWML期間設定信号によって、RSFF5b,7bがリセットされ、メイン同期サブPWM信号はLとなる(図26のt2,a,e,h参照)。同時にカウンタ1bは再びロード状態となる。そして、データ設定信号によってバッファ3bのゲートが開き、ラッチ2bの設定データが、メイン回路のアダー63に入力され、アダー63による演算後の新しいデータが、ラッチ2bに入力され、アンドゲート15bの出力Hによって、ラッチ2bに設定される。このラッチ2bに設定される演算後のデータは、コンパレータ12bの出力であるDFF13bのQ出力に基づいて、メイン回路において演算前のデータより大きくなるか小さくなるか決定されるが、インバータ4bによって設定データは全て反転されるので、設定データが増加すると、カウンタ1bのカウント開始時刻からのキャリの発生時刻が遅くなり、メインPWM信号の立ち上がり時刻に対してメイン同期サブPWM信号の立ち上がり時刻は遅くなる。逆に、設定データが減少すると、前記時刻は早くなる。メイン同期サブPWM信号のH期間が長くなり、制御対象電源電圧Vinが増加する系とすると、制御対象電源電圧10b・Vinが比較電圧11b・Vrefよりも大となり、DFF13bの出力がHとなり、逆のときはLとなる。故に、メイン回路のアダー63による演算時において、DFF13bの出力がHの時はラッチ2bの新しい設定データが増加するように、逆にLの時は減少するように被加算データを選択すれば負帰還制御をかけることができ、この関連技術例3ではそのように動作するよう構成されている。
【0045】
この動作を図23,24,25の回路構成で説明する。この回路の基本回路は、関連技術例2の回路である。異なる点は、アンドゲート7−1,7−2が付加され、2入力オアゲート81,82が3入力オアゲートに変更されていて、アンドゲート7−1の出力端子がオアゲート82の増設された入力端子に接続され、アンドゲート7−2の出力端子がオアゲート81の増設された入力端子に接続されている点にある。アンドゲート7−1,7−2の一方の入力端子には、ともにPM1ONSS信号が入力されている。また、アンドゲート7−1の他の端子には、ST1Bの信号が入力されている。また、アンドゲート7−2の他の端子には、ST1の信号が入力されている。また、タイミング回路53は、PM1ONSSの信号出力端子が増設されており、図26のタイミングチャートに示すとおりに、PWM信号がオフの時に生成される信号が出力される。また、CRYOUT端子がアダー63のキャリ出力端子(C端子)より出ている。また、アダー63の出力端子が(バス)ADROUT信号端子として出力されている。アンドゲート7−1,7−2などによるデータの増加及び減少の動作は、関連技術例1におけるレジスタ3・PWM1ONのデータの1アップ/ダウンと同じである。図17の回路において、PM1ONSSのタイミングでDFF13bの出力ST1がHの時、アンドゲート7−2がHを出力し、ラッチ7より01Hがアダー63に供給されて1アップし、ST1BがHの時、アンドゲート7−1がHを出力し、ラッチ7よりFFHがアダー63に供給されて1ダウンするように動作する。
【0046】
次に、ラッチ2bの設定データに対する最大値・最小値リミット制御について説明する。この制御は、複合ゲート14bの出力によってアンドゲート15bの出力を阻止することによって行われており、メインPWM信号のL期間中にカウンタ1bにロードされるデータがオールHからオールLに、またオールLからオールHに変化するのを防ぐことができる。
【0047】
まず、最大値リミット制御について説明する。ラッチ2bの設定データがオールLであるとする。そして、データ設定信号の立ち上がりで、バッファ3bのゲートが開きメイン回路のアダー63において演算が開始される。これと同時に、DFF13bのQバー出力がH即ちレジスタ2bの設定データを減少させてメイン同期サブPWM信号のH期間を長くせよという情報が出力されると、メイン回路では、このQバー出力によってレジスタ2bの設定データ、オールLに対して減算(FFHの加算)が施されるため、アダー63はキャリを出力せず、インバータ24bはHを出力する。そして、このインバータ24bの出力と前記Qバー出力とのアンド出力により複合ゲート14bの出力はLとなり、データ設定信号とシステムクロックによるアンドゲート15bの出力を阻止して、ラッチ2bのゲートには開かないことになる。その結果、ラッチ2bには演算後のデータは設定されずにオールLの状態を保ち最大値リミット制御が完了する。
【0048】
次に、最小値リミット制御について説明する。ラッチ2bの設定データがオールHであるとする。そして、データ設定信号の立ち上がりで、前記演算が開始される。これと同時にDFF13bの出力がH、即ちラッチ2bの設定データを増加させてメイン同期サブPWM信号のH期間を短くせよという情報が出力されると、メイン回路では、このQ出力によってラッチ2bの設定データ、オールHに対して加算が施されるため、アダー63はキャリを出力する。そして、このキャリと前記Q出力とのアンド出力により複合ゲート14bの出力はLとなり最大値と同様に最小値リミット制御が完了する。
【0049】
次に、外部トリガ入力に対するプロテクト動作について図27のタイミングチャートを参照して説明する。メインPWM信号の立ち上がりによってカウンタ18bがロード状態となり、分周回路19b、RSFF20bがリセット状態となり、RSFF20bのQ出力Lによってアンドゲート22bからの外部トリガの入力は阻止される。それと同時にメインPWMH期間設定信号が立ち上がり、この時点から、それ自身の半周期後に立ち上がるシステムクロックとのアンド出力によって、CPUからの所要のプロテクトデータがカウンタ18bにロードされる。その後、メインPWM信号が立ち下がると、前記ロード及びリセット状態が解除され、分周回路19bの出力によってカウンタ18bはカウントを開始する(図27のt1,a参照)。その後カウンタ18bがキャリを出力し、RSFF20bのQ出力がHとなり、アンドゲート22bによる外部トリガに対するプロテクトが解除される(図27のt2,e,f参照)。
【0050】
以上のように、関連技術例3によれば、簡単な構成により、1つの電源制御PWM信号(メインPWM信号)の立ち上がり、または外部トリガを基準として、立ち上がり時刻を制御電源電圧に対して負帰還制御を行えるように設定できるもう一つのPWM出力(メイン同期サブPWM信号)を得ることができる。
【0051】
【発明が解決しようとする課題】
しかしながら、上記関連技術例3では、メイン同期サブPWM信号のH期間の増減の動作が、メインPWM信号の増減の動作の影響を受けてしまい、メインPWM信号がMAXリミット状態にある時以外は、フィードバック情報に対して忠実に1アップ1ダウンする動作を実現することはできない。即ち、メイン同期サブPWM生成部のカウンタ1bにロードされる負帰還動作に基づくデータは、メイン同期サブPWM信号のH期間そのもののデータではなく、メインPWM信号の立ち上がりからメイン同期サブPWM信号の立ち上がりまでの時間のデータであり、間接的にメイン同期サブPWM信号のH期間を決めている。故に、メイン同期サブPWM生成部で、メインPWM信号の立ち上がりとの時間差を1ダウンするH期間増加のデータ更新が行われたとき、メインPWM信号のH期間も1アップされていたとすると、結果として、メイン同期サブPWM信号のH期間は2アップすることとなり、逆にこの時、メインPWM信号のH期間が1ダウンされていたとすると、メイン同期サブPWM信号のH期間は変化しないこととなる。また、メインPWM信号の立ち上がりとの時間差を1アップするH期間減少のデータ更新が行われたとき、メインPWM信号のH期間も1ダウンされていたとすると、結果として、メイン同期サブPWM信号のH期間は2ダウンすることとなり、逆にこの時、メインPWM信号のH期間が1アップされていたとすると、メイン同期サブPWM信号のH期間は変化しないこととなる。
【0052】
そこで、本発明は、スイッチング電源を制御するための第1のPWM信号及び該第1のPWM信号に同期した第2のPWM信号を生成することができ、しかも第2のPWM信号のオン幅をフィードバック情報に対して第1のPWM信号のオン幅の増減の影響を受けずに独立して増減することのできるスイッチング電源装置を提供することを目的とする。
【0053】
【課題を解決するための手段】
請求項1記載のスイッチング電源装置は、第1の2次巻線と第2の2次巻線とを有するトランスと、前記第1の2次巻線の出力を検出する第1の検出手段と、前記第1の検出手段により検出された出力に基づいて前記トランスの1次巻線をスイッチング制御するための第1のPWM信号を生成する第1の生成手段と、前記第2の2次巻線の出力を検出する第2の検出手段と、前記第2の検出手段により検出された出力に基づいて前記第2の2次巻線に接続されたスイッチング素子を制御するための第2のPWM信号を生成し、当該第2のPWM信号を前記第1のPWM信号の立ち上がりに同期して所定時間後に立ち上げ、前記第1のPWM信号の立ち下がりに同期して立ち下げる第2の生成手段とを有し、前記第2の生成手段は、前記第1の生成手段による前記第1のPWM信号のオン幅の増減量及び前記第2の検出手段の出力による前記第2のPWM信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするものである。
【0054】
請求項2記載のスイッチング電源装置は、請求項1記載のスイッチング電源装置において、前記第2の生成手段は、前記第1の生成手段が前記第1のPWM信号のオン幅を所定量減少した場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記第1のPWM信号のオン幅の減少分及び前記第2のPWM信号のオン幅の増加分だけ前記所定時間を補正し、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量減少する必要があるときは前記所定時間を補正せず、前記第1の生成手段が前記第1のPWM信号のオン幅を所定量増加した場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記所定時間を補正せず、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量減少する必要があるときは前記第1のPWM信号のオン幅の増加分及び前記第2のPWM信号のオン幅の減少分だけ前記所定時間を補正することを特徴とするものである。
【0055】
請求項3記載のスイッチング電源装置は、請求項1記載のスイッチング電源装置において、前記第2の生成手段は、前記第1の生成手段が前記第1のPWM信号のオン幅を変更しない場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記第2のPWM信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするものである。
【0056】
【作用】
請求項1記載のスイッチング電源装置によれば、トランスの第1の2次巻線の出力に基づいてトランスの1次巻線をスイッチング制御するための第1のPWM信号が生成され、トランスの第2の2次巻線の出力に基づいて第2の2次巻線に接続されたスイッチング素子を制御するための第2のPWM信号が、第1のPWM信号の立ち上がりに同期して所定時間後に立ち上げられ、第1のPWM信号の立ち下がりに同期して立ち下げられ、第1のPWM信号のオン幅の増減量及び第2の2次巻線の検出出力に基づく第2のPWM信号のオン幅の増減量に基づいて第1のPWM信号の立ち上がりから第2のPWM信号の立ち上がりまでの所定時間が補正されるので、第2のPWM信号を第1のPWM信号に同期させて生成する場合に、第1のPWM信号のオン幅の変更の影響を受けずに第2のPWM信号のオン幅を独立して変更することができ、所望の電力を供給することができる。
【0057】
請求項2記載のスイッチング電源装置によれば、第1のPWM信号のオン幅が所定量減少した場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは第1のPWM信号のオン幅の減少分及び第2のPWM信号のオン幅の増加分だけ所定時間が補正され、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量減少する必要があるときは所定時間が補正されず、第1のPWM信号のオン幅が所定量増加した場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは所定時間が補正されず、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量減少する必要があるときは第1のPWM信号のオン幅の増加分及び第2のPWM信号のオン幅の減少分だけ所定時間が補正されるので、請求項1記載の装置の効果を更に奏することができる。
【0058】
請求項3記載のスイッチング電源装置によれば、第1のPWM信号のオン幅が変更されない場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは第2のPWM信号のオン幅の増減量に基づいて所定時間が補正されるので、請求項1記載の装置の効果を更に奏することができる。
【0059】
【実施例】
以下、本発明の実施例を図面を参照して詳細に説明する。
【0060】
図1,2,3は本発明の一実施例を示すPWM信号生成装置のメインPWM出力部のブロック図であり、図4は本実施例装置のメイン同期サブPWM出力部のブロック図である。基本的な構成及び動作は、前述の関連技術例3と同じなので、違うところのみを説明する。
【0061】
関連技術例3に対して本実施例では、メインPWM出力部においては、アンドゲート100とインバータ101を追加して、ラッチ7,8を削除し、アンドゲート100の入力には、PM1ONSSとDFF31のQバー出力が接続され、その出力は、バッファ20の下位2ビット目に接続され、またインバータ101を介してバッファ19,20のLSBに接続されている。バッファ19の他の入力は、VDDにプルアップされ、バッファ20の他の入力は、VSSにプルダウンされている。そして、DFF28のQバー出力とDFF31のQバー出力がメイン同期サブPWM出力部に出力されている。
【0062】
メイン同期サブPWM出力部においては、ナンドゲート25bと2入力アンドゲート2つの出力をオアして出力する複合ゲート26bが追加されており、ナンドゲート25bの入力には、DFF28のQバー出力とDFF31のQバー出力が接続され、その出力は、DFF13bのQバー出力とともに複合ゲート26bの一方のアンドゲートの入力に接続されており、他方のアンドゲートの入力には、DFF28のQバー出力とDFF13bのQ出力が接続されている。そして、それらのオア出力は、増設されたアンドゲート15bの入力に接続されている。
【0063】
次に、本実施例のメイン同期サブPWM信号出力の補正動作を図5乃至図8を参照して説明する。図5乃至図8はメインPWM信号の出力の変化に応じたメイン同期サブPWM信号の出力の変化の様子を示した図であり、同図において、実線は変化前の波形を示し、破線は変化後の立ち上がり時間の関係を示している。なお、メイン同期サブPWM信号は最大値及び最小値リミット状態ではなく、複合ゲート14bはHを出力しているとして説明する。
【0064】
初めにメインPWM信号のH期間が1ダウンする場合について説明する。この時、メイン同期サブPWM信号がH期間を1アップさせる動作に入ったとき、PM1ONSSの立ち上がりでバッファ19のゲートが開き、また、メインPWM信号はダウン動作であるためMAXリミッタはかからず、DFF31のQバー出力はHであるため、アンドゲート100の出力はHとなり、インバータ101を介してバッファ19のLSBにはLが入力され、バッファ19は、加算値FEHを出力する。そして、メイン同期サブPWM出力部においては、メインPWM信号がダウン動作なのでDFF28のQバー出力Lがナンドゲート25bに入力され、その出力Hとメイン同期サブPWM信号に1アップの情報を与えているDFF13bのQバー出力Hによって複合ゲート26bはHを出力する。よって、PM1ONSSとTSETとのアンド出力によって、バッファ19の出力FEHが加算された新しいデータがラッチ2bに設定され、このデータによって出力されるメイン同期サブPWM信号の立ち上がりとメインPWM信号の立ち上がりの時間差は、2カウンタクロック分縮まる。従って、メイン同期サブPWM信号のH期間は、メインPWM信号の1ダウン分を補って1アップされて、メインPWM信号から受ける影響を回避している(図5参照)。
【0065】
次に、メイン同期サブPWM信号がH期間を1ダウンさせる動作に入った時は、メイン同期サブPWM出力部においては、複合ゲート26bはDFF28のQバー出力LとDFF13bのQバー出力LによりLを出力し、アンドゲート15bのPM1ONSSとTSETとのアンド出力は阻止され、ラッチ2bはデータの更新を行わない。よって、メインPWM信号とメイン同期サブPWM信号の立ち上がりの時間差は変化しないが、メインPWM信号の1ダウンが、そのままメイン同期サブPWM信号に反映され、メイン同期サブPWM信号のH期間は1ダウンする(図6参照)。
【0066】
次にメインPWM信号のH期間が1アップして、かつMAXリミッタ値を越えない場合について説明する。この時、メイン同期サブPWM信号がH期間を1ダウンさせる動作に入ったとき、PM1ONSSの立ち上がりでバッファ20のゲートが開き、また、メインPWM信号はMAXリミッタにかからず、DFF31のQバー出力はHであるため、アンドゲート100の出力はHとなり、バッファ20の下位2ビット目にはその出力Hが入力され、LSBにはインバータ101を介してLが入力され、バッファ20は、加算値02Hを出力する。そして、メイン同期サブPWM出力部においては、メインPWM信号がアップ動作なので、DFF28のQバー出力Hとメイン同期サブPWM信号に1ダウンの情報を与えているDFF13bのQ出力Hによって、複合ゲート26bはHを出力する。よって、PM1ONSSとTSETとのアンド出力によって、バッファ20の出力02Hが加算された新しいデータがラッチ2bに設定され、このデータによって出力されるメイン同期サブPWM信号の立ち上がりと、メインPWM信号の立ち上がりとの時間差は、2カウンタクロック分伸びる。従って、メイン同期サブPWM信号のH期間は、メインPWM信号の1アップ分を補って1ダウンされ、メインPWM信号から受ける影響を回避している(図7参照)。
【0067】
次に、メイン同期サブPWM信号がH期間を1アップさせる動作に入った時は、メイン同期サブPWM信号においては、ナンドゲート25bはDFF28とDFF31のQバー出力HによってLを出力し、この出力LとDFF13bのQ出力Lによって複合ゲート26bはLを出力し、アンドゲート15bのPM1ONSSとTSETとのアンド出力は阻止され、ラッチ2bはデータの更新を行わない。よって、メインPWM信号とメイン同期サブPWM信号の立ち上がりの時間差は変化しないが、メインPWM信号の1アップが、そのままメイン同期サブPWM信号に反映され、メイン同期サブPWM信号のH期間は1アップする(図8参照)。
【0068】
次に、メインPWM信号のH期間が、1アップしようとするが、MAXリミッタがかかり、変化しない場合について説明する。この場合、DFF31のQバー出力Lによってアンドゲート100の出力はLとなり、そのインバータ101を介した出力Hとによって、PM1ONSSの立ち上がりでバッファ19が開いたときはFFHが出力され、バッファ20が開いたときは01Hが出力される。そして、メイン同期サブPWM出力部においては、DFF28のQバー出力がHで、DFF31のQバー出力Lによるナンドゲート25bの出力がHなので、複合ゲート26bの2つのアンドゲートのどちらか1つは、DFF13bのQかQバーの出力Hによって必ずHを出力し、複合ゲート26bの出力は、メイン同期サブPWM信号がアップ動作のときもダウン動作のときもHとなるため、ラッチ2bのデータはバッファ19の出力FFHがバッファ20の出力01Hによって、必ず更新される。この新しく設定されたデータによって、メインPWM信号の立ち上がりとメイン同期サブPWM信号の立ち上がりの時間差は1カウンタクロック分縮むか、伸びるが、メインPWM信号のH期間が変化しないため、メイン同期サブPWM信号のH期間はラッチ2bの設定データの変化分が反映され1アップダウン動作となる。
【0069】
このような本実施例によれば、メインPWM信号のH期間の増減の状況に応じてメイン同期サブPWMのH期間を決めるデータ生成に補正をかけることにより、メイン同期サブPWMのH期間の増減動作がその制御電源からのフィードバック情報に対して、忠実に1アップ/ダウンするPWM信号生成装置を実現することができる。
【0070】
図9は本実施例の第1の適用例を示すスイッチング電源のブロック図である。
【0071】
同図に示すスイッチング電源は、図1,2,3に示す本実施例のメインPWM出力部を構成する第1のPWM制御回路1001と、このPWM制御回路1001からメインPWM信号(以下「PWM1信号」という。)が入力される駆動回路1002と、同期検出回路1003と共働して図4に示す本実施例のメイン同期サブPWM出力部を構成してメイン同期サブPWM信号(以下「PWM2信号」という。)を出力する第2のPWM制御回路1004と、コンパータトランス(以下「トランス」という。)T1とを備える。
【0072】
このトランスT1には、1次側巻線N1と、2つの2次側巻線N2,N3とが設けられている。
【0073】
1次側巻線N1の一端には、電圧Vinを供給する直流電源NCのプラス端子が接続され、直流電源DCのマイナス端子は、基準電位に接続されている。この電圧Vinとしては、例えば商用電源を全波整流し、かつコンデンサC0で平滑することによって得られる電圧が考えられる。
【0074】
1次側巻線N1の他端には、スイッチング素子であるFETQ1のドレイン及びコンデンサC1の一端が接続されている。FETQ1のソース及びコンデンサC1の他端は、基準電位に接続されている。FETQ1のゲートは、駆動回路1002の出力端に接続されている。
【0075】
2次側巻線N2の一端には、ダイオードD3のアノードが接続され、その他端は共通基準電位(以下「COM電位」という。)に接続されている。2次側巻線N2には、1次側巻線N1の巻線数との比に応じた電圧V2が誘起される。
【0076】
ダイオードD3のカソードには、平滑用コンデンサC3のプラス端子が接続され、コンデンサC3のマイナス端子は、COM電位に接続されている。
【0077】
ダイオードD3のカソードには、コンデンサC3と並列に配置されている分圧回路W1が接続されている。分圧回路W1は、電圧V2を分圧し、その分圧した電圧値をフィードバック信号として第1のPWM制御回路1001に出力する。
【0078】
第1のPWM制御回路1001は、入力端子FBIN1を介して分割回路W1からのフィードバック信号を取り込み、このフィードバック信号に基づきパルス幅が制御されたパルス信号(PWM1信号)を生成する。PWM1信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。PWM1信号は出力端子PWM1OUTを介して駆動回路1002及び同期検出回路1003に出力される。なお、本適用例では、予備端子として入力端子FBIN2及び出力端子PWM2OUTが設けられている第1のPWM制御回路1001を用いている。
【0079】
駆動回路1002は、PWM1信号に基づきFETQ1をオン・オフ動作すなわちスイッチング動作させる。PWM1信号のオンのパルス幅で規定される時間がFETQ1のオン時間になるようにスイッチング動作が行われる。
【0080】
同期検出回路1003は、第1のPWM制御回路1001からのPWM1信号の出力タイミングを検出し、その検出結果を示す同期検出信号を生成する。
【0081】
2次側巻線N3の一端には、ダイオードD1のアノードが接続され、その他端は、COM電位に接続されている。2次側巻線N3には、1次側巻線N1の巻線数との比に応じた電圧V1が誘起される。
【0082】
ダイオードD1のカソードには、スイッチング素子であるMOSFETQ2のドレイン及び抵抗R1の一端が接続されている。MOSFETQ2のソースには、フライホイールダイオードD2(以下「ダイオードD2」という。)のカソード及びチョークコイルL1の一端が接続されている。MOSFETQ2のゲートには、抵抗R1の他端及び抵抗R2の一端が接続されている。ダイオードD2のアノードは、COM電位に接続されている。
【0083】
チョークコイルL1の他端には、平滑用コンデンサC2の+端子が接続されている。コンデンサC2の−端子はCOM電位に接続されている。
【0084】
チョークコイルL1の他端には、出力コンデンサC2と並列に配置されている抵抗R3の一端が接続され、抵抗R3の他端には、抵抗R4の一端が接続されている。抵抗R4の他端は、COM電位に接続されている。
【0085】
抵抗R3と抵抗R4とは、互いに共働して電圧V1を分圧し、この分圧された電圧はVin信号10bとして第2のPWM制御回路1004に取り込まれる。第2のPWM制御回路1004は、同期検出回路1003からの同期検出信号に同期を取りながらVin信号10bに基づきパルス幅が制御されたパルス信号(PWM2信号)を生成する。すなわち、PWM2信号はPWM1信号に同期を取りながら生成され、PWM2信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。
【0086】
PWM2信号は、MOSFETQ2を駆動するためのトランジスタQ3のベースにV(ct1)信号として与えらえる。なお、トランジスタQ3に対する保護対策として、トランジスタQ3のベース回路に抵抗を挿入することを考えても良い。トランジスタQ3のコレクタは抵抗R2の他端に接続され、そのエミッタはCOM電位に接続されている。トランジスタQ3は、V(ct1)信号に基づきオン・オフ動作し、トランジスタQ3のオン・オフ動作に伴いMOSFETQ2がスイッチング動作する。V(ct1)信号のオンのパルス幅で規定される時間がトランジスタQ3のオン動作時間になり、すなわちMOSFETQ2のオン動作時間になる。
【0087】
次に、本適用例のスイッチング電源における主動作について説明する。
【0088】
第1のPWM制御回路1001からのPWM1信号によってFETQ1がスイッチング動作をし、FETQ1のスイッチング動作によって2次側巻線N2には電圧V2が誘起される。電圧V2は分圧回路W1によって分圧され、この分圧電圧は第1のPWM制御回路1001のFBIN1端子に与えられる。第1のPWM制御回路1001は、PWM1信号の1パルス出力毎に分圧電圧のレベルを判定し、その判定の結果に基づきPWM1信号のパルス幅をその最小単位幅の整数倍で増減するように制御する。このPWM1信号のパルス幅の制御によって後述するフィードバック制御が実行され、安定した出力電圧V2が得られる。
【0089】
これに対し、第2のPWM制御回路1004と同期検出回路1003とから構成されるメイン同期サブPWM出力部からのPWM2信号によってFETQ2及びトランジスタQ3がスイッチング動作をし、このスイッチング動作によって2次側巻線N3には電圧V1が誘起される。電圧V1は抵抗R3,R4によって分圧され、この分圧電源はVin信号10bとして第2のPWM制御回路1004に与えられる。第2のPWM制御回路1004は、PWM2信号の1パルス出力毎にVin信号10bのレベルを判定し、その判定の結果に基づきPWM2信号のパルス幅をその最小単位幅の整数倍で増減するように制御する。このPWM2信号のパルス幅の制御によって後述するフィードバック制御が実行され、安定した出力電圧V1が得らえる。
【0090】
次に、上述したPWM制御のタイミングについて図を参照しながら説明する。図10は図9のスイッチング電源におけるPWM制御のタイミングを示すタイムチャートである。
【0091】
図10から明らかなように、αとβとの間でPWM1信号がオンとなり、PWM1信号によるPWM制御が行われ、この範囲内でのみPWM2信号がオンとなり得る(トランジスタQ3のベース信号)。よって、期間Aにおいて2次側巻線N3に電流が流れず、すなわちダイオードD1に電流が流れず、FETQ3、トランスT1における損失が少なくなることが分かる。その結果、FETQ3、トランスT1のコストを削減することができる。
【0092】
また、第1のPWM制御回路1001及びメイン同期サブPWM出力部とが同期しながら動作し、かつPWM信号のパルス幅の大きな変動が瞬時に生じないから、非常に安定したかつノイズに影響されない制御を実現することができ、装置全体の製作に掛かるコストを低減することができるとともに容易に大電力制御を実現することができる。
【0093】
さらに、メイン同期サブPWM出力部によるPWM制御が第1のPWM制御回路1001からのPWM1信号の立上りを基準に行われるから、第1のPWM制御回路1001からのPWM1信号のレベルが「H」期間中のみ、メイン同期サブPWM出力部で生成されるPWM2信号のレベルを「H」とする制御を行うことができる。
【0094】
さらに、一般的に、トランスの1次側に対するスイッチング動作がオン動作で、あるときに2次側に対するスイッチング動作がオン動作となるオン・オン制御では、大電力出力を得ることができるというメリットがあるが、出力制御範囲が小さくなるというデメリットもある。また、トランスの1次側に対するスイッチング動作がオン動作であるときに2次側に対するスイッチング動作がオフ動作となるオン・オフ制御では、出力制御範囲を大きくすることができるというメリットがあるが、大電力出力を得ることが困難であるというデメリットがある。上述の各制御におけるメリットを発揮することができるように各制御方法を選択し、かつコンパレータによる比較結果に基づきフィードバック制御を行うから、非常に安定な、大電力出力が得られる制御を安価に実現することができる。
【0095】
図11は本実施例の第2の適用例を示すスイッチング電源のブロック図である。
【0096】
同図に示すスイッチング電源は、図9に示す電源と同様に、第1のPWM制御回路1001と、駆動回路1002と、同期検出回路1003と、第2のPWM制御回路1004と、トランスT1とを備える。トランスT1には、1次側巻線N1と、2つの2次側巻線N2,N3とが設けられている。
【0097】
1次側巻線N1の一端には、電圧Vinを供給する直流電源DCのプラス端子が接続され、直流電源DCのマイナス端子は基準電位に接続されている。直流電源DCの+,−端子間には、平滑用コンデンサC0が接続されている。この電圧Vinとしては、例えば商用電源を全波整流し、コンデンサC0で平滑化することによって得られる電圧が考えられる。
【0098】
1次側巻線N1の他端には、スイッチング素子であるFETQ1のドレイン及びコンデンサC1の一端が接続されている。FETQ1のソース及びコンデンサC1の他端は、基準電位に接続されている。FETQ1のゲートは、駆動回路102の出力端に接続されている。
【0099】
2次側巻線N2の一端には、ダイオードD3のアノード及びダイオードD4のアノードが接続され、その他端は、共通基準電位(COM電位)に接続されている。2次側巻線N2には、1次側巻線N1の巻線数との比に応じた電圧V2が誘起される。
【0100】
ダイオードD3のカソードには、平滑用コンデンサC3のプラス端子が接続され、コンデンサC3のマイナス端子はCOM電位に接続されている。
【0101】
ダイオードD3のカソードには、コンデンサC3と並列に配置されている分圧回路W1が接続されている。分圧回路W1は、電圧V2を分圧し、その分圧した電圧値をフィードバック信号として第1のPWM制御回路1001に出力する。
【0102】
ダイオードD4のカソードには、抵抗R5の一端が接続されている。抵抗R5は負荷抵抗であり、その他端はCOM電位に接続されている。抵抗R5の両端には電圧V3が生じる。
【0103】
第1のPWM制御回路1001は、入力端子FBIN1を介して分圧回路W1からのフィードバック信号を取り込み、このフィードバック信号に基づきパルス幅が制御されたPWM1信号を生成する。PWM1信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。PWM1信号は出力端子PWM1OUTを介して駆動回路1002及び同期検出回路1003に出力される。
【0104】
駆動回路1002は、PWM1信号に基づきFETQ1をオン・オフ動作すなわちスイッチング動作させる。PWM1信号のオンのパルス幅で規定される時間がFETQ1のオン時間になる。
【0105】
電圧V3はコンパレータ801に取り込まれ、コンパレータ801は基準電源802の基準電圧Vthと電圧V3とを比較し、その比較結果を示す比較信号を生成する。この比較信号が外部トリガとしてトリガ制御回路803に与えられる。
【0106】
トリガ制御回路803は前記外部トリガに基づき必要なタイミングでトリガ信号を同期検出回路1003に出力する。
【0107】
同期検出回路1003は、第1のPWM制御回路1001からのPWM1信号の出力タイミングとともにトリガ制御回路803からのトリガ信号を検出し、その検出結果を示す同期検出信号を生成する。
【0108】
2次側巻線N3の一端には、ダイオードD1のアノードが接続され、その他端はCOM電位に接続されている。2次側巻線N3には、1次側巻線N1の巻線数との比に応じた電圧V1が誘起される。
【0109】
ダイオードD1のカソードには、スイッチング素子であるMOSFETQ2のドレイン及び抵抗R1の一端が接続されている。MOSFETQ2のソースには、フライホイールダイオードD2(以下「ダイオードD2」という。)のカソード及びチョークコイルL1の一端が接続されている。MOSFETQ2のゲートには、抵抗R1の他端及び抵抗R2の一端が接続されている。コンデンサC3のマイナス端子は、COM電位に接続されている。
【0110】
ダイオードD2のアノードは、COM電位に接続されている。
【0111】
チョークコイルL1の他端には、平滑用コンデンサC2のプラス端子が接続されている。コンデンサC2のマイナス端子は、COM電位に接続されている。
【0112】
チョークコイルL1の他端には、出力コンデンサC2と並列に配置されている抵抗R3の一端が接続され、抵抗R3の他端には、抵抗R4の一端が接続されている。抵抗R4の他端は、COM電位に接続されている。
【0113】
抵抗R3と抵抗R4とは、互いに共働して電圧V1を分圧し、この分圧された電圧はVin信号10bとして第2のPWM制御回路1004に取り込まれる。第2のPWM制御回路1004は、同期検出回路1003からの同期検出信号に同期を取りながらVin信号10bに基づきパルス幅が制御されたパルス信号(PWM2信号)を生成する。すなわち、PWM2信号はPWM1信号に同期を取りながら生成され、PWM2信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。
【0114】
PWM2信号は、MOSFETQ2を駆動するためのトランジスタQ3のベースにV(ct1)信号として与えられる。なお、必要があればトランジスタQ3の保護対策としてトランジスタQ3のベース回路に抵抗を挿入することもできる。トランジスタQ3のコレクタは抵抗R2の他端に接続され、そのエミッタはCOM電位に接続されている。トランジスタQ3は、V(ct1)信号に基づきオン・オフ動作し、トランジスタQ3のオン・オフ動作に伴いMOSFETQ2がスイッチング動作する。V(ct1)信号のオンのパルス幅(Hレベル)で規定される時間がトランジスタQ3のオン動作時間になり、すなわちMOSFETQ2のオン動作時間になる。
【0115】
次に、本適用例のスイッチング電源における主動作について説明する。
【0116】
本適用例のスイッチング電源の基本動作は第1の適用例の基本動作と同じであり、動作の異なる部分について説明する。
【0117】
第1の適用例では、第1のPWM制御回路1001からのPWM1信号の立上りを基準としてメイン同期サブPWM出力部でPWM2信号が生成されているから、2次側巻線3Nに誘起される電圧V1出力を大きい電力として取り出すときには、MOSFETQ2、トランジスタQ3のディレイによるオン動作開始までの時間遅れを無視することができない。
【0118】
よって、本適用例では、第1のPWM制御回路1001のPWM1信号に同期した信号として現れる電圧V3を基準電圧Vthとコンパレータ801で比較し、その比較結果を外部トリガとして用いることによって、後述するメイン同期サブPWM出力部における外部トリガプロテクト期間を設定する。なお、この信号は1次側スイッチング動作がオン動作をするときに2次側がオフであるオン・オフ制御のときのみ2次側に誘起され、1次側がオフ時にトリガ電圧が誘起される。
【0119】
上述の制御を行うと、図12に示すように、PWM1信号の立下り後にTγ時間だけ、外部トリガの立下りが遅れるから、その期間にコンパレータ801が誤動作をしないようにトリガ制御回路803による外部トリガ禁止時間Tβを、Tα>Tβ>Tγとなるように設定することによって、所望の動作を実現することができる。
【0120】
そして、基準電圧Vthを適宜調節することによって、FETQ1のゲート信号と同期して出力される電圧V3と基準電圧Vthとの比較結果を、PWM1信号が立上る直前に「H」とすることができ、実質的にPWM2信号を制御するカウンタの動作を開始することができるから、期間Aにおいて、PWM2信号が立ち上がらないようにかつできる限りMOSFETQ2、トランジスタQ3による遅延時間を補正することができ、設計の自由度を大きくすることができるとともに装置全体のコストダウンを図ることができる。
【0121】
【発明の効果】
以上詳述した本発明によれば、以下の効果を奏する。
【0122】
請求項1記載の発明によれば、トランスの第1の2次巻線の出力に基づいてトランスの1次巻線をスイッチング制御するための第1のPWM信号が生成され、トランスの第2の2次巻線の出力に基づいて第2の2次巻線に接続されたスイッチング素子を制御するための第2のPWM信号が、第1のPWM信号の立ち上がりに同期して所定時間後に立ち上げられ、第1のPWM信号の立ち下がりに同期して立ち下げられ、第1のPWM信号のオン幅の増減量及び第2の2次巻線の検出出力に基づく第2のPWM信号のオン幅の増減量に基づいて第1のPWM信号の立ち上がりから第2のPWM信号の立ち上がりまでの所定時間が補正されるので、第2のPWM信号を第1のPWM信号に同期させて生成する場合に、第1のPWM信号のオン幅の変更の影響を受けずに第2のPWM信号のオン幅を独立して変更することができ、所望の電力を供給することができる。
【0123】
請求項2記載のスイッチング電源装置によれば、第1のPWM信号のオン幅が所定量減少した場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは第1のPWM信号のオン幅の減少分及び第2のPWM信号のオン幅の増加分だけ所定時間が補正され、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量減少する必要があるときは所定時間が補正されず、第1のPWM信号のオン幅が所定量増加した場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは所定時間が補正されず、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量減少する必要があるときは第1のPWM信号のオン幅の増加分及び第2のPWM信号のオン幅の減少分だけ所定時間が補正されるので、請求項1記載の装置の効果を更に奏することができる。
【0124】
請求項3記載のスイッチング電源装置によれば、第1のPWM信号のオン幅が変更されない場合、第2の検出手段の出力に基づいて第2のPWM信号のオン幅を所定量増加する必要があるときは第2のPWM信号のオン幅の増減量に基づいて所定時間が補正されるので、請求項1記載の装置の効果を更に奏することができる。
【図面の簡単な説明】
【図1】本実施例のメインPWM出力部のブロック図である。
【図2】本実施例のメインPWM出力部のブロック図である。
【図3】本実施例のメインPWM出力部のブロック図である。
【図4】本実施例のメイン同期サブPWM出力部のブロック図である。
【図5】本実施例のメインPWM信号とメイン同期サブPWM信号の変化を示す波形図である。
【図6】本実施例のメインPWM信号とメイン同期サブPWM信号の変化を示す波形図である。
【図7】本実施例のメインPWM信号とメイン同期サブPWM信号の変化を示す波形図である。
【図8】本実施例のメインPWM信号とメイン同期サブPWM信号の変化を示す波形図である。
【図9】本実施例の第1の適用例を示すスイッチング電源のブロック図である。
【図10】第1の適用例におけるPWM制御のタイミングを示すタイムチャートである。
【図11】本実施例の第2の適用例を示すスイッチング電源のブロック図である。
【図12】第2の適用例におけるPWM制御のタイミングを示すタイムチャートである。
【図13】関連技術例1のブロック図である。
【図14】関連技術例1のブロック図である。
【図15】関連技術例1のブロック図である。
【図16】関連技術例1のインバータの詳細図である。
【図17】関連技術例1のタイムチャートである。
【図18】関連技術例1の動作を示すフローチャートである。
【図19】関連技術例2のブロック図である。
【図20】関連技術例2のブロック図である。
【図21】関連技術例2のブロック図である。
【図22】関連技術例3のメイン同期サブPWM出力部のブロック図である。
【図23】関連技術例3のブロック図である。
【図24】関連技術例3のブロック図である。
【図25】関連技術例3のブロック図である。
【図26】関連技術例3のメイン同期サブPWM出力部のタイミングチャートである。
【図27】関連技術例3のメイン同期サブPWM出力部のタイミングチャートである。
【符号の説明】
1〜6,9,10,2b ラッチ
1b,8b カウンタ
17b RSFF
26 UPフリーランカウンタ
27 ディジタルコンパレータ
29,30 DFF
63 アダー
Claims (3)
- 第1の2次巻線と第2の2次巻線とを有するトランスと、
前記第1の2次巻線の出力を検出する第1の検出手段と、
前記第1の検出手段により検出された出力に基づいて前記トランスの1次巻線をスイッチング制御するための第1のPWM信号を生成する第1の生成手段と、
前記第2の2次巻線の出力を検出する第2の検出手段と、
前記第2の検出手段により検出された出力に基づいて前記第2の2次巻線に接続されたスイッチング素子を制御するための第2のPWM信号を生成し、当該第2のPWM信号を前記第1のPWM信号の立ち上がりに同期して所定時間後に立ち上げ、前記第1のPWM信号の立ち下がりに同期して立ち下げる第2の生成手段とを有し、
前記第2の生成手段は、前記第1の生成手段による前記第1のPWM信号のオン幅の増減量及び前記第2の検出手段の出力による前記第2のPWM信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするスイッチング電源装置。 - 前記第2の生成手段は、前記第1の生成手段が前記第1のPWM信号のオン幅を所定量減少した場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記第1のPWM信号のオン幅の減少分及び前記第2のPWM信号のオン幅の増加分だけ前記所定時間を補正し、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量減少する必要があるときは前記所定時間を補正せず、
前記第1の生成手段が前記第1のPWM信号のオン幅を所定量増加した場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記所定時間を補正せず、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量減少する必要があるときは前記第1のPWM信号のオン幅の増加分及び前記第2のPWM信号のオン幅の減少分だけ前記所定時間を補正することを特徴とする請求項1記載のスイッチング電源装置。 - 前記第2の生成手段は、前記第1の生成手段が前記第1のPWM信号のオン幅を変更しない場合、前記第2の検出手段の出力に基づいて前記第2のPWM信号のオン幅を所定量増加する必要があるときは前記第2のPWM信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とする請求項1記載のスイッチング電源装置。
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