KR100533385B1 - 반도체 메모리 테스트 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 테스트 방법에 관한 것으로, 다수의 메모리 셀 블록 각각에 데이터를 저장하는 단계와; 상기 다수의 메모리 셀 블록 중 하나의 센스앰프를 공유하는 두 메모리 셀 블록 모두를 상기 센스앰프와 전기적으로 접속하는 단계와; 상기 센스앰프를 통해 두 메모리 셀의 데이터를 센싱하는 단계와; 상기 두 메모리 셀 블록의 연결에 따라 증가하는 비트라인 커패시턴스를 고려하여 상기 데이터의 정상여부를 판단하는 단계를 포함하여 구성된다.

이와 같은 구성에 의하여 본 발명은 BIT LINE 캐패시턴스의 증가를 통해 의도적으로 셀(Cell)의 오프셋(offset) 마진(margin)의 감소를 이뤄, 캐패시턴스가 작은 비정상적인 셀을 구제 및 스크린(screen)함과 더불어, 전반적으로 테스트 타임을 감소할 수 있는 효과가 있다.

Description

반도체 메모리 테스트 방법{test method for semiconductor memory}

본 발명은 반도체 메모리의 테스트 방법에 관한 것으로, 특히 센스앰프를 공유하는 반도체 메모리에 있어서, 특정 블록의 셀 커패시터 용량의 불량을 검출하기 위한 반도체 메모리의 테스트 방법에 관한 것이다.

일반적으로 반도체 메모리를 구성하는 메모리 셀은 커패시터와 그 커패시터와 비트라인의 사이에서 스위칭 제어를 하는 트랜지스터를 포함하여 구성된다.

이와 같은 반도체 메모리를 제조한 후에 각 메모리 셀의 블록에 데이터를 기록하고, 그 데이터를 읽어 들여 메모리 셀 블록의 상태를 점검하는 테스트가 이루어진다.

상기 메모리 셀의 데이터는 두 블록의 비트라인에 공통으로 연결되는 센스앰프에 의해 센싱되어 진다.

상기 센스앰프는 비트라인 쌍을 통해 출력되는 데이터의 전위차를 소정 전압의 값 이상으로 증폭하는 역할을 한다.

이때 두 비트라인의 전위차가 센싱 마진 이하인 경우, 데이터 값에 오류가 발생할 수 있다.

반도체 메모리의 셀이 다양한 원인에 의하여 커패시터의 용량이 정상인 경우보다 부족하게 제조되는 경우, 센스앰프에 의해 센싱될 수 있는 충분한 센싱마진을 확보할 수 없게 된다.

이와 같이 커패시터의 용량이 정상인 경우에 비하여 작은 메모리 셀은 여분의 메모리 셀로 대체하거나 출시전에 스크린 되어야 한다.

상기와 같이 메모리 셀의 커패시터 용량에 따르는 메모리 셀 블록의 불량을 테스트하기 위하여 종래에는 두 블록이 공유하는 하나의 센스앰프에서 하나의 블록의 출력 데이터만을 센싱하도록 하였다.

즉, 하나의 블록은 오픈(open)시키고, 오픈되지 않고 연결된 하나의 블록의 출력데이터는 센스앰프에서 센싱하여 증폭 출력하도록 하였다.

그러나, 이와 같은 종래 반도체 메모리의 테스트 방법은 셀의 캐패시턴스 값이 작은 불량 셀의 경우라도, 기타의 공정 결함이 없는 경우, 불량의 검출이 어려운 문제점이 있었다.

더불어, 종래의 테스트 방법은 반도체의 개발 및 생산에 있어, 점차적으로 증가하는 테스트 타임에 대한 부담을 근본적으로 줄이기 어렵다.

상기와 같은 문제점을 감안한 본 발명은 반도체 메모리의 테스트 속도를 향상시키고, 종래의 테스트 방법으로 검출하기 힘들 정도의 비정상적으로 작은 캐패시턴스 값을 갖고서도 기타의 공정 결함이 상대적으로 작은 불량 셀을 검출하는 반도체 메모리의 테스트 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 다수의 메모리 셀 블록 각각에 데이터를 저장하는 단계와; 상기 다수의 메모리 셀 블록 중 하나의 센스앰프를 공유하는 두 메모리 셀 블록 모두를 상기 센스앰프와 전기적으로 접속하는 단계와; 상기 센스앰프를 통해 두 메모리 셀의 데이터를 센싱하는 단계와; 상기 두 메모리 셀 블록의 연결에 따라 증가하는 비트라인 커패시턴스를 고려하여 상기 데이터의 정상여부를 판단하는 단계를 포함하여 구성됨에 그 특징이 있다.

상기와 같이 구성되는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 일반적인 센스앰프 및 그 주변회로부의 회로도로서, 이에 도시한 바와 같이 블록선택신호(BISH, BISL)에 따라 각 블록의 비트라인과 센스앰프(S/A)의 단락을 제어하는 블록선택부(20, 40)와; 비트라인 균등화신호(BLEQ)의 인가에 따라 비트라인 쌍을 동일 전위(VBPL)로 균등화하는 균등화부(10)와; 특정 블록에 저장할 데이터를 비트라인 쌍에 인가하는 데이터 기록부(30)를 포함하여 구성된다.

상기 도면에서 NM1 내지 NM11은 엔모스 트랜지스터이며, PM1과 PM2는 각각 피모스 트랜지스터를 나타낸다.

상기와 같은 구성의 센스앰프 및 주변회로를 포함하는 반도체 메모리에 적용되는 본 발명의 구체적인 일예를 상세히 설명한다.

본 발명은 하나의 센스앰프(S/A)를 공유하는 두 메모리 셀 블록을 포함하는 반도체 메모리의 테스트 과정에서 그 인가되는 신호들을 변경하여 두 메모리 셀 블록을 동시에 센스앰프에 접속해서 테스트 할 수 있는 방법에 대한 것이다.

이를 위하여 반도체 메모리의 정상 동작을 통하여 각 블록의 메모리 셀에 데이터를 기록한다.

그 다음, 테스트 모드에서의 동작은 상기 블록선택부(20,40)에 각각 인가되는 블록선택신호(BISH, BISL)는 동일 전위로 인가한다.

즉, 하나의 센스앰프(S/A)를 공유하는 두 메모리 셀 블록이 동시에 선택되도록 한다.

상기 블록선택신호(BISH, BISL)가 고전위로 인가되면, 상기 블록선택부(20,40)의 엔모스 트랜지스터(NM1, NM2, NM10, NM11)은 모두 턴온 상태가 된다.

이와 같은 상태에서는 하나의 블록만이 선택되는 경우에 비하여 비트라인 커패시턴스가 증가하게 된다.

아래의 표1은 하나의 블록이 선택된 정상 동작의 경우 비트라인과 센스앰프(S/A)의 커패시턴스의 합과, 셀 커패시터의 용량 및 센스앰프에서 검출되는 전압의 차를 나타낸 표이다.

비트라인 커패시턴스	센스앰프 커패시턴스	셀 커패시터 용량	센스앰프 전위차
90fF	20fF	20fF	0.138V
90fF	20fF	25fF	0.166V
90fF	20fF	30fF	0.192V

이에 기재한 바와 같이 하나의 블록에 포함된 비트라인 자체의 커패시턴스는 90fF이며, 센스앰프(S/A) 자체의 커패시턴스는 20fF으로 그 합은 110fF이 된다.

이와 같은 조건에서 셀 커패시터의 용량이 각각 20fF, 25fF, 30fF인 경우 센스앰프(S/A)에서 검출되는 비트라인쌍의 전압차는 각각 0.138V, 0.166V, 0.192V가 된다.

통상 cell capacitance 값을 30fF 이상을 target으로 공정을 진행할때, 25fF은 양산과정에서 정상적인 분포에 포함되는 경우이며, 이때 센스앰프(S/A)는 어느 경우라도 충분한 오프셋 마진을 가지게 된다.

Cell 캐패시터 값이 20fF 정도가 되는 경우엔 일반적으로 cell이 갖는 공정결함에 의해 불량 cell의 가능성이 높으나 Senseamp의 offset margin으로만 볼때는, 이 경우에도 충분하다.

만약 20fF 이하에 훨씬 못 미치는 cell은 본 발명에서 제안된 test Mode의 경우에 S/A의 offset margin을 확보하기 어려울 것이다.

그러나 이러한 경우라도, 종래의 Test에서는 Test 순간에 기타의 공정적 특성이 다른 cell에 비해 좋은 경우, 불량 검출이 어려워서, Burn In과 같은 후속 공정이 진행하게 될 때, cell특성의 열화와 더불어 나중에 fail로 검출하게 된다.

또 종래의 기술의 경우 이러한 Cell의 검출을 위해서, 오랜 시간의 stress 누적 Time을 줄경우, Cell의 다른 불량 결함요인에 의한 전류누설이 동시에 증대되어 정상적인 분포의 Cell의 경우라도 Over kill하게 되는 소지가 있다.

아래의 표 2는 본 발명에서 제시하는 테스트 방법에 따라 증가하는 비트라인 커패시턴스와 그 커패시턴스의 증가에 의해 센스앰프(S/A)에서 센싱하는 비트라인 쌍의 전압차의 관계를 나타낸 것이다.

비트라인 커패시턴스	센스앰프 커패시턴스	셀 커패시터 용량	센스앰프 전위차
180fF(90+90)	20fF	20fF	0.08V
180fF	20fF	25fF	0.1V
180fF	20fF	30fF	0.117V

이에 도시한 바와 같이 상기 테스트 모드에서 센스앰프(S/A)를 공유하는 두 블록이 동시에 센스앰프(S/A)와 전기적으로 연결되어 그 데이터가 출력되는 경우, 비트라인 커패시턴스는 상기 표 1에 기재한 값의 두 배인 180fF이 된다.

이에 따라 비트라인과 센스앰프(S/A)의 커패시턴스 합은 200fF이 된다.

상기 커패시턴스의 증가에 따라 비트라인 쌍의 전압차는 셀 커패시터의 용량이 각각 20fF, 25fF, 30fF일때 0.08V, 0.1V, 0.117V로 그 값이 줄어들게 된다.

위의 표 1과 표 2에 기재된 전압은 코어전압이 1.8V일 때의 값이다.

그러나 이와 같은 비트라인 쌍의 전압 차는 셀 커패시터의 용량이 정상적인 것일 때는 센스앰프(S/A)의 센싱 마진을 만족하는 범위에 있게 된다.

즉, 센스앰프(S/A)를 공유하는 두 블록을 동시에 선택하는 경우에도 정상용량 이상의 용량으로 정상 제조된 셀 커패시터의 충전전압은 센스앰프(S/A)에서 센싱될 정도의 전압을 출력하게 되며, 정상용량 이하의 용량으로 비정상 제조된 셀 커패시터의 충전전압은 센스앰프(S/A)에서 센싱이 되지 않는 범위에 있게 된다.

이와 같이 두 블록의 선택과 그에 따르는 커패시턴스의 증가 및 기재된 데이터의 센싱 결과를 감안하여 각 블록의 메모리셀의 정상여부를 판단할 수 있게 된다.

또, 메모리 테스트의 원리가, 센스앰프의 최소 오프셋 마진(minimum offset margin)이 0.03V라 가정할 때, 불량 셀이 비트 라인에 실려서 얻게 되는 전압차 델타 V를 불량 셀의 비정상적인 전류 경로에 의해 0.03V 이하로 낮춤으로써 불량 셀을 검출하는 것으로, 테스트 타임은 테스트가 이뤄지는 환경하에서 불량 셀이 갖는 비정상적인 전류량을 통해, 최초의 델타 V를 센스앰프 오프셋 마진 이하로 낮추기까지의 시간을 필요로 한다.

이 때, 본 발명에 제안된 방법을 사용할 경우, 최초의 델타V는 대략 반정도로 줄게되어, 불량 셀의 전류손실을 통해 센스앰프 오프셋 마진 이하까지 낮추는데 걸리는 시간을 반 가량 줄일 수 있게 된다.

앞서 설명한 셀 캐패시터가 20fF Cell의 경우가 그러한 것으로, 셀 캐패시터값은 자체적으로는 센스엠프의 오프셋 마진 이상인 0.08V를 가지나 기타의 공정 결함 요인에 의한, 전류 손실을 통해 센스엠프의 오프셋 마진 0.03V보다 작을 때 불량검출이 된다.

이때 종래의 기술의 경우 델타 V가 0.117V이고 센스엠프의 minimum offset margin이 0.003V일 때 0.114V 가량의 전류 손실 누적의 Test Time이 필요로 한다.

그러나 본 발명에서 제안된 Test Mode를 적용할 경우, 델타 V가 0.08V-0.003=0.005V 정도로 전류 손실을 유발하는 Test Time의 감소를 기대할 수 있다.

또 셀 캐패시터값이 20fF 근처의 이러한 Cell이 다른 기타의 메모리 Cell 보다 전류 손실의 요소가 작은 경우에는, 종래의 Test 방법으로는,전류손실을 유발하는 Test Time이 지나치게 커지게 되어, 그 결과 정상적인 분포에 있는 보통의 Cell마저도 불량으로 검출되는 Overkill을 유발하게 된다.

이러한 원인으로, 종래의 방법으로는 이러한 메모리 셀의 불량 검출을 불가능하여, Test에서 구제나 screen되지 못한 채 후속 공정이 진행되고, 결국엔 Test때 검출되지 못한 잠재적 결함이 후속 공정을 통해 열화되면서 불량으로 나타나게 된다.

반면, 본발명에서 제안된 Test Mode는 이러한 전류손실의 누적을 통해 불량을 검출하는 것이 아니라, 센스엠프의 동작에서 비트라인 캐패시턴스가 가지는 특성을 이용하기 때문에, 보다 짧은 시간에 Over kill의 소지 없이 불량을 검출 할 수 있다.

도 2는 본 발명이 적용되는 다른 회로의 구성도로서, 상기 도 1의 구성과는 차이가 있으나 두 개의 메모리 셀 블록이 하나의 센스앰프를 공유한다는 점에서는 공통점을 가진다.

즉, 센스앰프(S/A), 블록선택부(20,40), 균등화부(10), 데이터 기록부(30)를 포함하여 구성된다.

이와 같은 구성에서 테스트 모드에서는 블록선택신호(BISH, BISL)가 고전위로 인가되며, 비트라인 균등화신호(BLEQ, BLEQH, BLEQL)는 모두 저전위로 인가되어 센스앰프(S/A)를 공유하는 두 메모리 셀 블록은 모두 선택된다.

상기 동작에 의하여 비트라인 커패시턴스는 증가하며, 그에 따라 메모리 셀 커패시터에서 출력되는 데이터의 전위차는 정상의 경우보다 약 40%정도 낮아지게 된다.

그러나, 정상 용량을 가지는 셀 커패시터의 경우 그 출력데이터의 전위가 40%정도 낮아져도 센스앰프(S/A)에서 센싱될 수 있는 충분한 전위를 가지고 있어, 정상 용량의 셀 커패시터와 정상 용량 이하의 용량을 가지는 셀 커패시터를 구분할 수 있게 된다.

도 3은 본 발명에 따른 테스트 수행시 블록선택신호를 발생시키는 회로에 대한 일실시예를 도시한 것으로서, 이를 참조하여 블록선택신호(BISH, BISL)의 발생방법을 설명한다.

도시된 바와 같이, 본 발명에서는 테스트 모드 인에이블 신호(TestMode_En)의 입력여부에 따라 블록선택신호(BISH, BISL)의 레벨의 결정한다. 즉, 테스트 모드에 들어가기 전의 정상상태에서는 테스트 모드 인에이블 신호(TestMode_En)는 로우레벨 상태에 있다. 이에 따라, 낸드게이트(ND1)의 출력은 하이레벨이 되어 엔모스(M1)는 턴-온되고 엔모스(M2)는 턴-오프되고, 블록선택신호(BISH, BISL) 발생을 위한 제어신호(Control)는 각각 노드(A)-엔모스(M1)-노드(D), 노드(A)-노드(B)를 거쳐 서로 다른 레벨의 신호를 출력함으로써, 블록선택신호(BISH)와 블록선택신호(BISL)의 신호레벨은 달라지게 된다.

그러나, 본 발명에 따른 테스트 모드에 들어가게 되면, 테스트 모드 인에이블 신호(TestMode_En)는 하이레벨 상태로 천이된다. 이에 따라, 제어신호(Control)가 하이레벨인 경우, 낸드게이트(ND1)의 출력은 로우레벨이 되어 엔모스(M1)는 턴-오프되고 엔모스(M2)는 턴-온되고, 제어신호(Control)는 각각 노드(A)-엔모스(M2)-노드(D), 노드(A)-노드(B)를 거쳐 동일한 레벨의 신호를 출력함으로써, 블록선택신호(BISH)와 블록선택신호(BISL)의 신호레벨은 같아지게 된다. 따라서, 상기와 같이, 본 발명에서는 테스트 모드 인에이블 신호(TestMode_En)가 입력될 경우 블록선택신호(BISH)와 블록선택신호(BISL)의 레벨을 동일하게 하여 메모리 셀블록쌍이 하나의 센스앰프에 전기적으로 동시에 접속되도록 할 수 있다.

도 4 및 도 5는 본 발명에 따른 테스트 수행시 블록선택신호를 발생시키는 회로에 대한 다른 실시예를 도시한 것으로서, 상기 도 3의 경우와 마찬가지로 테스트 모드 인에이블 신호(TestMode_En)가 입력될 경우 블록선택신호(BISH)와 블록선택신호(BISL)의 레벨이 동일하게 되도록 동작한다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명은 두 메모리 셀 블록이 하나의 센스앰프를 공유하는 반도체 메모리 장치에 있어서, 테스트 모드의 동작에서는 두 메모리 셀 블록 모두가 센스앰프와 전기적으로 연결된 상태에서 테스트를 수행함으로써, 반도체 메모리의 테스트 속도를 향상시키는 효과가 있다.

도 1은 본 발명이 적용되는 반도체 메모리의 일실시 회로도.

도 2는 본 발명이 적용되는 반도체 메모리의 다른 실시 회로도.

도 3 내지 도 5는 본 발명에 따른 테스트 수행시 블록선택신호를 발생시키는 회로에 대한 일실시예를 도시한 것이다.

*도면의 주요 부분에 대한 부호의 설명*

10:균등화부 20,40:블록선택부

30:데이터 기록부 S/A:센스앰프

Claims (2)

1. 다수의 메모리 셀 블록 각각에 데이터를 저장하는 단계와;

   상기 다수의 메모리 셀 블록 중 하나의 센스앰프를 공유하는 두 메모리 셀 블록 모두를 상기 센스앰프와 전기적으로 접속하는 단계와;

   상기 센스앰프를 통해 두 메모리 셀의 데이터를 센싱하는 단계와;

   상기 두 메모리 셀 블록의 연결에 따라 증가하는 비트라인 커패시턴스를 고려하여 상기 데이터의 정상여부를 판단하는 단계를 포함하여 구성되는 반도체 메모리 테스트 방법.
2. 제 1항에 있어서, 상기 데이터가 정상이 아닌 것으로 판단되는 경우, 해당 메모리 셀 블록에 포함된 메모리 셀 커패시터의 용량이 비정상적인 것으로 판단하여 이를 더미 메모리 셀 블록으로 대체하는 단계를 더 포함하는 반도체 메모리 테스트 방법.