JP4235122B2 - 半導体記憶装置及び半導体記憶装置のテスト方法 - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶装置内の複数のメモリブロックに対するテスト方法に関し、特に、不揮発性半導体記憶装置の複数のメモリブロックに対するテスト方法に関する。

半導体記憶装置のテストにおいてメモリセル単位の通常の動作テストに加えて、信頼性確保のために全てのメモリセルを対象にして電気的なストレスを印加するストレス印加試験がある。

特に、不揮発性半導体記憶装置においては、全てのメモリセルの書き込みや消去、データ保持の特性が正常であることを保障する必要がある。例えば、ストレス印加試験により、全てのメモリセルに対して電気的なストレス（過電圧または過電流）を一定時間（ストレス印加時間）印加し、印加前後の上記特性を比較することによって、当該保障を達成する手法がある。

ストレス印加試験においては、全てのメモリセルをストレス印加状態（メモリセルに電気的なストレスを印加するため、メモリセルの各端子電位を設定された電位にした状態）にして、当該ストレス印加状態一定時間保持する必要がある。当該ストレス印加試験において、一度に複数のメモリセルをストレス印加状態にして、総ストレス印加時間を抑制することにより、製造コスト（ここでは特に、製造後試験に要するコスト）の低減が可能である。

一方、半導体記憶装置においては、半導体基板内の欠陥や製造工程途中におけるパーティクルの存在によって一部のメモリセルが正常に動作しない不良メモリセルが存在する。従って、全てのメモリセルが正常に動作する完全良品だけを良品とすると製造歩留りが低下するために、一般に、不良メモリセルをテスト時に冗長救済する方法が採られている。

一般的に用いられている冗長救済技術として、メモリセルアレイ中の不良メモリセルを含む不良ロー（行）または不良コラム（列）、或いは、ローまたはコラム全体が不良の不良ローまたは不良コラムを、予めメモリセルアレイの周辺部に所定本数が用意された冗長ローまたは冗長コラムと置換する方法がある。この場合、不良ローアドレス及び不良コラムアドレスを不良アドレス記憶手段に記憶しておき、外部から入力されたアドレスの当該アドレス部分を記憶された不良ローアドレス及び不良コラムアドレスと比較し、一致する場合に、冗長ローまたは冗長コラムが自動的に選択されるようにする。

ローまたはコラム救済では、メモリセル単位や行方向または列方向に沿って発生する不良モードに対しては有効な救済方法であるが、冗長ローまたは冗長コラムの本数によって救済可能なローまたはコラムが限定され、製造プロセスの微細化に伴って発生頻度が高くなる、パーティクル起因の多ビット連続不良（複数の不良メモリセルが連続した塊となって不良となる）等に対しては、有効な救済手段ではない。

そこで、一定単位の複数のメモリセルからなるメモリブロックを救済単位として、該メモリブロックを一括して救済するブロック冗長救済方式がある。当該ブロック冗長救済方式であれば、上記パーティクル起因の多ビット連続不良等を効果的に救済でき、製造歩留りを向上させることができる。

ところで、当該ブロック冗長救済された救済良品に対して上記ストレス印加試験を行う場合に、救済された不良メモリブロックは、不良原因が治癒されたわけではなく、単に外部からの利用に供されないだけであるので、不良原因として深刻な配線の短絡等があった場合に、当該不良原因によって印加される電気的ストレスが正常に印加されなくなり、同時に同じ電気的ストレスを印加される他の正常なメモリブロックが正常に試験されないという不都合が生じる。

また、フラッシュメモリ等の不揮発半導体記憶装置において、テスト時に全メモリセルを一旦消去状態にする処理があるが、全メモリセルに対して一括してこの消去動作を行う場合において同様の問題が生じる。つまり、不良メモリブロックに対する消去電圧の印加において、配線の短絡等により消去電圧の電圧レベルが低下し、他の正常なメモリブロックが正常に消去されないという問題が生じる。その他、同様の電圧印加を複数のメモリブロックに対して実行する場合に、当該複数のメモリブロックに不良メモリブロックが含まれていると同様の問題が生じる。

かかる問題点を解消するために、従来は、不良ブロックを含まない良品に対しては、全メモリブロックを選択して、所定の電気的ストレスの印加を行い、不良ブロックを含む良品に対しては、全メモリブロックの同時選択は行わずに、個々に選択してメモリブロック毎に上記電気的ストレスの印加を行う方法が、一般に採られていた。

また、下記特許文献１の半導体記憶装置には、テストのための全メモリブロックへの一括書き込み／一括消去モード時に、冗長ブロックに切り替えた不良ブロックを非選択とする構成が開示されている。
特開平８−１０６７９６号公報

不良ブロックを含む良品に対する従来のストレス印加試験及び一括書き込み／一括消去処理では、以下のような問題がある。即ち、不良ブロックを含む良品に対して、メモリブロック単位で処理する場合は、処理時間がメモリブロック数分だけ増加し、製造コスト高騰の要因となる。特に、大容量化や製造プロセスの微細化により、メモリブロック数が増加し、不良ブロックを含む良品数の割合が増加する傾向にあるため、製造コスト高騰が顕著となる。

また、特許文献１の半導体記憶装置の上記構成では、冗長ブロックに切り替えた不良ブロックを非選択とするための機構として、該不良ブロックのアドレスを記憶して不良ブロックを識別する必要があり、ブロック冗長救済処理前のテストやストレス印加試験には適用できないという問題がある。また、特許文献１の上記構成は、ストレス印加試験における不良ブロックの問題を特に前提としていない。

本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題点を解消し、複数のメモリブロックの中に不良ブロックが含まれる場合に、その不良ブロックだけを簡易的に非選択にして、複数のメモリブロックに対して所定のテスト動作を実行可能な半導体記憶装置及び半導体記憶装置のテスト方法を提供することにある。

上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを１または複数備えてなる半導体記憶装置であって、前記メモリプレーン内から前記メモリブロックを選択するためのブロックアドレス信号をデコードして前記メモリブロックを各別に選択するブロック選択信号を出力するとともに、所定のテストモードにおいて、前記ブロック選択信号を全て選択状態または非選択状態にして出力可能なブロックデコーダ回路と、前記ブロック選択信号の信号レベルを反転または非反転させるブロック選択信号反転回路と、前記所定のテストモードにおいて、前記メモリプレーン内に不良ブロックが存在する場合に、前記ブロックデコーダ回路に対して前記不良ブロックのブロックアドレスを入力して通常のデコード処理をさせ、前記ブロック選択信号反転回路に対して前記反転処理をさせる制御を行い、前記メモリプレーン内に不良ブロックが存在しない場合に、当該メモリプレーン内の全ての前記メモリブロックを選択する制御を行うプレーン制御回路と、を備えていることを第１の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記プレーン制御回路は、前記メモリプレーン内に不良ブロックが存在しない場合に、前記ブロックデコーダ回路に対して前記ブロック選択信号を全て選択状態にして出力させ、前記ブロック選択信号反転回路に対して前記非反転処理をさせるか、または、前記ブロックデコーダ回路に対して前記ブロック選択信号を全て非選択状態にして出力させ、前記ブロック選択信号反転回路に対して前記反転処理をさせる制御を行うことを第２の特徴とする。

上記何れかの特徴を備えた本発明に係る半導体記憶装置によれば、例えば、ストレス印加試験等の所定のテストモードにおいて、メモリプレーン内に不良ブロックが含まれる場合に、ブロックデコーダ回路に対して不良ブロックのブロックアドレスを入力して通常のデコード処理をさせ、ブロック選択信号反転回路に対してブロック選択信号の信号レベルを反転させる制御を行うことで、不良ブロックを含むメモリプレーンに対して、不良ブロックに対するブロック選択信号が非選択状態に、他のメモリブロックに対するブロック選択信号が選択状態になるため、不良ブロックだけを非選択状態にできる。この場合、ブロックデコーダ回路に不良ブロックアドレスを入力するだけでよいので、不良ブロックに対する冗長救済が未処理であっても、不良ブロックを除く複数メモリブロックを選択する処理が可能となる。この結果、複数メモリブロックに対するストレス印加試験等における不良ブロックの問題を簡易に解消でき、且つ、不良ブロックに対する冗長救済の処理状態に拘わらずに、複数メモリブロック選択処理が実施できる。また、メモリプレーン内に不良ブロックが含まれない場合には、従来と同様に、全てのメモリブロックを選択することができる。

本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、前記メモリプレーンを複数配列してなるメモリアレイと、前記メモリアレイ内から前記メモリプレーンを選択するためのプレーンアドレス信号をデコードして前記メモリプレーンを各別に選択するプレーン選択信号を出力するプレーンデコーダ回路とを備え、前記プレーン制御回路が、前記所定のテストモードにおいて、前記プレーン選択信号によって非選択となる前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する制御を行うことを第３の特徴とする。

上記第３の特徴を備えた本発明に係る半導体記憶装置によれば、複数のメモリプレーンで構成された半導体記憶装置に対して、上記第１または第２の特徴と同様の複数メモリブロックを選択する処理が可能となる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックと、前記メモリプレーン内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するために、少なくとも前記冗長ブロックの冗長ブロックアドレスと前記不良ブロックアドレスが置換するような内部アドレス置換操作を行うアドレス変換回路とを備え、前記ブロックデコーダ回路が、前記アドレス変換回路で変換した後のブロックアドレスを入力として受け付けることを第４の特徴とする。

また、上記第４の特徴を備えた本発明に係る半導体記憶装置によれば、不良ブロックを冗長ブロックで置換することにより、不良ブロックの冗長救済が可能となる。また、ブロック冗長救済後の半導体記憶装置に対しても、アドレス変換回路に冗長ブロックアドレスを入力すれば、ブロックデコーダ回路には不良ブロックアドレスが入力されることになるので、上記第１または第２の特徴と同様の複数メモリブロックを選択する処理が可能となる。

上記目的を達成するための本発明に係る半導体記憶装置のテスト方法は、メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを１または複数備えてなる半導体記憶装置のテスト方法であって、前記メモリプレーン内に不良メモリブロックがあるか否かを判定する判定工程と、前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーン内から前記メモリブロックを選択するブロックアドレスとして前記不良メモリブロックの不良ブロックアドレスを入力し、前記不良メモリブロックを含む前記メモリプレーンに対して、前記不良ブロックアドレスの全てのデコード信号を反転させて供給し、前記不良メモリブロック以外の全ての前記メモリブロックを選択する第１ブロック選択工程と、前記メモリプレーン内の選択された全ての前記メモリブロックに対して、同時に所定のストレスまたは電圧を印加する印加工程と、を有することを第１の特徴とする。

本発明に係る半導体記憶装置のテスト方法は、上記第１の特徴に加えて、前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記メモリプレーンに対して、前記ブロックアドレスの全てのデコード信号を選択状態にして供給し、全ての前記メモリブロックを選択する第２ブロック選択工程を有することを第２の特徴とする。

上記第１または第２の特徴を備えた本発明に係る半導体記憶装置のテスト方法によれば、例えば、ストレス印加試験等の所定のテストモードにおいて、メモリプレーン内に不良ブロックが含まれる場合に、不良ブロックのブロックアドレスを入力してデコード処理したデコード信号の信号レベルを反転させる制御を行うことで、不良ブロックを含むメモリプレーンに対して、不良ブロックに対するデコード信号が非選択状態に、他のメモリブロックに対するデコード信号が選択状態になるため、不良ブロックだけを非選択状態にできる。この場合、デコード処理のために不良ブロックアドレスを入力するだけでよいので、不良ブロックに対する冗長救済が未処理であっても、不良ブロックを除く複数メモリブロックを選択して、所定のストレスまたは電圧を印加する処理が可能となる。この結果、複数メモリブロックに対するストレス印加試験等における不良ブロックの問題を簡易に解消でき、且つ、不良ブロックに対する冗長救済の処理状態に拘わらずに、不良ブロックを除く複数メモリブロックの選択処理及び印加処理が実施できる。また、メモリプレーン内に不良ブロックが含まれない場合には、従来と同様に、全てのメモリブロックを選択した印加処理をすることができる。

上記目的を達成するための本発明に係る半導体記憶装置のテスト方法は、メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを複数備えてなる半導体記憶装置のテスト方法であって、前記複数のメモリプレーン内に不良メモリブロックがあるか否かを判定する判定工程と、前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーンを選択するプレーンアドレスとして前記不良メモリブロックを含む前記メモリプレーンの不良プレーンアドレスを入力し、前記不良メモリブロックを含む前記メモリプレーンを選択状態にし、その他の前記メモリプレーンを非選択状態にする第１プレーン選択工程と、前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーン内から前記メモリブロックを選択するブロックアドレスとして前記不良メモリブロックの不良ブロックアドレスを入力し、前記プレーン選択工程で選択された前記メモリプレーンに対して、前記不良ブロックアドレスの全てのデコード信号を反転させて供給し、前記不良メモリブロック以外の全ての前記メモリブロックを選択するとともに、前記プレーン選択工程で選択されない前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する第３ブロック選択工程と、前記複数のメモリプレーン内の選択された全ての前記メモリブロックに対して、同時に所定のストレスまたは電圧を印加する印加工程と、を有することを第３の特徴とする。

本発明に係る半導体記憶装置のテスト方法は、上記第３の特徴に加えて、前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記メモリプレーンを選択するプレーンアドレスとして任意のプレーンアドレスを入力し、前記複数のメモリプレーンの１つを選択状態にし、その他の前記メモリプレーンを非選択状態にする第２プレーン選択工程と、前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記プレーン選択工程で選択された前記メモリプレーンに対して、前記ブロックアドレスの全てのデコード信号を選択状態にして供給し、全ての前記メモリブロックを選択するとともに、前記プレーン選択工程で選択されない前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する第４ブロック選択工程と、を有することを第４の特徴とする。

上記第３または第４の特徴を備えた本発明に係る半導体記憶装置のテスト方法によれば、複数のメモリプレーンで構成された半導体記憶装置に対して、上記第１または第２の特徴と同様の複数メモリブロックを選択する処理及び印加処理が可能となる。

本発明に係る半導体記憶装置及びそのテスト方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。以下、本発明装置がブートブロック型のフラッシュメモリである場合を想定して説明する。

本発明装置は、装置全体での通常動作モードにおける機能的なブロック構成は従来の一般的なブートブロック型のフラッシュメモリと同様であり、各機能ブロック（例えば、アドレス入力回路、アドレスデコーダ回路、データ入出力回路、データ書き込み・消去回路、データの読み出し及び書き込みに係る制御を行う制御回路等の周辺回路部）に関する個々の詳細な説明は割愛し、本発明装置及び本発明方法の特徴的な回路構成や手法につき説明する。

図１に、本発明装置のメモリアレイ構成を模式的に示す。本実施形態では、メモリアレイ１をメモリアレイ本体部２とブートブロック部３に分離して構成する。メモリアレイ本体部２は、更に、複数のメモリプレーン４（図１の例では、８個のメモリプレーン）に均等に分割され、更に、各メモリプレーン４は４つのメモリブロック５に均等に分割されて構成される。各メモリブロック５は、メモリセルをアレイ状に複数配列して構成される。本実施形態では、メモリセルとしてフローティングゲート構造のフラッシュメモリトランジスタを備えて構成されるフラッシュセルを想定し、各メモリブロック５は、データ消去単位となっている。

図１に示すブロック構成例では、メモリアレイ本体部２内の総メモリブロック数は３２であるので、メモリアレイ本体部２から１つのメモリブロックを選択するのに必要なブロックアドレス数は５ビットである。そのアドレスビットの内、上位の３ビットをメモリプレーン選択用のプレーンアドレスとし、下位の２ビットを各メモリプレーン４内の４つのメモリブロック５の１つを選択するブロックアドレスと規定する。以下、特に断らない限り、下位の２ビットのブロックアドレスを、単にブロックアドレスと称す。尚、メモリアレイ本体部２のメモリプレーン分割数及び各メモリプレーン４内のブロック分割数は一例であり、本実施形態のものに限定されるものではない。

本実施形態では、最上位（１１１１１）のブロックアドレスを特定ブロックアドレスとして、当該特定ブロックアドレスに対応するメモリブロックを冗長ブロック６に設定している。また、同じ特定ブロックアドレスに、メモリアレイ本体部２と分離して設けられたブートブロック部３（特定メモリブロックに相当）を割り当てている。後述するように、外部から当該特定ブロックアドレス“１１１１１”が入力すると、冗長ブロック６ではなく、ブートブロック部３が選択されるように構成されている。つまり、冗長ブロックを物理的に含むメモリプレーンは、論理的にはブートブロックを含む構成となっている。詳細な回路構成については後述する。

ブートブロック部３は、総メモリセル数は、メモリアレイ本体部２の１つのメモリブロック５と同じであるが、更に、複数の小メモリブロック７に分割され、各小メモリブロック単位で一括消去可能に構成されている。ブートブロック部３は、各小メモリブロック７を相互に分離する構造が必要となるため、メモリアレイ本体部２の１つのメモリブロック５より、面積的に大きくなる。このため、メモリアレイ本体部２内に、ブートブロック部３を収容しようとすれば、メモリアレイ本体部２に余分なスペースが生じる結果となるが、本実施形態では、かかる不都合が好適に回避されている。

図１において、メモリアレイ本体部２は、左右に夫々４つのメモリプレーン４を配置し、その中央にメモリ動作（データの読み出し、書き込み、消去等）に必要な信号線（例えば、アドレス信号、データ信号、各種制御信号）が配線されている。図１中、各メモリプレーン４の中央側には、メモリプレーン毎に、メモリプレーン４の選択回路とメモリ動作に必要な制御回路（各種デコーダ回路、読み出し回路、書き込み・消去回路等）が配置されている。具体的には、図２に示すように、構成されている。図２において、複数のメモリブロックを左右に横断してグローバルビット線が配置され、各メモリブロック内では、ローカルビット線が列方向（図２中の左右方向）に設けられ、各メモリブロック内の同一列のフラッシュセルのドレイン電極が共通のローカルビット線に接続し、ローカルビット線は所定のビット線選択トランジスタを介してグローバルビット線に接続する階層的なビット線構造となっている。かかる構成により、制御回路１７からの各種メモリ動作が各ビット線を通して選択されたメモリセルに対して実行可能となる。また、図示しないが、行方向（図２中の上下方向）にワード線が設けられ、各メモリブロック内の同一行のフラッシュセルのゲート電極が共通のワード線に接続し、選択されたワード線によってメモリセルを行方向に選択可能に構成されている。ブートブロック部３も基本的に各メモリプレーン４と類似の構成になっていて、各メモリプレーン４と同様のメモリ動作に必要な制御回路１８が設けられている。

次に、メモリアレイ本体部２内のメモリブロック５（ブロックアドレス“０００００”〜“１１１１０”）の１つにブロック冗長救済を要する不良ブロックである場合に、冗長ブロックアドレス“１１１１１”の冗長ブロック６と置換する本発明方法によるブロック置換処理について説明する。

先ず、ブロック置換処理に関連する回路構成について説明する。図３に示すように、外部から入力された外部ブロックアドレスは、アドレス変換回路１０とブートブロック検知回路１１（特定ブロックアドレス検知回路に相当）に入力する。ブートブロック検知回路１１では、外部ブロックアドレスが最上位アドレス“１１１１１”の特定ブロックアドレスである場合に所定の信号レベル（例えば、高レベル）のブートブロック選択信号Ｓｂｂを出力する。

アドレス変換回路１０は、不良ブロックアドレスの各アドレスビットの状態（１または０）を記憶した不良ブロックアドレス記憶回路１２から出力される５ビットの不良ブロックアドレスと冗長ブロックアドレス（１１１１１）との不一致部分について、入力された外部ブロックアドレスの当該アドレスビットを反転処理することにより内部ブロックアドレスに変換して出力する。

アドレス変換回路１０で変換された内部ブロックアドレスは、上位３ビットのプレーンアドレスがプレーンデコーダ回路１３に入力し、８本のプレーン選択信号ＰＳＥＬ０〜７を出力する。プレーン選択信号ＰＳＥＬ０〜７の１つがプレーンアドレスの値に応じて所定の選択レベル（例えば、高レベル）を出力し、他の７つが非選択レベル（例えば、低レベル）を出力する。内部ブロックアドレスの下位２ビットのブロックアドレスは、ブロックデコーダ回路１４に入力し、４本のブロック選択信号ＢＳＥＬ０〜３を出力する。

図２に示すように、ブートブロック検知回路１１で生成されたブートブロック選択信号Ｓｂｂ、プレーンデコーダ回路１３で生成されたプレーン選択信号ＰＳＥＬ０〜７、ブロックデコーダ回路１４で生成されたブロック選択信号ＢＳＥＬ０〜３は、各メモリプレーンのプレーン選択回路１５及びブートブロック選択回路１６に入力する。尚、プレーン選択信号ＰＳＥＬ０〜７は、対応する１つだけがプレーン選択回路１５に入力する。ブートブロック選択信号Ｓｂｂが高レベルの場合は、プレーン選択信号ＰＳＥＬ０〜７の状態に拘わらず、全てのプレーン選択回路１５が非選択状態となり、ブートブロック選択信号Ｓｂｂが活性化され選択状態となる。

次に、本発明方法によって、何れか１つのメモリプレーン内に不良ブロックが含まれており、その不良ブロック以外の全てのメモリブロック５とブートブロック部３を選択するための回路構成について説明する。

図３に示すように、ブロックデコーダ回路１４は、ブロックアドレスの他、所定のテストモードにおいて複数のメモリブロック５を選択する場合に所定の信号レベル（例えば、高レベル）に遷移する第１複数ブロック選択信号Ｓｍｂ１が入力される。ブロックデコーダ回路１４は、第１複数ブロック選択信号Ｓｍｂ１が前記所定の信号レベル（高レベル）に遷移すると、ブロックアドレスの状態に拘わらず、ブロック選択信号ＢＳＥＬ０〜３の全ての信号レベルを非選択状態（低レベル）にする。

また、ブートブロック検知回路１１は、第２複数ブロック選択信号Ｓｍｂ２が入力されており、第２複数ブロック選択信号Ｓｍｂ２が所定の信号レベル（例えば、高レベル）に遷移すると、特定ブロックアドレスの入力時でも、ブートブロック選択信号Ｓｂｂを特定ブロックアドレス非検出状態（例えば、低レベル）にして出力する。これにより、特定ブロックアドレス入力時にメモリアレイ本体部２を非選択状態にする制御を解除することができる。

図２に示すように、各メモリプレーンのプレーン選択回路１５及びブートブロック選択回路１６には、ブートブロック選択信号Ｓｂｂ、プレーン選択信号ＰＳＥＬ０〜７、ブロック選択信号ＢＳＥＬ０〜３の他に、ブートブロック検知回路１１に入力される第２複数ブロック選択信号Ｓｍｂ２が入力される。

プレーン選択回路１５には、図４に示すように、第２複数ブロック選択信号Ｓｍｂ２が前記所定の信号レベル（高レベル）のときに、入力されたブロック選択信号ＢＳＥＬ０〜３の全てを内部的に反転させるブロック選択信号反転回路２０が設けられている。尚、ブロック選択信号反転回路２０は、図４に示す実施形態では、排他的論理和回路２１（排他的ＯＲ回路）で構成されている。更に、図４に示すように、プレーン選択回路１５は、通常のメモリ動作では、入力されたプレーン選択信号ＰＳＥＬ０〜７が非選択状態（低レベル）では、入力されたブロック選択信号ＢＳＥＬ０〜３の全てを内部的に非選択状態（低レベル）にして、非選択のメモリプレーン内のメモリブロックは選択されないように構成されているが、第２複数ブロック選択信号Ｓｍｂ２が前記所定の信号レベル（高レベル）のときには、ブロック選択信号反転回路２０により、入力されたブロック選択信号ＢＳＥＬ０〜３の全てを内部的に選択状態（高レベル）にする。メモリプレーン内の各メモリブロックはブロック選択信号反転回路２０の出力信号ＢＳＥＬ’０〜３で選択・非選択が決定される。

また、ブートブロック部３のブートブロック選択回路１６は、ブートブロック選択信号Ｓｂｂと第２複数ブロック選択信号Ｓｍｂ２が入力され、第２複数ブロック選択信号Ｓｍｂ２が高レベルにときは、ブートブロック部３内の全ての小メモリブロックが選択状態になるように構成されている。

次に、ブロックデコーダ回路１４とプレーン選択回路１５等の上記回路構成を用いて、複数メモリブロックを同時に選択する手順について説明する。

例えば、ストレス印加試験や、全ブロック一括消去モード等において、複数メモリブロックを同時に選択する必要が生じた場合は、本発明装置に接続したテスタが、何れかのメモリプレーン内に不良ブロックが存在するか否かを判定する。当該判定は、例えば、既に実行された動作テストの内容を調査してもよいし、また、既に後述するブロック冗長救済がなされている場合は、ブロック救済の有無を調べて判断する。

不良ブロックが存在する場合には、第１複数ブロック選択信号Ｓｍｂ１は低レベルにして、ブロックデコーダ回路１４を通常のデコード処理可能な状態にしておき、第２複数ブロック選択信号Ｓｍｂ２を高レベルに設定する。そして、外部からプレーンアドレス及びブロックアドレスとして、不良ブロックに夫々対応するアドレスを入力する。ここで、後述するブロック冗長救済のための処理が未処理で、アドレス変換回路１０は、入力されたプレーンアドレス及びブロックアドレスを変換処理せずにそのまま出力するものと仮定する。

従って、外部から入力された不良ブロックのプレーンアドレス及びブロックアドレスはそのままプレーンデコーダ回路１３とブロックデコーダ回路１４に入力される。各デコーダ回路１３、１４は通常のメモリ動作時と同様に、入力されたアドレスに対しデコード処理を行い、プレーン選択信号ＰＳＥＬ０〜７とブロック選択信号ＢＳＥＬ０〜３を出力する。ここで、不良ブロックに対応するプレーン選択信号ＰＳＥＬ０〜７の１つと、ブロック選択信号ＢＳＥＬ０〜３の１つが、夫々高レベルで、他は低レベルとなり、各プレーン選択回路１５に入力される。

不良ブロックを含むメモリプレーンは、プレーン選択信号ＰＳＥＬｉ（ｉは不良ブロックを含むプレーン番号とする。）が高レベルであり、ブートブロック選択信号Ｓｂｂは低レベルであるので、ブロック選択信号ＢＳＥＬ０〜３がそのまま、ブロック選択信号反転回路２０に入力される。ここで、第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブロック選択信号反転回路２０は、入力されたブロック選択信号ＢＳＥＬ０〜３を反転して反転ブロック選択信号ＢＳＥＬ’０〜３を出力する。従って、不良ブロックに対応する反転ブロック選択信号ＢＳＥＬ’ｊ（ｊは不良ブロック番号とする。）が低レベルとなり、他の反転ブロック選択信号ＢＳＥＬ’が高レベルとなり、不良ブロック以外の全てのメモリブロックが選択される。

一方、不良ブロックを含まないメモリプレーンは、プレーン選択信号ＰＳＥＬｋ（ｋは不良ブロックを含まないプレーン番号で、ｋ≠ｉ）が低レベルであり、ブートブロック選択信号Ｓｂｂは低レベルであるので、ブロック選択信号ＢＳＥＬ０〜３は全て低レベルとなり、ブロック選択信号反転回路２０に入力される。ここで、第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブロック選択信号反転回路２０は、入力されたブロック選択信号ＢＳＥＬ０〜３を反転して反転ブロック選択信号ＢＳＥＬ’０〜３を出力する。従って、全ての反転ブロック選択信号ＢＳＥＬ’０〜３が高レベルとなり、全てのメモリブロックが選択される。

また、ブートブロック選択回路１６に入力される第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブートブロック部３内の全ての小メモリブロックが選択状態になる。

以上の要領で、ブートブロック部３を含む不良ブロック以外の全てのメモリブロックが選択される。そして、選択された全てのメモリブロックに対して所定の電気的ストレス或いは電圧を印加して、所望のテストの実行が選択された全てのメモリブロックに対して同時に実行できる。

次に、何れかのメモリプレーン内に不良ブロックが存在するか否かの判定において、不良ブロックが存在しないと判定された場合は、第１複数ブロック選択信号Ｓｍｂ１を高レベルにして、ブロックデコーダ回路１４の全てのブロック選択信号ＢＳＥＬ０〜３の信号レベルを非選択状態（低レベル）にする。この場合、アドレス変換回路１０に入力されるプレーンアドレス及びブロックアドレスは任意のアドレスでよい。外部から入力されたプレーンアドレス及びブロックアドレスはそのままプレーンデコーダ回路１３とブロックデコーダ回路１４に入力される。プレーンデコーダ回路１３は通常のメモリ動作時と同様に、入力されたアドレスに対しデコード処理を行い、プレーン選択信号ＰＳＥＬ０〜７を出力する。他方、ブロックデコーダ回路１４は全て非選択状態の（低レベル）ブロック選択信号ＢＳＥＬ０〜３を出力する。従って、全てのメモリプレーンの各プレーン選択回路１５には、全て非選択状態（低レベル）のブロック選択信号ＢＳＥＬ０〜３が入力するので、プレーン選択信号ＰＳＥＬ０〜７及びブートブロック選択信号Ｓｂｂの信号レベルに拘わらず、ブロック選択信号反転回路２０には、全て低レベルのブロック選択信号ＢＳＥＬ０〜３が入力する。ここで、第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブロック選択信号反転回路２０は、入力されたブロック選択信号ＢＳＥＬ０〜３を反転して反転ブロック選択信号ＢＳＥＬ’０〜３を出力する。従って、全てのメモリプレーンにおいて、反転ブロック選択信号ＢＳＥＬ’は高レベルとなり、全てのメモリブロックが選択される。また、ブートブロック選択回路１６に入力される第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブートブロック部３内の全ての小メモリブロックが選択状態になる。

以上の要領で、ブートブロック部３を含む全てのメモリブロックが選択される。そして、選択された全てのメモリブロックに対して所定の電気的ストレス或いは電圧を印加して、所望のテストの実行が選択された全てのメモリブロックに対して同時に実行できる。

次に、アドレス変換回路１０の回路構成、及び、アドレス変換処理のアルゴリズムとアドレス変換処理後のメモリブロック選択手法について説明する。

図５に示すように、アドレス変換回路１０は、論理的には、５つの２入力排他的否定論理和回路（排他的ＮＯＲ回路）１９で構成される。各排他的ＮＯＲ回路１９には、外部ブロックアドレスの各アドレスビットと対応する不良ブロックアドレスの各アドレスビットが夫々１ビットずつ入力する。排他的ＮＯＲ処理は、２つの入力値（０または１）が一致する場合は１を出力し、不一致の場合には０を出力する。本実施形態では、冗長ブロックアドレスが“１１１１１”であるので、不良ブロックアドレスのアドレスビットが０の個所が、冗長ブロックアドレスとの不一致個所に該当する。従って、上記排他的ＮＯＲ処理によって、外部ブロックアドレスの各アドレスビットは、不良ブロックアドレスのアドレスビットの０の個所が反転処理され内部ブロックアドレスに変換されることになる。つまり、外部ブロックアドレスのアドレスビットが１であれば０が出力され、０であれば１が出力される。逆に、不良ブロックアドレスのアドレスビットが１の個所は反転処理されずに、外部ブロックアドレスの当該アドレスビットがそのまま内部ブロックアドレスの当該アドレスビットとして出力される。

例えば、不良ブロックアドレスが“０１００１”の場合を例にとって説明すると、不良ブロックアドレスの最下位ビットから２、３及び５ビット目が反転処理され、内部ブロックアドレスは“１１１１１”になる。従って、外部ブロックアドレスとしてこの不良ブロックアドレス“０１００１”が、アドレス変換回路１０に入力すると、内部ブロックアドレス“１１１１１”が出力される。そして、内部ブロックアドレス“１１１１１”がプレーンデコーダ回路１３及びブロックデコーダ回路１４に入力し、メモリプレーン７のブロック３の冗長ブロックが選択される。

次に、全てのブロックアドレスについての上記排他的ＮＯＲ処理によるアドレス変換処理を検証する。ブロックアドレスの上位３ビットのプレーンアドレスと、下位２ビットのブロックアドレスに分けて考える。

図６の変換テーブルに示すように、８つの全てのメモリプレーンに対し、２つずつメモリプレーンが対になり、各対において相互変換がなされる。同様に、各メモリプレーン４内の４つの全てのブロックに対しても、２つずつブロックが対になり、各対において相互変換がなされる。どのメモリプレーンが対になるか、どのブロックが対になるかは、不良ブロックアドレスによって決定される。本実施形態では、アドレス変換回路１０によって、外部ブロックアドレスＡが内部ブロックアドレスＢに変換される場合には、外部ブロックアドレスＢは内部ブロックアドレスＡに変換されるので、外部ブロックアドレスと内部ブロックアドレスは対称な関係にある。

ここで、メモリプレーンの変換は、各メモリプレーンが一纏まりとなって変換され、メモリブロックの変換は、メモリプレーン内で行われるので、同じメモリプレーン内のメモリブロックは変換後も同じメモリプレーン内に移行することになる。この様子を、図７に模式的に示す。図７では、物理ブロックアドレスをメモリアレイ内の各メモリブロックの実際の配置場所と物理的に対応するブロックアドレスとして扱う。また、図７の論理ブロックアドレスマップは、物理的なメモリプレーン及びメモリブロックの位置と変換後の論理ブロックアドレスとの対応関係を示しており、アドレス変換処理によって、物理的なメモリプレーン及びメモリブロックの配置が論理的にどのように変化するかを示している。左右の各ブロックアドレスマップで、同じ上下位置のメモリプレーン及びメモリブロックは物理的に同じ実体を示している。図７中の矢印は、外部ブロックアドレスが、不良ブロックを示す物理ブロックアドレス“０１００１”を入力しても、アドレス変換処理により内部ブロックアドレス“１１１１１”に変換されるので、本来の物理ブロックアドレス“１１１１１”に位置する冗長ブロックが選択される様子を示している。

物理ブロックアドレスマップで不良ブロック（図８中のクロスハッチング部分参照）を含むメモリプレーンＰ２は、論理ブロックアドレスマップではメモリプレーンＰ７として扱われ、逆に、物理ブロックアドレスマップのブートブロックを論理的に含むメモリプレーンＰ７は、論理ブロックアドレスマップではメモリプレーンＰ２として扱われる。従って、外部ブロックアドレス（プレーンアドレス）として“０１０”が入力されると、内部ブロックアドレス空間での（つまり、実際のメモリアレイにおける）メモリプレーンＰ７が選択され、逆に、外部ブロックアドレス（プレーンアドレス）として“１１１”が入力されると、内部ブロックアドレス空間でのメモリプレーンＰ２が選択されることになる。

メモリプレーン内の各メモリブロックもアドレス変換処理により、同様の変換がなされる。ここで、外部から不良ブロックアドレス “０１００１”が入力されると、上記アドレス変換処理によって、内部ブロックアドレス空間でのブロックアドレス“１１１１１”の冗長ブロックが選択され、不良ブロックが冗長ブロックと置換され、結果として不良ブロックが冗長ブロックにより救済される。逆に、外部からブートブロック部３を選択する特定ブロックアドレス “１１１１１”が入力されると、上記アドレス変換処理によって、内部ブロックアドレス空間でのブロックアドレス“０１００１”の不良ブロック（図８中のクロスハッチング部分参照）が選択されることになるが、それでは、ブートブロック部３が適正に選択されないので、上述のように、ブートブロック検知回路１１によって特定ブロックアドレス “１１１１１”が入力されると強制的にブートブロック部３を選択する処理を行う。

不良ブロックが存在しない場合は、不良ブロックを冗長ブロックアドレスと同じ“１１１１１”に設定することで、上記排他的ＮＯＲ処理に反転処理が一切されないので、外部ブロックアドレスはそのまま内部ブロックアドレスとして出力される。

本実施形態では、冗長ブロックアドレスが“１１１１１”であるので、上記排他的ＮＯＲ処理になるが、冗長ブロックアドレスが０００００の場合は、不良ブロックアドレスのアドレスビットの１の個所が、冗長ブロックアドレスとの不一致個所に該当するため、排他的ＮＯＲ処理ではなく、排他的ＯＲ処理が適当となる。しかし、排他的ＯＲ処理は排他的ＮＯＲ処理の出力を反転すればよいので、具体的な回路構成においては、適宜、排他的ＮＯＲ回路または排他的ＯＲ回路を使用すればよい。

ここで、不良ブロックアドレスの各アドレスビットをアドレス変換回路１０に出力する不良ブロックアドレス記憶回路１２は、例えば、各アドレスビットに対して、１対のフラッシュセルを割り当て、一方を高閾値電圧に、他方を低閾値電圧に設定することで、何れのフラッシュセルが高閾値電圧に書き込まれたかによって、各アドレスビットの状態（０または１）を記憶することができる。尚、各アドレスビットに対して２つのフラッシュセルを用いることで、各アドレスビットの状態を低消費電流で且つ確実に読み出すことが可能となる。

或いは、各アドレスビットに対して、１つのフラッシュセルを割り当て、消去状態を冗長ブロックアドレスに対応させて、不一致個所だけを書き込むように構成しても構わない。かかる構成により、冗長ブロックアドレスが“１１１１１”の場合に限らず、同じアドレス変換回路１０を使用することができる。また、アドレス変換回路１０が排他的ＯＲ処理を基本とする場合は、フラッシュセルは、不良ブロックアドレスと冗長ブロックアドレスの一致個所だけを書き込むようにしても構わない。かかる構成よれば、不良ブロックが存在しない場合は、不良ブロックアドレス記憶回路１２に対してデフォルトの不良ブロックアドレスを記憶させる必要がない。

尚、上記何れの構成であっても、不良ブロックアドレス記憶回路１２のフラッシュセルを外部から書き込み、或いは、書き込み・消去可能に構成するのが好ましい。この場合、例えば、外部から特定のコマンドを受け付けて、不良ブロックアドレス記憶回路１２の書き替えモードに移行して、上記各フラッシュセルの消去、書き込みを実行する。

次に、ブートブロック検知回路１１について簡単に説明する。本実施形態では、特定ブロックアドレスが“１１１１１”であるので、図９に示すように、論理的には５入力の論理積（ＡＮＤ）回路で簡単に構成される。各入力には外部ブロックアドレスの各アドレスビットを入力する。尚、特定ブロックアドレスが“０００００”の場合は、ブートブロック検知回路１１は、同様の考え方により、論理的には５入力の否定論理和（ＮＯＲ）回路で簡単に構成できる。

次に、ブロック冗長救済処理が実行され、不良ブロックアドレス記憶回路１２に不良ブロックアドレスが記憶され、アドレス変換回路１０が不良ブロックと冗長ブロックを置換するアドレス変換可能に設定された後に、複数メモリブロックを同時に選択する手順について説明する。この場合は、何れかのメモリプレーン内に不良ブロックが存在するか否かの判定において、当然に、不良ブロックが存在すると判定され。

この場合、外部から不良ブロックに夫々対応するプレーンアドレス及びブロックアドレスを入力した場合、アドレス変換回路１０によって冗長ブロックアドレスに変換されるので、外部からは冗長ブロックアドレスである特定ブロックアドレスを入力する。従って、アドレス変換回路１０は不良ブロックに夫々対応するプレーンアドレス及びブロックアドレスを出力する。また、当該アドレス入力と同時に、第１複数ブロック選択信号Ｓｍｂ１は低レベルにして、ブロックデコーダ回路１４を通常のデコード処理可能な状態にしておき、第２複数ブロック選択信号Ｓｍｂ２を高レベルに設定する。

ここで、通常のメモリ動作モードでは、外部から特定ブロックアドレスが入力されると、ブートブロック検知回路１１が当該入力を検知してブートブロック選択信号Ｓｂｂを高レベルにして出力するが、第２複数ブロック選択信号Ｓｍｂ２が高レベルであるので、ブートブロック選択信号Ｓｂｂは低レベルに固定される。従って、メモリアレイ本体部２の各メモリプレーンは、プレーンデコーダ回路１３で通常通りにデコード処理された、プレーン選択信号ＰＳＥＬ０〜７に基づいて選択される。従って、アドレス変換回路１０は不良ブロックに夫々対応するプレーンアドレス及びブロックアドレスを出力するので、上述のアドレス変換処理がされない場合と同じ処理が行われることになる。以降の処理手順は上述の説明と重複するので、割愛する。

次に、本発明装置の別実施の形態につき説明する。

〈１〉上記実施形態では、ブロックデコーダ回路１４を各メモリプレーン４に対して共通に設け、そのデコード信号であるブロック選択信号ＢＳＥＬ０〜３を各プレーン選択回路１５に入力する構成であったが、これに代えて、ブロックデコーダ回路１４を各プレーン選択回路１５内に設けるようにしても構わない。この場合、各プレーン選択回路１５には、アドレス変換回路１０で変換された内部ブロックアドレス（下位２ビット）がデコード処理されずに直接入力される。

ブロックデコーダ回路１４をメモリプレーン毎にローカルに設ける場合は、ブロックデコーダ回路１４の制御を個別に行うことができる。つまり、不良ブロックを含まないメモリプレーンに対しては、上記実施形態における不良ブロックを含まない場合と同様の処理を行うことができる。例えば、図１０に示すように、ブロックデコーダ回路１４に入力する第１複数ブロック選択信号Ｓｍｂ１を第２複数ブロック選択信号Ｓｍｂ２の否定論理とプレーン選択信号ＰＳＥＬ０〜７の否定論理和（ＮＯＲ）とすることで、第２複数ブロック選択信号Ｓｍｂ２が高レベルで、メモリプレーンが非選択（プレーン選択信号ＰＳＥＬ０〜７が低レベル）時に、第１複数ブロック選択信号Ｓｍｂ１を高レベルとする構成が考えられる。図１０に示す回路構成によれば、通常のメモリ動作時には、第２複数ブロック選択信号Ｓｍｂ２が低レベルであるので、メモリプレーンの選択・非選択に関係なく、第１複数ブロック選択信号Ｓｍｂ１が低レベルとなり、ブロックデコーダ回路１４は、通常のデコード処理を実行する。また、第２複数ブロック選択信号Ｓｍｂ２が高レベル時でも、メモリプレーンの選択状態（プレーン選択信号ＰＳＥＬ０〜７が高レベル）であれば、第１複数ブロック選択信号Ｓｍｂ１が低レベルとなり、ブロックデコーダ回路１４は、通常のデコード処理を実行する。

従って、不良ブロックを含まない非選択メモリプレーンについては、ブロック選択信号ＢＳＥＬ０〜３が全て非選択状態になり、ブロック選択信号反転回路２０が、入力されたブロック選択信号ＢＳＥＬ０〜３の全てを内部的に選択状態（高レベル）にする。従って、上記実施形態における、不良ブロックを含まない場合と同じ処理が実行される。また、不良ブロックを含む選択メモリプレーンについては、通常のデコード処理が実行されるので、上記実施形態における、不良ブロックを含む選択メモリプレーンと同じ処理が実行される。

ここで、更に別実施形態として、ローカルなブロックデコーダ回路１４が、第１複数ブロック選択信号Ｓｍｂ１が高レベル時に、全てのブロック選択信号ＢＳＥＬ０〜３を選択状態にして、ブロック選択信号反転回路２０を第２複数ブロック選択信号Ｓｍｂ２が高レベル時に非反転処理を行うように変更しても構わない。

〈２〉上記実施形態では、本発明装置がブートブロック型のフラッシュメモリである場合を想定したが、本発明に係る複数メモリブロック選択処理、つまり、本発明方法は、特定メモリブロックがブートブロックでない均等ブロック型のフラッシュメモリに適用しても、有効に機能する。

〈３〉上記実施形態では、特定ブロックアドレスが“１１１１１”の場合を想定したが、特定ブロックアドレスはブロックアドレスの最上位アドレスに限定されるものではなく、最下位アドレスでもよく、また、その中間のアドレスでも構わない。

〈４〉上記実施形態では、不良ブロックアドレス記憶回路１２は、不良ブロックアドレスを記憶する形態を例示したが、特定ブロックアドレスが“１１１１１”、または、“０００００”の場合は、実質的には冗長ブロックアドレスの各アドレスビットとの不一致部分、または、一致部分を記憶していることと等価であるので、一般的に、不良ブロックアドレスと冗長ブロックアドレスの不一致部分または一致部分のアドレスビットを記憶するようにしても構わない。

〈５〉上記実施形態では、冗長ブロック７を１つ備えたメモリアレイ本体部２とブートブロック部３で構成されたメモリアレイ１が１つの場合を説明したが、本発明装置は、当該メモリアレイ１を複数備えていても構わない。

〈６〉上記実施形態では、メモリセルとしてフラッシュセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても、同様の本発明のブロック置換処理は適用可能である。更に、本発明の複数メモリブロック選択処理の考え方は、その他の半導体記憶装置に適用可能である。

本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリアレイ構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリアレイ構成を模式的に示す他のブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態における複数ブロック選択処理及びブロック置換処理に関連する回路構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態における複数ブロック選択処理に関連するプレーン選択回路の回路構成を示す論理回路図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるアドレス変換回路を示す論理回路図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるアドレス変換処理の具体例を示すアドレス変換テーブル 本発明に係る不揮発性半導体記憶装置の一実施形態におけるアドレス変換処理の具体例を示すアドレスマップ 図１に示すメモリアレイ構成における不良ブロックの位置の一例を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるブートブロック検知回路の一例を示す論理回路図 本発明に係る不揮発性半導体記憶装置の他の実施形態における複数ブロック選択処理に関連するプレーン選択回路の回路構成を示す論理回路図

符号の説明

１ ：メモリアレイ
２ ：メモリアレイ本体部
３ ：ブートブロック部
４ ：メモリプレーン
５ ：メモリブロック
６ ：冗長ブロック
７ ：メモリブロック
８ ：メイン列デコーダ
１０ ：アドレス変換回路
１１ ：ブートブロック検知回路（特定ブロックアドレス検知回路）
１２ ：不良ブロックアドレス記憶回路
１３ ：プレーンデコーダ回路
１４ ：ブロックデコーダ回路
１５ ：プレーン選択回路
１６ ：ブートブロック選択回路
１７、１８ ：制御回路
１９ ：２入力排他的否定論理和回路（排他的ＮＯＲ回路）
２０ ：ブロック選択信号反転回路
２１ ：２入力排他的論理和回路（排他的ＯＲ回路）
Ｓｂｂ ：ブートブロック選択信号
Ｓｍｂ１ ：第１複数ブロック選択信号
Ｓｍｂ２ ：第２複数ブロック選択信号
ＰＳＥＬ０〜７ ：プレーン選択信号
ＢＳＥＬ０〜３ ：ブロック選択信号
ＢＳＥＬ’０〜３ ：反転・非反転処理後のブロック選択信号

Claims (8)

1. メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを１または複数備えてなる半導体記憶装置であって、
   前記メモリプレーン内から前記メモリブロックを選択するためのブロックアドレス信号をデコードして前記メモリブロックを各別に選択するブロック選択信号を出力するとともに、所定のテストモードにおいて、前記ブロック選択信号を全て選択状態または非選択状態にして出力可能なブロックデコーダ回路と、
   前記ブロック選択信号の信号レベルを反転または非反転させるブロック選択信号反転回路と、
   前記所定のテストモードにおいて、前記メモリプレーン内に不良ブロックが存在する場合に、前記ブロックデコーダ回路に対して前記不良ブロックのブロックアドレスを入力して通常のデコード処理をさせ、前記ブロック選択信号反転回路に対して前記反転処理をさせる制御を行い、前記メモリプレーン内に不良ブロックが存在しない場合に、当該メモリプレーン内の全ての前記メモリブロックを選択する制御を行うプレーン制御回路と、
   を備えていることを特徴とする半導体記憶装置。
2. 前記プレーン制御回路は、前記メモリプレーン内に不良ブロックが存在しない場合に、前記ブロックデコーダ回路に対して前記ブロック選択信号を全て選択状態にして出力させ、前記ブロック選択信号反転回路に対して前記非反転処理をさせるか、または、前記ブロックデコーダ回路に対して前記ブロック選択信号を全て非選択状態にして出力させ、前記ブロック選択信号反転回路に対して前記反転処理をさせる制御を行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリプレーンを複数配列してなるメモリアレイと、
   前記メモリアレイ内から前記メモリプレーンを選択するためのプレーンアドレス信号をデコードして前記メモリプレーンを各別に選択するプレーン選択信号を出力するプレーンデコーダ回路と、を備え、
   前記プレーン制御回路は、前記所定のテストモードにおいて、前記プレーン選択信号によって非選択となる前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する制御を行うことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックと、
   前記メモリプレーン内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するために、少なくとも前記冗長ブロックの冗長ブロックアドレスと前記不良ブロックアドレスが置換するような内部アドレス置換操作を行うアドレス変換回路とを備え、
   前記ブロックデコーダ回路が、前記アドレス変換回路で変換した後のブロックアドレスを入力として受け付けることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを１または複数備えてなる半導体記憶装置のテスト方法であって、
   前記メモリプレーン内に不良メモリブロックがあるか否かを判定する判定工程と、
   前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーン内から前記メモリブロックを選択するブロックアドレスとして前記不良メモリブロックの不良ブロックアドレスを入力し、前記不良メモリブロックを含む前記メモリプレーンに対して、前記不良ブロックアドレスの全てのデコード信号を反転させて供給し、前記不良メモリブロック以外の全ての前記メモリブロックを選択する第１ブロック選択工程と、
   前記メモリプレーン内の選択された全ての前記メモリブロックに対して、同時に所定のストレスまたは電圧を印加する印加工程と、
   を有することを特徴とする半導体記憶装置のテスト方法。
6. 前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記メモリプレーンに対して、前記ブロックアドレスの全てのデコード信号を選択状態にして供給し、全ての前記メモリブロックを選択する第２ブロック選択工程を有することを特徴とする請求項５に記載の半導体記憶装置のテスト方法。
7. メモリセルをアレイ状に複数配列してメモリブロックを形成し、前記メモリブロックを複数配列してなるメモリプレーンを複数備えてなる半導体記憶装置のテスト方法であって、
   前記複数のメモリプレーン内に不良メモリブロックがあるか否かを判定する判定工程と、
   前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーンを選択するプレーンアドレスとして前記不良メモリブロックを含む前記メモリプレーンの不良プレーンアドレスを入力し、前記不良メモリブロックを含む前記メモリプレーンを選択状態にし、その他の前記メモリプレーンを非選択状態にする第１プレーン選択工程と、
   前記判定工程において、前記不良メモリブロックが存在すると判定された場合に、前記メモリプレーン内から前記メモリブロックを選択するブロックアドレスとして前記不良メモリブロックの不良ブロックアドレスを入力し、
   前記第１プレーン選択工程で選択された前記メモリプレーンに対して、前記不良ブロックアドレスの全てのデコード信号を反転させて供給し、前記不良メモリブロック以外の全ての前記メモリブロックを選択するとともに、
   前記第１プレーン選択工程で選択されない前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する第３ブロック選択工程と、
   前記複数のメモリプレーン内の選択された全ての前記メモリブロックに対して、同時に所定のストレスまたは電圧を印加する印加工程と、
   を有することを特徴とする半導体記憶装置のテスト方法。
8. 前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記メモリプレーンを選択するプレーンアドレスとして任意のプレーンアドレスを入力し、前記複数のメモリプレーンの１つを選択状態にし、その他の前記メモリプレーンを非選択状態にする第２プレーン選択工程と、
   前記判定工程において、前記不良メモリブロックが存在しないと判定された場合に、前記第２プレーン選択工程で選択された前記メモリプレーンに対して、前記ブロックアドレスの全てのデコード信号を選択状態にして供給し、全ての前記メモリブロックを選択するとともに、
   前記第２プレーン選択工程で選択されない前記メモリプレーンに対して、当該メモリプレーン内の全ての前記メモリブロックを選択する第４ブロック選択工程と、
   を有することを特徴とする請求項７に記載の半導体記憶装置のテスト方法。

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