JPS5974673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5974673A JPS5974673A JP57183693A JP18369382A JPS5974673A JP S5974673 A JPS5974673 A JP S5974673A JP 57183693 A JP57183693 A JP 57183693A JP 18369382 A JP18369382 A JP 18369382A JP S5974673 A JPS5974673 A JP S5974673A
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- oxide film
- forming
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係シ、特にＭＯＳＦＥ
Ｔを基板上に３次元的に積層形成する方法に関する。
Ｔを基板上に３次元的に積層形成する方法に関する。
最近、ポリシリコン膜を用い、これにレーザ。
電子線、熱等によるアニール処理を施して結晶成長を促
進し、こうして再結晶化したポリシリコン膜に半導体素
子を形成する技術が注目されている。この技術を利用す
れば、３次元的に半導体素子を集積形成することが可能
である。
進し、こうして再結晶化したポリシリコン膜に半導体素
子を形成する技術が注目されている。この技術を利用す
れば、３次元的に半導体素子を集積形成することが可能
である。
具体例を挙げれば、単結晶シリコン基板にｐチャネルＭ
Ｏ８ＦＥＴを形成し、この上に積層したレーザアニール
による再結晶化ポリシリコン層にｒ−）共通のｎチャネ
ルＭＯ８ＦＥＴを形成した相補型ＭＯ８ＦＥＴ （以下
ＣＭＯ８ＦＥＴ ）を製作し、その特性値として、ｐチ
ャネル側がしきい値−２，２Ｖ、表面移動度１８０ ｃ
ｒｔｔ２／Ｖ−８、表面電荷１，６ ｘ ＩＱ”ｍ−２
、ｎ′チャネル側がしきい値２．ＩＶ、表面移動度１６
０Ｉ２／ｖ−８が得られたことが報告されている（１９
８０年、Ｊ、Ｆ、Ｇｉｂｂｏｎｓ ＆ Ｋ、Ｆ、Ｌｅｅ
）。
Ｏ８ＦＥＴを形成し、この上に積層したレーザアニール
による再結晶化ポリシリコン層にｒ−）共通のｎチャネ
ルＭＯ８ＦＥＴを形成した相補型ＭＯ８ＦＥＴ （以下
ＣＭＯ８ＦＥＴ ）を製作し、その特性値として、ｐチ
ャネル側がしきい値−２，２Ｖ、表面移動度１８０ ｃ
ｒｔｔ２／Ｖ−８、表面電荷１，６ ｘ ＩＱ”ｍ−２
、ｎ′チャネル側がしきい値２．ＩＶ、表面移動度１６
０Ｉ２／ｖ−８が得られたことが報告されている（１９
８０年、Ｊ、Ｆ、Ｇｉｂｂｏｎｓ ＆ Ｋ、Ｆ、Ｌｅｅ
）。
同様の縦型ＣＭＯ８の実用性については、Ｇ、 Ｔ、Ｇ
ｏｅｌｏｅらやＪ、Ｐ、ＣｏＣｏ１１ｎらによっても１
９８１年ＩＥＤＭにおいて報告されている。
ｏｅｌｏｅらやＪ、Ｐ、ＣｏＣｏ１１ｎらによっても１
９８１年ＩＥＤＭにおいて報告されている。
単結晶シリコ′ン基板や絶縁体基板上にポリシリコン層
を積層し、多層に半導体素子を集積形成する場合に、プ
ロセス上基本的に重要なことば、ポトエングレービング
工程を少なくするこ□′と、各工程で表面をできるだけ
平坦化すること、配線の段差を少なくすること等である
。この点、従来報告されている縦型ＣＭＯ８は段差が大
きく、素子平坦化も考慮されておらず、亮密度集積化し
たときの信頼性、歩留シに大きな問題を残している。
を積層し、多層に半導体素子を集積形成する場合に、プ
ロセス上基本的に重要なことば、ポトエングレービング
工程を少なくするこ□′と、各工程で表面をできるだけ
平坦化すること、配線の段差を少なくすること等である
。この点、従来報告されている縦型ＣＭＯ８は段差が大
きく、素子平坦化も考慮されておらず、亮密度集積化し
たときの信頼性、歩留シに大きな問題を残している。
また縦型ＣＭＯ８を作る場合、前述のようにダート電極
を共通にして上部ＭＯ８ＦＥＴはりゝ−１・電極上にゲ
ートｙ化膜を介してポリシリコン層が堆石゛１された形
となる。これは、上部ＭＯ８ＦＥＴをポリシリコン層表
面に下部ＭＯ３ＦＥＴのケ９−ト電極とは別にダート電
極を設ける構造にすると、上部ＭＯ８ＦＥＴに下部ＭＯ
８ＦＥＴのダート電極によるパックダート・バイアスが
かかるためである。ところが、このようなダート電極共
通の積層構造とすると、上部ＭＯ８ＦＥＴはダート酸化
工程後にポリシリコン堆積工程があるため、ダート酸化
膜−ポリシリコン層界面における局在準位密度が５ Ｘ
１０”〜ｌＸｌ０ Ｃｍ 程度と下部ＭＯ８ＦＥＴ
でのそれに比在する不純物が上部ＭＯ８ＦＥＴのダート
酸化工程で槍のダート酸化膜にとシ込まれるためである
。
を共通にして上部ＭＯ８ＦＥＴはりゝ−１・電極上にゲ
ートｙ化膜を介してポリシリコン層が堆石゛１された形
となる。これは、上部ＭＯ８ＦＥＴをポリシリコン層表
面に下部ＭＯ３ＦＥＴのケ９−ト電極とは別にダート電
極を設ける構造にすると、上部ＭＯ８ＦＥＴに下部ＭＯ
８ＦＥＴのダート電極によるパックダート・バイアスが
かかるためである。ところが、このようなダート電極共
通の積層構造とすると、上部ＭＯ８ＦＥＴはダート酸化
工程後にポリシリコン堆積工程があるため、ダート酸化
膜−ポリシリコン層界面における局在準位密度が５ Ｘ
１０”〜ｌＸｌ０ Ｃｍ 程度と下部ＭＯ８ＦＥＴ
でのそれに比在する不純物が上部ＭＯ８ＦＥＴのダート
酸化工程で槍のダート酸化膜にとシ込まれるためである
。
このため上部ＭＯ８ＦＥＴのしきい値制御が難しくな坑
。また、この構造では、上部ＭＯ８ＦＥＴはダート電極
が半導体層の下にあるため、下部ＭＯ８ＦＥＴのように
通常のンリコンケ９−トグロセスにおける自己整合（セ
ルファライン）技術をそのまま適用することができない
。
。また、この構造では、上部ＭＯ８ＦＥＴはダート電極
が半導体層の下にあるため、下部ＭＯ８ＦＥＴのように
通常のンリコンケ９−トグロセスにおける自己整合（セ
ルファライン）技術をそのまま適用することができない
。
本発明の目的は、基板半導体層およびこの上に堆積され
たポリシリコン層にそれぞれＭＯＳＦＥＴを集積形成す
るに際して、ホトエツチング工程を最小限に抑え、かつ
表面平坦化を図って配線の段切れを防止し、もって３次
元ＭＯ８築積回路のイ８頼性向上、歩留′り向上を図る
ことにある。
たポリシリコン層にそれぞれＭＯＳＦＥＴを集積形成す
るに際して、ホトエツチング工程を最小限に抑え、かつ
表面平坦化を図って配線の段切れを防止し、もって３次
元ＭＯ８築積回路のイ８頼性向上、歩留′り向上を図る
ことにある。
本発明の他の目的は、基板半導体層のＭＯＳＦＥＴのケ
ゞ−ト電極を上部ＭＯ８ＦＥＴのダートＴｇ、極として
共用して３次元ＭＯ８集積回路を作る場合に、上述した
表面平坦化と同時に、上部ＭＯ８ＦＥＴについてセルフ
ァライン技術を適用して性能向上を図ることにある。
ゞ−ト電極を上部ＭＯ８ＦＥＴのダートＴｇ、極として
共用して３次元ＭＯ８集積回路を作る場合に、上述した
表面平坦化と同時に、上部ＭＯ８ＦＥＴについてセルフ
ァライン技術を適用して性能向上を図ることにある。
本発明に赴いては、基板半導体層に第１の、ＭＯＳＦＥ
Ｔを形成するに際して、通常のシリコンダれをホトエツ
チングすることなく、耐酸化性マスクでおおって選択酸
化することによシダート電極およびソース、ドレインコ
ンタクト電極を分離形成し、同時にこのポリシリコン層
からの固相拡散によシソース、ドレイン領域を形成する
。こうして第１のＭＯＳＦＥＴは、第１のポリシリコン
からなるダート電極およびソース、ドレインコンタクト
電極の間の領域をポリシリコン酸化物で埋めて表面をは
ｙ平坦化した形で形成される。そして第１のＭＯＳＦＥ
Ｔが形成された基板上に第２のポリシリコン層を堆積し
、これに第２のＭＯＳＦＥＴを形成する。
Ｔを形成するに際して、通常のシリコンダれをホトエツ
チングすることなく、耐酸化性マスクでおおって選択酸
化することによシダート電極およびソース、ドレインコ
ンタクト電極を分離形成し、同時にこのポリシリコン層
からの固相拡散によシソース、ドレイン領域を形成する
。こうして第１のＭＯＳＦＥＴは、第１のポリシリコン
からなるダート電極およびソース、ドレインコンタクト
電極の間の領域をポリシリコン酸化物で埋めて表面をは
ｙ平坦化した形で形成される。そして第１のＭＯＳＦＥ
Ｔが形成された基板上に第２のポリシリコン層を堆積し
、これに第２のＭＯＳＦＥＴを形成する。
また本発明は、上述の如く表面を平坦化して形成した第
１のＭＯＳＦＥＴ上にそのケ９−ト電極を共用して第２
のＭＯＳＦＥＴを作るに際して、第２のポリシリコン層
に裏面からの固相拡散を利用してセルファライン構造を
実現する。即ち、第２のＭＯＳＦＥＴを作るポリシリコ
ンを堆積する前に、第１のＭＯＳＦＥＴのｒ−ト電極と
ソース、ドレインコンタクト電極間のシリコ〉・酸化膜
を一部エッチングしてその四部に選択的に不純物含有層
を埋込んでおく。そして第１のＭＯＳＦＥＴのダート電
極表面にダート酸化膜を介して第２のポリシリコン層°
を堆積し、上記不純物含有層からの不純物を固相拡散さ
せて、第２のＭＯＳＦＥＴのソース、ドレイン領域のセ
ルファライン構造を得る。
１のＭＯＳＦＥＴ上にそのケ９−ト電極を共用して第２
のＭＯＳＦＥＴを作るに際して、第２のポリシリコン層
に裏面からの固相拡散を利用してセルファライン構造を
実現する。即ち、第２のＭＯＳＦＥＴを作るポリシリコ
ンを堆積する前に、第１のＭＯＳＦＥＴのｒ−ト電極と
ソース、ドレインコンタクト電極間のシリコ〉・酸化膜
を一部エッチングしてその四部に選択的に不純物含有層
を埋込んでおく。そして第１のＭＯＳＦＥＴのダート電
極表面にダート酸化膜を介して第２のポリシリコン層°
を堆積し、上記不純物含有層からの不純物を固相拡散さ
せて、第２のＭＯＳＦＥＴのソース、ドレイン領域のセ
ルファライン構造を得る。
本発明によれば、第１のＭＯＳＦＥＴのダート電極とな
る第１のポリシリコン層のホトエツチング工程はなく、
第１のポリシリコン層の選択酸化によシ、ゲート電極と
共にソース、ドレインにダイレクトコンタクトするポリ
シリコンからなるコンタクト電イ’Ｍおよびソース、ド
レイン領域が同時に形成されて、しかもこの第１のＭＯ
ＳＦＥＴの表面が平坦化されている。従ってこの上に第
２のＭＯＳＦＥＴを形成し、金属配線を配設する場合、
第１のＭＯＳＦＥＴのソース、ドレインに対しては基板
半導体層にまで達するコンタクトホールを形成する必要
は々く、金属配線の段差は従来に比べて小さくなシ、３
次元ＭＯ８集積回路の配線の段切れを確爽に防止するこ
とができる。
る第１のポリシリコン層のホトエツチング工程はなく、
第１のポリシリコン層の選択酸化によシ、ゲート電極と
共にソース、ドレインにダイレクトコンタクトするポリ
シリコンからなるコンタクト電イ’Ｍおよびソース、ド
レイン領域が同時に形成されて、しかもこの第１のＭＯ
ＳＦＥＴの表面が平坦化されている。従ってこの上に第
２のＭＯＳＦＥＴを形成し、金属配線を配設する場合、
第１のＭＯＳＦＥＴのソース、ドレインに対しては基板
半導体層にまで達するコンタクトホールを形成する必要
は々く、金属配線の段差は従来に比べて小さくなシ、３
次元ＭＯ８集積回路の配線の段切れを確爽に防止するこ
とができる。
また本発明によれば、上述した表ｍ１平坦化による信頼
性向上に加え１、第２のＭＯＳＦＥＴを裏面〔発明の実
施例〕 第１図（、）〜（ｇ）は本発明の一実施例の製造工程を
示す断面図である。ｎ型Ｓｉ基板１に選択酸化法等によ
シまずフィールド酸化膜２を形成する（’＝）。次いで
塩酸酸化法に５約１０００に酸化膜を形成し不要な部分
をエツチング除去してダート酸化膜３を形成する（ｂ）
。次に全面に５×１０ｃｒＩＬ程度のボロンを含む第１
のポリシリコン層４を約０．７μｍ堆積しくＣ）、続い
て塩酸酸化による約１５００′Ａの酸化膜５、その上に
ＣＶＤ法またはスパッタ法によるシリコン窒化膜６を積
層形成する（ｄ）。そしてこの窒化膜６と酸化膜５の積
層膜をゲート電極領域およびソース、ドレインコンタク
ト電極領域に残すようにパターニングし、残された積層
ＰＭをマスクとして高圧酸化法（９１ｃｇ 。
性向上に加え１、第２のＭＯＳＦＥＴを裏面〔発明の実
施例〕 第１図（、）〜（ｇ）は本発明の一実施例の製造工程を
示す断面図である。ｎ型Ｓｉ基板１に選択酸化法等によ
シまずフィールド酸化膜２を形成する（’＝）。次いで
塩酸酸化法に５約１０００に酸化膜を形成し不要な部分
をエツチング除去してダート酸化膜３を形成する（ｂ）
。次に全面に５×１０ｃｒＩＬ程度のボロンを含む第１
のポリシリコン層４を約０．７μｍ堆積しくＣ）、続い
て塩酸酸化による約１５００′Ａの酸化膜５、その上に
ＣＶＤ法またはスパッタ法によるシリコン窒化膜６を積
層形成する（ｄ）。そしてこの窒化膜６と酸化膜５の積
層膜をゲート電極領域およびソース、ドレインコンタク
ト電極領域に残すようにパターニングし、残された積層
ＰＭをマスクとして高圧酸化法（９１ｃｇ 。
６００°Ｃ）によシ選択酸化し、ポリシリコン層４をそ
の厚み方向について全て酸化膜７に変換して、ｒ−）ｉ
極４１、ソースコンタクト電極４□およびドレインコン
タクト電極４３をそれぞれ分離形成する（Ｃ）。このと
き、窒化膜６と酸化膜５の積層膜からなるマスクツやタ
ーンは、第２図に破線で示したように、ダート電極領域
については最後の電極取出しを考慮してフィールド領域
にまで十分ケ９−ト電極を延在させるよう力・ククーン
とする。この工程でポリシリコン層４に含まれていたボ
ロンが基板１に拡散されてソース領域８、ドレイン領域
９が同時に形成される。なお、この選択酸化により埋込
まれた酸化膜７の表面の盛ｐ上がりが大きい場合には、
酸化膜エツチングによ、！７表面の平坦化を行うことが
望ましい。この工程は、例えば酸化膜７と同程度のエツ
チング速度をもつレジスト等の流動性物質膜を塗布して
表面を平坦化した後、ドライエツチング法によシ、この
流動性物質膜とその下の酸化膜７を蟹化膜６が露出する
まで均一エツチングするか、もう少し簡単に窒化膜６を
マスクとして酸化膜７の表面を若干化学エツチングする
ことで行われる。
の厚み方向について全て酸化膜７に変換して、ｒ−）ｉ
極４１、ソースコンタクト電極４□およびドレインコン
タクト電極４３をそれぞれ分離形成する（Ｃ）。このと
き、窒化膜６と酸化膜５の積層膜からなるマスクツやタ
ーンは、第２図に破線で示したように、ダート電極領域
については最後の電極取出しを考慮してフィールド領域
にまで十分ケ９−ト電極を延在させるよう力・ククーン
とする。この工程でポリシリコン層４に含まれていたボ
ロンが基板１に拡散されてソース領域８、ドレイン領域
９が同時に形成される。なお、この選択酸化により埋込
まれた酸化膜７の表面の盛ｐ上がりが大きい場合には、
酸化膜エツチングによ、！７表面の平坦化を行うことが
望ましい。この工程は、例えば酸化膜７と同程度のエツ
チング速度をもつレジスト等の流動性物質膜を塗布して
表面を平坦化した後、ドライエツチング法によシ、この
流動性物質膜とその下の酸化膜７を蟹化膜６が露出する
まで均一エツチングするか、もう少し簡単に窒化膜６を
マスクとして酸化膜７の表面を若干化学エツチングする
ことで行われる。
こうして表面が略平坦々第１のＭＯＳＦＥＴであるｐチ
ャネルＭＯ８ＦＥＴが得られる。この後、蟹化膜６をエ
ツチング除去し、酸化ｍ５をそのまま第２のＭＯＳＦＥ
Ｔのダート酸化膜として用いるべく残した状態で、６２
０℃の低圧ＣＶＤ法によシ約０．６μｍの第２のポリシ
リコン層１０を堆積する（ｆ）。このポリシリコン層１
０には、ボロンを１〜５×１０１６ｃＩｃ３イオジ注入
シ、ＣＷＡ ｒ ｖ −−ｙ＊ポリシリコン層１０を
エツチング除去し、全面にリンとホウ素を含有した酸化
膜即ちＢＰＳＧ膜１３全１３Ｄ法によｌ） ０．５〜０
．８ ｔｔｍ堆積し、これにコンタクトホールをあけた
後加熱処理して表・面をなだらかにして、例えばＡｔ膜
の蒸着、エツチングによシミ極配線１４１〜１４３を形
成して０ＭＯ８ＦＥＴを完成する（ｇ）。
ャネルＭＯ８ＦＥＴが得られる。この後、蟹化膜６をエ
ツチング除去し、酸化ｍ５をそのまま第２のＭＯＳＦＥ
Ｔのダート酸化膜として用いるべく残した状態で、６２
０℃の低圧ＣＶＤ法によシ約０．６μｍの第２のポリシ
リコン層１０を堆積する（ｆ）。このポリシリコン層１
０には、ボロンを１〜５×１０１６ｃＩｃ３イオジ注入
シ、ＣＷＡ ｒ ｖ −−ｙ＊ポリシリコン層１０を
エツチング除去し、全面にリンとホウ素を含有した酸化
膜即ちＢＰＳＧ膜１３全１３Ｄ法によｌ） ０．５〜０
．８ ｔｔｍ堆積し、これにコンタクトホールをあけた
後加熱処理して表・面をなだらかにして、例えばＡｔ膜
の蒸着、エツチングによシミ極配線１４１〜１４３を形
成して０ＭＯ８ＦＥＴを完成する（ｇ）。
この実施例による０ＭＯ８ＦＥＴの特性は次のとおシで
ある。まず第１のＭＯＳＦＥＴである基板側のｐチャネ
ルＭＯ８ＦＥＴは、基板濃度１×１０ Ｃｒ／Ｌ １ダ
ートｐ化膜厚１０００＾、チャネル幅Ｗとチャネル長り
の比がＷ／Ｌ＝２０７８のとき、しきい値はｖＴコニ−
６ｖ１局在準位密度はＱＳＳ夕５×１０ αである。第
２のＭＯＳＦＥＴである第２のポリシリコｙ（ｌ＋Ｕの
ｎチャネルＭＯ３ＦＥＴは、ポリシリコンの濃６ −３ 度２ｘｌＯｃｒｎ ％ダート酸化膜厚１５００久、チ
ャネル幅Ｗとチャネル長りの比がＷ／Ｌ＝１６／８のと
き、しきい値はｖＴ二十２．ＯＶ、局在準位密度は°Ｑ
、−５×１０ｃＩＩＬ である。この０ＭＯ８ＦＥＴ
の特性を第３図に示した。こうしてこの実施例によれば
、ポリシリコン側の第２のＭＯＳＦＥＴについても局在
基金密度が比較的小さく、しきい値制御が容易になって
いる。これは第２のＭＯＳＦＥＴ のダート酸化膜が第
１のＭＯＳＦＥＴのダート電極と々る第１のポリシリコ
ン層４を堆積した後、ただちにその全面酸化を行って更
に窒化膜６でおおうという工程をとることにより不純物
汚染から免かれ、ｒ−）酸化膜の膜質が良好々ものとな
ることによる。またこれによ沙、第２のＭＯＳＦＥＴの
動作速度も改善される。
ある。まず第１のＭＯＳＦＥＴである基板側のｐチャネ
ルＭＯ８ＦＥＴは、基板濃度１×１０ Ｃｒ／Ｌ １ダ
ートｐ化膜厚１０００＾、チャネル幅Ｗとチャネル長り
の比がＷ／Ｌ＝２０７８のとき、しきい値はｖＴコニ−
６ｖ１局在準位密度はＱＳＳ夕５×１０ αである。第
２のＭＯＳＦＥＴである第２のポリシリコｙ（ｌ＋Ｕの
ｎチャネルＭＯ３ＦＥＴは、ポリシリコンの濃６ −３ 度２ｘｌＯｃｒｎ ％ダート酸化膜厚１５００久、チ
ャネル幅Ｗとチャネル長りの比がＷ／Ｌ＝１６／８のと
き、しきい値はｖＴ二十２．ＯＶ、局在準位密度は°Ｑ
、−５×１０ｃＩＩＬ である。この０ＭＯ８ＦＥＴ
の特性を第３図に示した。こうしてこの実施例によれば
、ポリシリコン側の第２のＭＯＳＦＥＴについても局在
基金密度が比較的小さく、しきい値制御が容易になって
いる。これは第２のＭＯＳＦＥＴ のダート酸化膜が第
１のＭＯＳＦＥＴのダート電極と々る第１のポリシリコ
ン層４を堆積した後、ただちにその全面酸化を行って更
に窒化膜６でおおうという工程をとることにより不純物
汚染から免かれ、ｒ−）酸化膜の膜質が良好々ものとな
ることによる。またこれによ沙、第２のＭＯＳＦＥＴの
動作速度も改善される。
Ｓそしてこの実施例によれば、基板側の第１のＭＯＳＦ
ＥＴが表面が平坦な状態で形成され、またこの上に第２
のＭＯＳＦＥＴを積層形成した後の電極取出しは、第１
のＭＯＳＦＥＴについては第１のポリシリコン層による
ソース、ドレインコンタクト電極４２．４３がそのまま
取出し電極の一部となるため、金属配線の段差が従来に
比べて小さく、従って配線の段切れが確実に防止される
。この結果、３次元ＭＯ８集積回路の信頼性向上、歩留
シ向上が図られる。
ＥＴが表面が平坦な状態で形成され、またこの上に第２
のＭＯＳＦＥＴを積層形成した後の電極取出しは、第１
のＭＯＳＦＥＴについては第１のポリシリコン層による
ソース、ドレインコンタクト電極４２．４３がそのまま
取出し電極の一部となるため、金属配線の段差が従来に
比べて小さく、従って配線の段切れが確実に防止される
。この結果、３次元ＭＯ８集積回路の信頼性向上、歩留
シ向上が図られる。
々お、実施例では、ダート電極を共用した縦型ＣＭＯ８
の場合を説明したが、本発明はこれに限られるものでは
ない。例えば第２のポリシリコン層に形成されるＭＯＳ
ＦＥＴは、ｇｌのＭＯＳＦＥＴ のダート電極直上で
なければ、ダート電極を表面側に設ける通常の形でおっ
てもよい。またその場合、第１．第２のＭＯＳＦＥＴの
導電チャネルはｐ。
の場合を説明したが、本発明はこれに限られるものでは
ない。例えば第２のポリシリコン層に形成されるＭＯＳ
ＦＥＴは、ｇｌのＭＯＳＦＥＴ のダート電極直上で
なければ、ダート電極を表面側に設ける通常の形でおっ
てもよい。またその場合、第１．第２のＭＯＳＦＥＴの
導電チャネルはｐ。
ｎいずれでもよい。
次に、上記実施例と同様の表面平坦化に加え、第２のＭ
ＯＳＦＥＴのソース、ドレイン領域を裏面からの固相拡
散を利用してケゝ−ト領域にセルファラインさせて形成
するようにした本発明の実施例につき、第４図（ａ）〜
（ｊ）を参照して説明する。
ＯＳＦＥＴのソース、ドレイン領域を裏面からの固相拡
散を利用してケゝ−ト領域にセルファラインさせて形成
するようにした本発明の実施例につき、第４図（ａ）〜
（ｊ）を参照して説明する。
第１図（ａ）〜（ｇ）と相対応する部分にはこれと同一
符号を利して詳細な説明は省く。第４図（、）〜（、）
までの工程は第１図（、）〜（、）と同じである。第１
のＭＯＳＦＥＴであるｐチャネルＭＯ８ＦＥＴ ′ｆ：
、第１のポリシリコン層４の選択酸化によりｒ−ト電極
４１、ソースコンタクト電極４２およびドレインコンタ
クト電極４３を形成してその間を酸化膜７で埋め込んで
平坦に形成した後、本実施例では、窒化膜６をマスクと
して酸化Ｂｋ ７を一部エッチングして四部２ノを形成
する＜ｆ）。この四部２１には、次に形成される第２の
ポリシリコンからなる第２のＭＯＳＦＥＴのソース、ド
レインその他の配線層に対する不純物拡散源となる不純
物含有層を平坦に埋込む。即ち、ダート電極４１、ソー
スコンタクト電極４２およびドレインコンタクト電極４
３の露出した側面を酸化した後、例えばヒ素とリンを１
＝２０の原子比でＩ Ｘ １０２０Ｃｒ／Ｌ’−３ドー
ゾした不純物ドーゾ酸化膜２２を高層塗布して表面平坦
化を行う（ｇ）。そしてこのレジレト膜２３とその下の
不純物ドーゾ酸化膜２２をドライエツチング法で窒化膜
６が露出するまモ均一エッチングし、その後窒化膜６を
除去する（ｈ）。この後、先の実施例と同様に全面に第
２のポリシリコン層１０を堆積する（ｉ）。そしてこの
第２のポリシリコン層１０にポロンイオン注入とレーザ
アニール等による再結晶化処理を施し、不純物ドーグ酸
化膜２２からの固相拡散によってソース領域１１、ドレ
イン領域１２その他必要な配線領域を形成し、この第２
のポリシリコン層１０をパターニングして最後にＢＰＳ
Ｇ膜１３で全面被覆してコンタクトホールをあけ、Ａｔ
膜による電極配線１４１〜１４３を形成してＣＭＯＳＦ
ＥＴを完成する（ｊ）。
符号を利して詳細な説明は省く。第４図（、）〜（、）
までの工程は第１図（、）〜（、）と同じである。第１
のＭＯＳＦＥＴであるｐチャネルＭＯ８ＦＥＴ ′ｆ：
、第１のポリシリコン層４の選択酸化によりｒ−ト電極
４１、ソースコンタクト電極４２およびドレインコンタ
クト電極４３を形成してその間を酸化膜７で埋め込んで
平坦に形成した後、本実施例では、窒化膜６をマスクと
して酸化Ｂｋ ７を一部エッチングして四部２ノを形成
する＜ｆ）。この四部２１には、次に形成される第２の
ポリシリコンからなる第２のＭＯＳＦＥＴのソース、ド
レインその他の配線層に対する不純物拡散源となる不純
物含有層を平坦に埋込む。即ち、ダート電極４１、ソー
スコンタクト電極４２およびドレインコンタクト電極４
３の露出した側面を酸化した後、例えばヒ素とリンを１
＝２０の原子比でＩ Ｘ １０２０Ｃｒ／Ｌ’−３ドー
ゾした不純物ドーゾ酸化膜２２を高層塗布して表面平坦
化を行う（ｇ）。そしてこのレジレト膜２３とその下の
不純物ドーゾ酸化膜２２をドライエツチング法で窒化膜
６が露出するまモ均一エッチングし、その後窒化膜６を
除去する（ｈ）。この後、先の実施例と同様に全面に第
２のポリシリコン層１０を堆積する（ｉ）。そしてこの
第２のポリシリコン層１０にポロンイオン注入とレーザ
アニール等による再結晶化処理を施し、不純物ドーグ酸
化膜２２からの固相拡散によってソース領域１１、ドレ
イン領域１２その他必要な配線領域を形成し、この第２
のポリシリコン層１０をパターニングして最後にＢＰＳ
Ｇ膜１３で全面被覆してコンタクトホールをあけ、Ａｔ
膜による電極配線１４１〜１４３を形成してＣＭＯＳＦ
ＥＴを完成する（ｊ）。
この実施例によれば、先の発明と同様の効果が得られる
のみならず、第２のＭＯＳＦＥＴとして、ダート電極が
半導体層の下にあるにも拘らずセルファライン構造が得
られ、ダート浮遊容量の減少によシ一層の高速動作が可
能となる。
のみならず、第２のＭＯＳＦＥＴとして、ダート電極が
半導体層の下にあるにも拘らずセルファライン構造が得
られ、ダート浮遊容量の減少によシ一層の高速動作が可
能となる。
る。
１・・・Ｓｔ基板、２・・・フィールド酸化膜、３ ・
ダート酸化膜、４・・・第１のポリシリコンルｉ、４ト
ゲート電極、４□・・・ソースコンタクト電極、４２・
ドレインコンタクト１ｊ；、 （４４，５・ シリコ
ン酸化膜（ダート酸化膜）、６・・・シリコン蟹化膜（
耐酸化性マスク）、８・・・ソース領域、９・・・ドレ
イン領域、ｌθ・・・ａ３２のポリシリコン屑、１１・
・・ソース領域、１２・・・ドレイン領域、１３ＢＰＳ
Ｇ膜、１４１〜１４３ ・Ａｔ電極配線、２１・・凹部
、２２・・・不純物ドープ酸化膜、２３ ・レジスト膜
。
ダート酸化膜、４・・・第１のポリシリコンルｉ、４ト
ゲート電極、４□・・・ソースコンタクト電極、４２・
ドレインコンタクト１ｊ；、 （４４，５・ シリコ
ン酸化膜（ダート酸化膜）、６・・・シリコン蟹化膜（
耐酸化性マスク）、８・・・ソース領域、９・・・ドレ
イン領域、ｌθ・・・ａ３２のポリシリコン屑、１１・
・・ソース領域、１２・・・ドレイン領域、１３ＢＰＳ
Ｇ膜、１４１〜１４３ ・Ａｔ電極配線、２１・・凹部
、２２・・・不純物ドープ酸化膜、２３ ・レジスト膜
。
出願人 工業技術院長 石 坂 誠 −第４図
第４図
Claims (9)
- （１）基板半導体層に第１のＭＯＳＦＥＴを形成し、こ
の上に半導体層を堆積して第２のＭＯＳＦＥＴ を積
層形成する方法において、前記第１のＭＯＳＦＥＴの形
成工程は、基板半導体層にフィールド酸化膜を形成する
工程と、この基板半導体層の素子形成領域に選択的にダ
ート酸化膜を形成した後全面に不純物を含有した第１の
ポリシリコン層を堆積する工程と、この第１のポリシリ
コン層の表面を選択的に耐酸化性マスクでおおい熱酸化
を行ってダート電極およびソース、ドレインコンタクト
電極を分離形成すると同時に第１のポリシリコン層の不
純物を基板半導体層に拡散させてソース、ドレイン領域
を形成する工程とを備え、前記第２のＭＯＳＦＥＴは第
１のＭＯＳＦＥＴ上に堆積した第２のポリシリコン層に
形成することを特徴とする半導体装置の製造方法。 - （２）前記耐酸化性マスクは、第１のポリシリコン層表
面を酸化して得られたシリコン酸化膜とこの土に堆積し
たシリコン窒化膜の積層膜をパターニングしたものであ
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （３） 前記熱酸化によシダート電極およびソース、
ドレインコンタクト電極を分離形成した後、その分離領
域の酸化膜表面を一部エッチングして表面を平坦化する
工程を含む特許請求の範囲第１項記載の半導体装置の製
造方法。 - （４） 前記第２のポリシリコン層はアニールによる
Ｆ３結晶化処理が行われる特許請求の範囲第１項記載の
半導体装置の製造方法。 - （５） 前記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥ
Ｔはダート電極を共用した相補型ＭＯ８ＦＥＴ ｃある
特許請求の範囲第１項記載の半導体装置の製造方法。 - （６）基板半導体層に第１のＭＯＳＦＥＴを形成し、こ
の上に半導体層を堆積しで第２のＭＯＳＦＥＴ ｆ：積
層形成する方法において、前記第１のＭＯＳＦＥＴの形
成工程は、基板半導体層にフィールド酸化膜を形成する
工程と、この基板牛導体層の素子形成領域に選択的にダ
ート酸化膜を形成した後全面に不純物を含有した第１の
ポリシリコン層を堆積する工程と、この第１のポリシリ
コン層の表面を選択的に耐酸化性マスクでおおい熱酸化
を行って１” −） ％、極およびソース、ドレインコ
ンタクト電極を分離形成すると同時に第１のポリシリコ
ン層の不純物を拡散させてソース２、ドレイン領域を形
成する工程とを備え、前記第２のＭＯＳＦＥＴの形成工
程は、少くとも前記第１のＭＯＳＦＥＴのダート電極と
ソース、ドレインコンタクト電極の間の酸化膜を一部エ
ッチングして四部を形成しこの凹部に選択的に不純物含
有層を平坦に埋込む工程と、この後第２のポリシリコン
層を堆積する工程と、この第２のポリシリコン層に前記
不純物含有層の不純物を拡散させてソース、ドレイン領
域を形成する工程とを備えまたことを特徴とする半導体
装置の製造方法。 - （７） 前記耐酸化性マスクは、第１のポリシリコン
層表面を酸化して得られたシリコン酸化膜とこの上に堆
積した／リコン窒化膜の積層膜をパターニングしたもの
である特許請求の範囲第６項記載の半導体装置の製造方
法。 - （８） 前記ダート電極とソース、ドレインコンタク
ト電極間に形成した四部に不純物含有層を選択的に埋込
む工程は、全面に不純物ドープ酸化膜を堆積した後その
表面を流動性物質膜によシ平坦化し、これら流動性物質
膜と不純物ドーグ酸化膜に対してエツチング速度の等し
い条件で均一にドライエツチングするものである特許請
求の範囲第６項記載の半導体装置の製造方法。 - （９） 前記第２のポリシリコン層はアニールにＭＯ
ＳＦＥＴのゲート酸化膜は第１のＭＯＳＦＥＴのダート
電極表面を酸化して得られたものであって、この上に前
記第２のポリシリコン層を堆積し、前記不純物含有層か
らの不純物拡散によシ第２のＭＯＳＦＥＴのソース、ド
レイン領域をダート領域に自己整合させて形成するよう
にした特許請求の範囲第６項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183693A JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183693A JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5974673A true JPS5974673A (ja) | 1984-04-27 |
| JPH0212030B2 JPH0212030B2 (ja) | 1990-03-16 |
Family
ID=16140283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183693A Granted JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179567A (ja) * | 1984-09-28 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 自己整合積層ｃｍｏｓ構造の製造方法 |
| JPS62104071A (ja) * | 1985-08-05 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直方向に集積した半導体装置を形成する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS51433A (en) * | 1974-06-21 | 1976-01-06 | Ueyama Jitsugyo Kk | Gorufurenshujono boorukaishusochi |
| JPS5785262A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of metal oxide semiconductor type semiconductor device |
-
1982
- 1982-10-21 JP JP57183693A patent/JPS5974673A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS51433A (en) * | 1974-06-21 | 1976-01-06 | Ueyama Jitsugyo Kk | Gorufurenshujono boorukaishusochi |
| JPS5785262A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of metal oxide semiconductor type semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179567A (ja) * | 1984-09-28 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 自己整合積層ｃｍｏｓ構造の製造方法 |
| JPS62104071A (ja) * | 1985-08-05 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直方向に集積した半導体装置を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212030B2 (ja) | 1990-03-16 |
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