JPS5974673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5974673A JPS5974673A JP57183693A JP18369382A JPS5974673A JP S5974673 A JPS5974673 A JP S5974673A JP 57183693 A JP57183693 A JP 57183693A JP 18369382 A JP18369382 A JP 18369382A JP S5974673 A JPS5974673 A JP S5974673A
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- Japan
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- mosfet
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- oxide film
- forming
- polysilicon layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係シ、特にMOSFE
Tを基板上に3次元的に積層形成する方法に関する。
Tを基板上に3次元的に積層形成する方法に関する。
最近、ポリシリコン膜を用い、これにレーザ。
電子線、熱等によるアニール処理を施して結晶成長を促
進し、こうして再結晶化したポリシリコン膜に半導体素
子を形成する技術が注目されている。この技術を利用す
れば、3次元的に半導体素子を集積形成することが可能
である。
進し、こうして再結晶化したポリシリコン膜に半導体素
子を形成する技術が注目されている。この技術を利用す
れば、3次元的に半導体素子を集積形成することが可能
である。
具体例を挙げれば、単結晶シリコン基板にpチャネルM
O8FETを形成し、この上に積層したレーザアニール
による再結晶化ポリシリコン層にr−)共通のnチャネ
ルMO8FETを形成した相補型MO8FET (以下
CMO8FET )を製作し、その特性値として、pチ
ャネル側がしきい値−2,2V、表面移動度180 c
rtt2/V−8、表面電荷1,6 x IQ”m−2
、n′チャネル側がしきい値2.IV、表面移動度16
0I2/v−8が得られたことが報告されている(19
80年、J、F、Gibbons & K、F、Lee
)。
O8FETを形成し、この上に積層したレーザアニール
による再結晶化ポリシリコン層にr−)共通のnチャネ
ルMO8FETを形成した相補型MO8FET (以下
CMO8FET )を製作し、その特性値として、pチ
ャネル側がしきい値−2,2V、表面移動度180 c
rtt2/V−8、表面電荷1,6 x IQ”m−2
、n′チャネル側がしきい値2.IV、表面移動度16
0I2/v−8が得られたことが報告されている(19
80年、J、F、Gibbons & K、F、Lee
)。
同様の縦型CMO8の実用性については、G、 T、G
oeloeらやJ、P、CoCo11nらによっても1
981年IEDMにおいて報告されている。
oeloeらやJ、P、CoCo11nらによっても1
981年IEDMにおいて報告されている。
単結晶シリコ′ン基板や絶縁体基板上にポリシリコン層
を積層し、多層に半導体素子を集積形成する場合に、プ
ロセス上基本的に重要なことば、ポトエングレービング
工程を少なくするこ□′と、各工程で表面をできるだけ
平坦化すること、配線の段差を少なくすること等である
。この点、従来報告されている縦型CMO8は段差が大
きく、素子平坦化も考慮されておらず、亮密度集積化し
たときの信頼性、歩留シに大きな問題を残している。
を積層し、多層に半導体素子を集積形成する場合に、プ
ロセス上基本的に重要なことば、ポトエングレービング
工程を少なくするこ□′と、各工程で表面をできるだけ
平坦化すること、配線の段差を少なくすること等である
。この点、従来報告されている縦型CMO8は段差が大
きく、素子平坦化も考慮されておらず、亮密度集積化し
たときの信頼性、歩留シに大きな問題を残している。
また縦型CMO8を作る場合、前述のようにダート電極
を共通にして上部MO8FETはりゝ−1・電極上にゲ
ートy化膜を介してポリシリコン層が堆石゛1された形
となる。これは、上部MO8FETをポリシリコン層表
面に下部MO3FETのケ9−ト電極とは別にダート電
極を設ける構造にすると、上部MO8FETに下部MO
8FETのダート電極によるパックダート・バイアスが
かかるためである。ところが、このようなダート電極共
通の積層構造とすると、上部MO8FETはダート酸化
工程後にポリシリコン堆積工程があるため、ダート酸化
膜−ポリシリコン層界面における局在準位密度が5 X
10”〜lXl0 Cm 程度と下部MO8FET
でのそれに比在する不純物が上部MO8FETのダート
酸化工程で槍のダート酸化膜にとシ込まれるためである
。
を共通にして上部MO8FETはりゝ−1・電極上にゲ
ートy化膜を介してポリシリコン層が堆石゛1された形
となる。これは、上部MO8FETをポリシリコン層表
面に下部MO3FETのケ9−ト電極とは別にダート電
極を設ける構造にすると、上部MO8FETに下部MO
8FETのダート電極によるパックダート・バイアスが
かかるためである。ところが、このようなダート電極共
通の積層構造とすると、上部MO8FETはダート酸化
工程後にポリシリコン堆積工程があるため、ダート酸化
膜−ポリシリコン層界面における局在準位密度が5 X
10”〜lXl0 Cm 程度と下部MO8FET
でのそれに比在する不純物が上部MO8FETのダート
酸化工程で槍のダート酸化膜にとシ込まれるためである
。
このため上部MO8FETのしきい値制御が難しくな坑
。また、この構造では、上部MO8FETはダート電極
が半導体層の下にあるため、下部MO8FETのように
通常のンリコンケ9−トグロセスにおける自己整合(セ
ルファライン)技術をそのまま適用することができない
。
。また、この構造では、上部MO8FETはダート電極
が半導体層の下にあるため、下部MO8FETのように
通常のンリコンケ9−トグロセスにおける自己整合(セ
ルファライン)技術をそのまま適用することができない
。
本発明の目的は、基板半導体層およびこの上に堆積され
たポリシリコン層にそれぞれMOSFETを集積形成す
るに際して、ホトエツチング工程を最小限に抑え、かつ
表面平坦化を図って配線の段切れを防止し、もって3次
元MO8築積回路のイ8頼性向上、歩留′り向上を図る
ことにある。
たポリシリコン層にそれぞれMOSFETを集積形成す
るに際して、ホトエツチング工程を最小限に抑え、かつ
表面平坦化を図って配線の段切れを防止し、もって3次
元MO8築積回路のイ8頼性向上、歩留′り向上を図る
ことにある。
本発明の他の目的は、基板半導体層のMOSFETのケ
ゞ−ト電極を上部MO8FETのダートTg、極として
共用して3次元MO8集積回路を作る場合に、上述した
表面平坦化と同時に、上部MO8FETについてセルフ
ァライン技術を適用して性能向上を図ることにある。
ゞ−ト電極を上部MO8FETのダートTg、極として
共用して3次元MO8集積回路を作る場合に、上述した
表面平坦化と同時に、上部MO8FETについてセルフ
ァライン技術を適用して性能向上を図ることにある。
本発明に赴いては、基板半導体層に第1の、MOSFE
Tを形成するに際して、通常のシリコンダれをホトエツ
チングすることなく、耐酸化性マスクでおおって選択酸
化することによシダート電極およびソース、ドレインコ
ンタクト電極を分離形成し、同時にこのポリシリコン層
からの固相拡散によシソース、ドレイン領域を形成する
。こうして第1のMOSFETは、第1のポリシリコン
からなるダート電極およびソース、ドレインコンタクト
電極の間の領域をポリシリコン酸化物で埋めて表面をは
y平坦化した形で形成される。そして第1のMOSFE
Tが形成された基板上に第2のポリシリコン層を堆積し
、これに第2のMOSFETを形成する。
Tを形成するに際して、通常のシリコンダれをホトエツ
チングすることなく、耐酸化性マスクでおおって選択酸
化することによシダート電極およびソース、ドレインコ
ンタクト電極を分離形成し、同時にこのポリシリコン層
からの固相拡散によシソース、ドレイン領域を形成する
。こうして第1のMOSFETは、第1のポリシリコン
からなるダート電極およびソース、ドレインコンタクト
電極の間の領域をポリシリコン酸化物で埋めて表面をは
y平坦化した形で形成される。そして第1のMOSFE
Tが形成された基板上に第2のポリシリコン層を堆積し
、これに第2のMOSFETを形成する。
また本発明は、上述の如く表面を平坦化して形成した第
1のMOSFET上にそのケ9−ト電極を共用して第2
のMOSFETを作るに際して、第2のポリシリコン層
に裏面からの固相拡散を利用してセルファライン構造を
実現する。即ち、第2のMOSFETを作るポリシリコ
ンを堆積する前に、第1のMOSFETのr−ト電極と
ソース、ドレインコンタクト電極間のシリコ〉・酸化膜
を一部エッチングしてその四部に選択的に不純物含有層
を埋込んでおく。そして第1のMOSFETのダート電
極表面にダート酸化膜を介して第2のポリシリコン層°
を堆積し、上記不純物含有層からの不純物を固相拡散さ
せて、第2のMOSFETのソース、ドレイン領域のセ
ルファライン構造を得る。
1のMOSFET上にそのケ9−ト電極を共用して第2
のMOSFETを作るに際して、第2のポリシリコン層
に裏面からの固相拡散を利用してセルファライン構造を
実現する。即ち、第2のMOSFETを作るポリシリコ
ンを堆積する前に、第1のMOSFETのr−ト電極と
ソース、ドレインコンタクト電極間のシリコ〉・酸化膜
を一部エッチングしてその四部に選択的に不純物含有層
を埋込んでおく。そして第1のMOSFETのダート電
極表面にダート酸化膜を介して第2のポリシリコン層°
を堆積し、上記不純物含有層からの不純物を固相拡散さ
せて、第2のMOSFETのソース、ドレイン領域のセ
ルファライン構造を得る。
本発明によれば、第1のMOSFETのダート電極とな
る第1のポリシリコン層のホトエツチング工程はなく、
第1のポリシリコン層の選択酸化によシ、ゲート電極と
共にソース、ドレインにダイレクトコンタクトするポリ
シリコンからなるコンタクト電イ’Mおよびソース、ド
レイン領域が同時に形成されて、しかもこの第1のMO
SFETの表面が平坦化されている。従ってこの上に第
2のMOSFETを形成し、金属配線を配設する場合、
第1のMOSFETのソース、ドレインに対しては基板
半導体層にまで達するコンタクトホールを形成する必要
は々く、金属配線の段差は従来に比べて小さくなシ、3
次元MO8集積回路の配線の段切れを確爽に防止するこ
とができる。
る第1のポリシリコン層のホトエツチング工程はなく、
第1のポリシリコン層の選択酸化によシ、ゲート電極と
共にソース、ドレインにダイレクトコンタクトするポリ
シリコンからなるコンタクト電イ’Mおよびソース、ド
レイン領域が同時に形成されて、しかもこの第1のMO
SFETの表面が平坦化されている。従ってこの上に第
2のMOSFETを形成し、金属配線を配設する場合、
第1のMOSFETのソース、ドレインに対しては基板
半導体層にまで達するコンタクトホールを形成する必要
は々く、金属配線の段差は従来に比べて小さくなシ、3
次元MO8集積回路の配線の段切れを確爽に防止するこ
とができる。
また本発明によれば、上述した表m1平坦化による信頼
性向上に加え1、第2のMOSFETを裏面〔発明の実
施例〕 第1図(、)〜(g)は本発明の一実施例の製造工程を
示す断面図である。n型Si基板1に選択酸化法等によ
シまずフィールド酸化膜2を形成する(’=)。次いで
塩酸酸化法に5約1000に酸化膜を形成し不要な部分
をエツチング除去してダート酸化膜3を形成する(b)
。次に全面に5×10crIL程度のボロンを含む第1
のポリシリコン層4を約0.7μm堆積しくC)、続い
て塩酸酸化による約1500′Aの酸化膜5、その上に
CVD法またはスパッタ法によるシリコン窒化膜6を積
層形成する(d)。そしてこの窒化膜6と酸化膜5の積
層膜をゲート電極領域およびソース、ドレインコンタク
ト電極領域に残すようにパターニングし、残された積層
PMをマスクとして高圧酸化法(91cg 。
性向上に加え1、第2のMOSFETを裏面〔発明の実
施例〕 第1図(、)〜(g)は本発明の一実施例の製造工程を
示す断面図である。n型Si基板1に選択酸化法等によ
シまずフィールド酸化膜2を形成する(’=)。次いで
塩酸酸化法に5約1000に酸化膜を形成し不要な部分
をエツチング除去してダート酸化膜3を形成する(b)
。次に全面に5×10crIL程度のボロンを含む第1
のポリシリコン層4を約0.7μm堆積しくC)、続い
て塩酸酸化による約1500′Aの酸化膜5、その上に
CVD法またはスパッタ法によるシリコン窒化膜6を積
層形成する(d)。そしてこの窒化膜6と酸化膜5の積
層膜をゲート電極領域およびソース、ドレインコンタク
ト電極領域に残すようにパターニングし、残された積層
PMをマスクとして高圧酸化法(91cg 。
600°C)によシ選択酸化し、ポリシリコン層4をそ
の厚み方向について全て酸化膜7に変換して、r−)i
極41、ソースコンタクト電極4□およびドレインコン
タクト電極43をそれぞれ分離形成する(C)。このと
き、窒化膜6と酸化膜5の積層膜からなるマスクツやタ
ーンは、第2図に破線で示したように、ダート電極領域
については最後の電極取出しを考慮してフィールド領域
にまで十分ケ9−ト電極を延在させるよう力・ククーン
とする。この工程でポリシリコン層4に含まれていたボ
ロンが基板1に拡散されてソース領域8、ドレイン領域
9が同時に形成される。なお、この選択酸化により埋込
まれた酸化膜7の表面の盛p上がりが大きい場合には、
酸化膜エツチングによ、!7表面の平坦化を行うことが
望ましい。この工程は、例えば酸化膜7と同程度のエツ
チング速度をもつレジスト等の流動性物質膜を塗布して
表面を平坦化した後、ドライエツチング法によシ、この
流動性物質膜とその下の酸化膜7を蟹化膜6が露出する
まで均一エツチングするか、もう少し簡単に窒化膜6を
マスクとして酸化膜7の表面を若干化学エツチングする
ことで行われる。
の厚み方向について全て酸化膜7に変換して、r−)i
極41、ソースコンタクト電極4□およびドレインコン
タクト電極43をそれぞれ分離形成する(C)。このと
き、窒化膜6と酸化膜5の積層膜からなるマスクツやタ
ーンは、第2図に破線で示したように、ダート電極領域
については最後の電極取出しを考慮してフィールド領域
にまで十分ケ9−ト電極を延在させるよう力・ククーン
とする。この工程でポリシリコン層4に含まれていたボ
ロンが基板1に拡散されてソース領域8、ドレイン領域
9が同時に形成される。なお、この選択酸化により埋込
まれた酸化膜7の表面の盛p上がりが大きい場合には、
酸化膜エツチングによ、!7表面の平坦化を行うことが
望ましい。この工程は、例えば酸化膜7と同程度のエツ
チング速度をもつレジスト等の流動性物質膜を塗布して
表面を平坦化した後、ドライエツチング法によシ、この
流動性物質膜とその下の酸化膜7を蟹化膜6が露出する
まで均一エツチングするか、もう少し簡単に窒化膜6を
マスクとして酸化膜7の表面を若干化学エツチングする
ことで行われる。
こうして表面が略平坦々第1のMOSFETであるpチ
ャネルMO8FETが得られる。この後、蟹化膜6をエ
ツチング除去し、酸化m5をそのまま第2のMOSFE
Tのダート酸化膜として用いるべく残した状態で、62
0℃の低圧CVD法によシ約0.6μmの第2のポリシ
リコン層10を堆積する(f)。このポリシリコン層1
0には、ボロンを1〜5×1016cIc3イオジ注入
シ、CWA r v −−y*ポリシリコン層10を
エツチング除去し、全面にリンとホウ素を含有した酸化
膜即ちBPSG膜13全13D法によl) 0.5〜0
.8 ttm堆積し、これにコンタクトホールをあけた
後加熱処理して表・面をなだらかにして、例えばAt膜
の蒸着、エツチングによシミ極配線141〜143を形
成して0MO8FETを完成する(g)。
ャネルMO8FETが得られる。この後、蟹化膜6をエ
ツチング除去し、酸化m5をそのまま第2のMOSFE
Tのダート酸化膜として用いるべく残した状態で、62
0℃の低圧CVD法によシ約0.6μmの第2のポリシ
リコン層10を堆積する(f)。このポリシリコン層1
0には、ボロンを1〜5×1016cIc3イオジ注入
シ、CWA r v −−y*ポリシリコン層10を
エツチング除去し、全面にリンとホウ素を含有した酸化
膜即ちBPSG膜13全13D法によl) 0.5〜0
.8 ttm堆積し、これにコンタクトホールをあけた
後加熱処理して表・面をなだらかにして、例えばAt膜
の蒸着、エツチングによシミ極配線141〜143を形
成して0MO8FETを完成する(g)。
この実施例による0MO8FETの特性は次のとおシで
ある。まず第1のMOSFETである基板側のpチャネ
ルMO8FETは、基板濃度1×10 Cr/L 1ダ
ートp化膜厚1000^、チャネル幅Wとチャネル長り
の比がW/L=2078のとき、しきい値はvTコニ−
6v1局在準位密度はQSS夕5×10 αである。第
2のMOSFETである第2のポリシリコy(l+Uの
nチャネルMO3FETは、ポリシリコンの濃6 −3 度2xlOcrn %ダート酸化膜厚1500久、チ
ャネル幅Wとチャネル長りの比がW/L=16/8のと
き、しきい値はvT二十2.OV、局在準位密度は°Q
、−5×10cIIL である。この0MO8FET
の特性を第3図に示した。こうしてこの実施例によれば
、ポリシリコン側の第2のMOSFETについても局在
基金密度が比較的小さく、しきい値制御が容易になって
いる。これは第2のMOSFET のダート酸化膜が第
1のMOSFETのダート電極と々る第1のポリシリコ
ン層4を堆積した後、ただちにその全面酸化を行って更
に窒化膜6でおおうという工程をとることにより不純物
汚染から免かれ、r−)酸化膜の膜質が良好々ものとな
ることによる。またこれによ沙、第2のMOSFETの
動作速度も改善される。
ある。まず第1のMOSFETである基板側のpチャネ
ルMO8FETは、基板濃度1×10 Cr/L 1ダ
ートp化膜厚1000^、チャネル幅Wとチャネル長り
の比がW/L=2078のとき、しきい値はvTコニ−
6v1局在準位密度はQSS夕5×10 αである。第
2のMOSFETである第2のポリシリコy(l+Uの
nチャネルMO3FETは、ポリシリコンの濃6 −3 度2xlOcrn %ダート酸化膜厚1500久、チ
ャネル幅Wとチャネル長りの比がW/L=16/8のと
き、しきい値はvT二十2.OV、局在準位密度は°Q
、−5×10cIIL である。この0MO8FET
の特性を第3図に示した。こうしてこの実施例によれば
、ポリシリコン側の第2のMOSFETについても局在
基金密度が比較的小さく、しきい値制御が容易になって
いる。これは第2のMOSFET のダート酸化膜が第
1のMOSFETのダート電極と々る第1のポリシリコ
ン層4を堆積した後、ただちにその全面酸化を行って更
に窒化膜6でおおうという工程をとることにより不純物
汚染から免かれ、r−)酸化膜の膜質が良好々ものとな
ることによる。またこれによ沙、第2のMOSFETの
動作速度も改善される。
Sそしてこの実施例によれば、基板側の第1のMOSF
ETが表面が平坦な状態で形成され、またこの上に第2
のMOSFETを積層形成した後の電極取出しは、第1
のMOSFETについては第1のポリシリコン層による
ソース、ドレインコンタクト電極42.43がそのまま
取出し電極の一部となるため、金属配線の段差が従来に
比べて小さく、従って配線の段切れが確実に防止される
。この結果、3次元MO8集積回路の信頼性向上、歩留
シ向上が図られる。
ETが表面が平坦な状態で形成され、またこの上に第2
のMOSFETを積層形成した後の電極取出しは、第1
のMOSFETについては第1のポリシリコン層による
ソース、ドレインコンタクト電極42.43がそのまま
取出し電極の一部となるため、金属配線の段差が従来に
比べて小さく、従って配線の段切れが確実に防止される
。この結果、3次元MO8集積回路の信頼性向上、歩留
シ向上が図られる。
々お、実施例では、ダート電極を共用した縦型CMO8
の場合を説明したが、本発明はこれに限られるものでは
ない。例えば第2のポリシリコン層に形成されるMOS
FETは、glのMOSFET のダート電極直上で
なければ、ダート電極を表面側に設ける通常の形でおっ
てもよい。またその場合、第1.第2のMOSFETの
導電チャネルはp。
の場合を説明したが、本発明はこれに限られるものでは
ない。例えば第2のポリシリコン層に形成されるMOS
FETは、glのMOSFET のダート電極直上で
なければ、ダート電極を表面側に設ける通常の形でおっ
てもよい。またその場合、第1.第2のMOSFETの
導電チャネルはp。
nいずれでもよい。
次に、上記実施例と同様の表面平坦化に加え、第2のM
OSFETのソース、ドレイン領域を裏面からの固相拡
散を利用してケゝ−ト領域にセルファラインさせて形成
するようにした本発明の実施例につき、第4図(a)〜
(j)を参照して説明する。
OSFETのソース、ドレイン領域を裏面からの固相拡
散を利用してケゝ−ト領域にセルファラインさせて形成
するようにした本発明の実施例につき、第4図(a)〜
(j)を参照して説明する。
第1図(a)〜(g)と相対応する部分にはこれと同一
符号を利して詳細な説明は省く。第4図(、)〜(、)
までの工程は第1図(、)〜(、)と同じである。第1
のMOSFETであるpチャネルMO8FET ′f:
、第1のポリシリコン層4の選択酸化によりr−ト電極
41、ソースコンタクト電極42およびドレインコンタ
クト電極43を形成してその間を酸化膜7で埋め込んで
平坦に形成した後、本実施例では、窒化膜6をマスクと
して酸化Bk 7を一部エッチングして四部2ノを形成
する<f)。この四部21には、次に形成される第2の
ポリシリコンからなる第2のMOSFETのソース、ド
レインその他の配線層に対する不純物拡散源となる不純
物含有層を平坦に埋込む。即ち、ダート電極41、ソー
スコンタクト電極42およびドレインコンタクト電極4
3の露出した側面を酸化した後、例えばヒ素とリンを1
=20の原子比でI X 1020Cr/L’−3ドー
ゾした不純物ドーゾ酸化膜22を高層塗布して表面平坦
化を行う(g)。そしてこのレジレト膜23とその下の
不純物ドーゾ酸化膜22をドライエツチング法で窒化膜
6が露出するまモ均一エッチングし、その後窒化膜6を
除去する(h)。この後、先の実施例と同様に全面に第
2のポリシリコン層10を堆積する(i)。そしてこの
第2のポリシリコン層10にポロンイオン注入とレーザ
アニール等による再結晶化処理を施し、不純物ドーグ酸
化膜22からの固相拡散によってソース領域11、ドレ
イン領域12その他必要な配線領域を形成し、この第2
のポリシリコン層10をパターニングして最後にBPS
G膜13で全面被覆してコンタクトホールをあけ、At
膜による電極配線141〜143を形成してCMOSF
ETを完成する(j)。
符号を利して詳細な説明は省く。第4図(、)〜(、)
までの工程は第1図(、)〜(、)と同じである。第1
のMOSFETであるpチャネルMO8FET ′f:
、第1のポリシリコン層4の選択酸化によりr−ト電極
41、ソースコンタクト電極42およびドレインコンタ
クト電極43を形成してその間を酸化膜7で埋め込んで
平坦に形成した後、本実施例では、窒化膜6をマスクと
して酸化Bk 7を一部エッチングして四部2ノを形成
する<f)。この四部21には、次に形成される第2の
ポリシリコンからなる第2のMOSFETのソース、ド
レインその他の配線層に対する不純物拡散源となる不純
物含有層を平坦に埋込む。即ち、ダート電極41、ソー
スコンタクト電極42およびドレインコンタクト電極4
3の露出した側面を酸化した後、例えばヒ素とリンを1
=20の原子比でI X 1020Cr/L’−3ドー
ゾした不純物ドーゾ酸化膜22を高層塗布して表面平坦
化を行う(g)。そしてこのレジレト膜23とその下の
不純物ドーゾ酸化膜22をドライエツチング法で窒化膜
6が露出するまモ均一エッチングし、その後窒化膜6を
除去する(h)。この後、先の実施例と同様に全面に第
2のポリシリコン層10を堆積する(i)。そしてこの
第2のポリシリコン層10にポロンイオン注入とレーザ
アニール等による再結晶化処理を施し、不純物ドーグ酸
化膜22からの固相拡散によってソース領域11、ドレ
イン領域12その他必要な配線領域を形成し、この第2
のポリシリコン層10をパターニングして最後にBPS
G膜13で全面被覆してコンタクトホールをあけ、At
膜による電極配線141〜143を形成してCMOSF
ETを完成する(j)。
この実施例によれば、先の発明と同様の効果が得られる
のみならず、第2のMOSFETとして、ダート電極が
半導体層の下にあるにも拘らずセルファライン構造が得
られ、ダート浮遊容量の減少によシ一層の高速動作が可
能となる。
のみならず、第2のMOSFETとして、ダート電極が
半導体層の下にあるにも拘らずセルファライン構造が得
られ、ダート浮遊容量の減少によシ一層の高速動作が可
能となる。
る。
1・・・St基板、2・・・フィールド酸化膜、3 ・
ダート酸化膜、4・・・第1のポリシリコンルi、4ト
ゲート電極、4□・・・ソースコンタクト電極、42・
ドレインコンタクト1j;、 (44,5・ シリコ
ン酸化膜(ダート酸化膜)、6・・・シリコン蟹化膜(
耐酸化性マスク)、8・・・ソース領域、9・・・ドレ
イン領域、lθ・・・a32のポリシリコン屑、11・
・・ソース領域、12・・・ドレイン領域、13BPS
G膜、141〜143 ・At電極配線、21・・凹部
、22・・・不純物ドープ酸化膜、23 ・レジスト膜
。
ダート酸化膜、4・・・第1のポリシリコンルi、4ト
ゲート電極、4□・・・ソースコンタクト電極、42・
ドレインコンタクト1j;、 (44,5・ シリコ
ン酸化膜(ダート酸化膜)、6・・・シリコン蟹化膜(
耐酸化性マスク)、8・・・ソース領域、9・・・ドレ
イン領域、lθ・・・a32のポリシリコン屑、11・
・・ソース領域、12・・・ドレイン領域、13BPS
G膜、141〜143 ・At電極配線、21・・凹部
、22・・・不純物ドープ酸化膜、23 ・レジスト膜
。
出願人 工業技術院長 石 坂 誠 −第4図
第4図
Claims (9)
- (1)基板半導体層に第1のMOSFETを形成し、こ
の上に半導体層を堆積して第2のMOSFET を積
層形成する方法において、前記第1のMOSFETの形
成工程は、基板半導体層にフィールド酸化膜を形成する
工程と、この基板半導体層の素子形成領域に選択的にダ
ート酸化膜を形成した後全面に不純物を含有した第1の
ポリシリコン層を堆積する工程と、この第1のポリシリ
コン層の表面を選択的に耐酸化性マスクでおおい熱酸化
を行ってダート電極およびソース、ドレインコンタクト
電極を分離形成すると同時に第1のポリシリコン層の不
純物を基板半導体層に拡散させてソース、ドレイン領域
を形成する工程とを備え、前記第2のMOSFETは第
1のMOSFET上に堆積した第2のポリシリコン層に
形成することを特徴とする半導体装置の製造方法。 - (2)前記耐酸化性マスクは、第1のポリシリコン層表
面を酸化して得られたシリコン酸化膜とこの土に堆積し
たシリコン窒化膜の積層膜をパターニングしたものであ
る特許請求の範囲第1項記載の半導体装置の製造方法。 - (3) 前記熱酸化によシダート電極およびソース、
ドレインコンタクト電極を分離形成した後、その分離領
域の酸化膜表面を一部エッチングして表面を平坦化する
工程を含む特許請求の範囲第1項記載の半導体装置の製
造方法。 - (4) 前記第2のポリシリコン層はアニールによる
F3結晶化処理が行われる特許請求の範囲第1項記載の
半導体装置の製造方法。 - (5) 前記第1のMOSFETと第2のMOSFE
Tはダート電極を共用した相補型MO8FET cある
特許請求の範囲第1項記載の半導体装置の製造方法。 - (6)基板半導体層に第1のMOSFETを形成し、こ
の上に半導体層を堆積しで第2のMOSFET f:積
層形成する方法において、前記第1のMOSFETの形
成工程は、基板半導体層にフィールド酸化膜を形成する
工程と、この基板牛導体層の素子形成領域に選択的にダ
ート酸化膜を形成した後全面に不純物を含有した第1の
ポリシリコン層を堆積する工程と、この第1のポリシリ
コン層の表面を選択的に耐酸化性マスクでおおい熱酸化
を行って1” −) %、極およびソース、ドレインコ
ンタクト電極を分離形成すると同時に第1のポリシリコ
ン層の不純物を拡散させてソース2、ドレイン領域を形
成する工程とを備え、前記第2のMOSFETの形成工
程は、少くとも前記第1のMOSFETのダート電極と
ソース、ドレインコンタクト電極の間の酸化膜を一部エ
ッチングして四部を形成しこの凹部に選択的に不純物含
有層を平坦に埋込む工程と、この後第2のポリシリコン
層を堆積する工程と、この第2のポリシリコン層に前記
不純物含有層の不純物を拡散させてソース、ドレイン領
域を形成する工程とを備えまたことを特徴とする半導体
装置の製造方法。 - (7) 前記耐酸化性マスクは、第1のポリシリコン
層表面を酸化して得られたシリコン酸化膜とこの上に堆
積した/リコン窒化膜の積層膜をパターニングしたもの
である特許請求の範囲第6項記載の半導体装置の製造方
法。 - (8) 前記ダート電極とソース、ドレインコンタク
ト電極間に形成した四部に不純物含有層を選択的に埋込
む工程は、全面に不純物ドープ酸化膜を堆積した後その
表面を流動性物質膜によシ平坦化し、これら流動性物質
膜と不純物ドーグ酸化膜に対してエツチング速度の等し
い条件で均一にドライエツチングするものである特許請
求の範囲第6項記載の半導体装置の製造方法。 - (9) 前記第2のポリシリコン層はアニールにMO
SFETのゲート酸化膜は第1のMOSFETのダート
電極表面を酸化して得られたものであって、この上に前
記第2のポリシリコン層を堆積し、前記不純物含有層か
らの不純物拡散によシ第2のMOSFETのソース、ド
レイン領域をダート領域に自己整合させて形成するよう
にした特許請求の範囲第6項記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57183693A JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57183693A JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5974673A true JPS5974673A (ja) | 1984-04-27 |
JPH0212030B2 JPH0212030B2 (ja) | 1990-03-16 |
Family
ID=16140283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57183693A Granted JPS5974673A (ja) | 1982-10-21 | 1982-10-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5974673A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61179567A (ja) * | 1984-09-28 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 自己整合積層cmos構造の製造方法 |
JPS62104071A (ja) * | 1985-08-05 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直方向に集積した半導体装置を形成する方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
JPS51433A (en) * | 1974-06-21 | 1976-01-06 | Ueyama Jitsugyo Kk | Gorufurenshujono boorukaishusochi |
JPS5785262A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of metal oxide semiconductor type semiconductor device |
-
1982
- 1982-10-21 JP JP57183693A patent/JPS5974673A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
JPS51433A (en) * | 1974-06-21 | 1976-01-06 | Ueyama Jitsugyo Kk | Gorufurenshujono boorukaishusochi |
JPS5785262A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of metal oxide semiconductor type semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61179567A (ja) * | 1984-09-28 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 自己整合積層cmos構造の製造方法 |
JPS62104071A (ja) * | 1985-08-05 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直方向に集積した半導体装置を形成する方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0212030B2 (ja) | 1990-03-16 |
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