JPS5850771A - 再書込み可能な高集積ｒｏｍ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は再書込み可能な高集＄ｌＪｔ　ＯＭ　（Ｒ＠ａ
ｄＯｎｌｙ　Ｍａｒｎｏｒｙ　）、特に紫外線消去が可
能なｉｐＲＯＭ　（ｊ［１ｒａｌａｂｌｅ　ａｎｄ　Ｐ
ｒｏｇｒａｍｍａｂｌｅ　Ｊｉｏ　Ｍ　）及びその製造
方法に関するものでるる。

ｇｐＲｏＭの高集積化に伴ない、特にメモリセルを構成
する絶酪ゲート型電界効果半導体累子のチャネル長か短
かくなり、かつゲート酸化膜も薄くなる傾向がめる。こ
のｌＰＲＯＭでは、コントロールゲートへの書込み電圧
によって基板側からフローティングゲートへ電荷を注入
し、この注入の肩＃［よって情報が書込まれているか否
かを区別している。この注入電荷に関しては、（１）注
入電荷量はフローティングゲートの面積に依存すること
。（２）注入電荷は時間１過につれてゲート酸化膜を通
してリークすること。（３）そのリーク量はゲート酸化
膜厚に依存し、単位面積当９の童は一定であること等か
！ｉｌｌ！ちれている。

本発明者は、こうした２層ゲート構ｉのｌｌＰＲＯＭに
つ偽て検討を加えた結果、注入電荷の保持特性を改善す
るためにポリシリコンの各ゲートの表面１−軽＜酸化し
て８１０＊ｇで覆う場合に、次の如き問題点があること
を突き止めた。即ち、チャネル長か例えば５μ偽と比較
的大きｂデバイスでは、蓄積電荷量が大きくて注入電荷
のリークの大部分は第１図のようにゲート酸化１１１１
を通して垂直方向２に生じるために１　フローティング
ゲートＩＦＧの周辺５でのリーク３０割合か無視できる
か、チャネル長が例えば３μ惧以下の微小化石れた高集
積デバイスでは蓄積電荷量に対する上記周辺５からのリ
ーク量か相対的に増え、もはや無視できなくなる。この
傾向はゲート酸化膜１の膜厚か小名（なるに従って更に
顕著となる。この場合、上記の表１１１１ｍ化か、２層
ポリシリコン編及び下地のゲート酸化膜を同一形状にエ
ツチングした後に行なわれると、成長したａｉｏｌ膜４
かフローテイングゲー）ＰＧの周辺５、においていびつ
となって非常に薄くなる仁とか判明した。この結果、ポ
リシリコンのコントロールゲートｏａｔｉｃ書込み電圧
ｔ−印加してフローテイングゲー）ＰＣ）へ注入した電
荷か、膜厚の小名い上記周辺５の８１０雪を通してリー
クする量か更に増えてしまい、記憶保持機能か更に劣化
することになる。

従って、本発明は、高集積化によって一蓄槙電荷のリー
クの少ないｌＰＲＯＭを提供し、かつ七のＩａ　Ｐ　Ｒ
，ＯＭ　ｉ再現性良く作成できる擬造方法を提供するこ
とを目的とするものでるる。

この目的を達成するために、本発明によれば、ゲートの
表面から七の両側にかけて形成された酸化膜のｍｌｌｌ
ｉ％にフローティングゲートの周辺においてゲート酸化
膜と同等若しくはそれ以上としている。即ち、本発明者
は、上述した如き電荷のリークはフローティングゲート
の周縁ではチャネル長に関係なくほぼ一定でＴｏｏ１上
述のようにいびつな酸化膜の場合にはむしろゲート酸化
膜よりも多くなることをはじめて見出し、これを防止す
る几めにフローティングゲートの周辺の酸化膜厚を積極
的に大きくしたのである。

このような酸化膜構造は、これまで行なわれてきた製造
プロセスでは実現不可能であり、本発明の方法に基いて
はじめて可能となったのである。

即ち、本発明の方法によれば、ゲート酸化膜上に一様に
積層した第１及び第２の半導体膜をほぼ同一形状にパタ
ーニングする際にゲート酸化膜は全くエッチングゼず、
この状態で表面酸化を施して各ゲート表面にこの両側位
置にあるゲート酸化膜とほぼ一様に！続した新たな酸化
ＮＩ４を成長さゼるＣとＫより、フローティングゲート
の周辺ではその新友な酸化膜とゲート酸化膜とによる片
較的厚い酸化膜か残るようにしている。

以下、本発明の実施例を図面について詳細に般明する。

本実施例によるＩＩＩＦＲＯＭは紫外巌消去型であって
、七のメモリセルは、第２図〜第４図に示すよ化、゛通
常の構造と同様にＰｆＪ半導体基板３の−ｉ面上にポリ
シリコンのフローティングゲートＩＦＧ及びコントロー
ルゲー）ＯＧを肩し、この２１−ゲートの両側にソース
又はト°レイン領域となる＋ Ｎ　　！Ｊｌ領域６．７．８．９・・・・・・が選択的
に形成され友ものである。しかし注目丁ぺ愈ことは、各
ゲートのｅ面からソース及びドレイン領堵上にかけて形
成されたａｉＱｓ膜１４のうち、特にフローテイングゲ
ー）ＦＧの鵬囲部分１４＆の腺厚かゲートは化膜１の嗅
１ｌｌ（ＳＯＯＮ以下）より４ずつと大きく；例見げ８
００〜１ｏｏｏ；に形Ｍｔ嘔れていることでめる。しか
もこの酸化［１４は第１図で示したようないびつな形状
ではなく、はぼ一様に禎着逼れており、かつまた膜質の
非常に良いものである。

このように、特にコントロールゲー）ＰＧの周辺の８１
０！瞑１４ａをゲート酸化ＷＸ１よりも厚くするＣとに
よって、書込みによるゲー）ＰＧへの注入（蓄槽）電荷
のリーク３ｔ−ゲート酸化膜ＩＫシけるよりも小なくす
ることかできる。つｔり、周辺での醸化膜厚が大きくし
かも膜質も良好である几めに、そこでの絶縁分離作用を
同上させ、電荷保持機能を飛躍的に改善することができ
るのである。従って、ゲート長又はチャネル長及びゲー
ト酸化膜厚を夫々微小化してｌＰＲＯＭの高集積化を図
る場合にも、リークか減少して電荷保持を良好に行なえ
るから、高集積化の要求を充分に満足し九ＩＦＲＯＭｔ
提供できる。

なお、第２図には、周辺回路部として例えば書込み回路
も示嘔れている。図中、１Ｇ、１１はソース又はト°レ
イン領域とシてのｔ型領域、１２はポリシリコンゲート
でおる。また、１５はフィールド５ｉｏｌ膜、１６＃Ｎ
＋型チヤネルストツパ、１７はリンシリケートガラス膜
、１８はデータ（ビットｌｉ）、１９はソース電極、２
０はト°レイン電極である。

次に１第２図に示した構造の製造プロセスを第５図で説
明する。

まず第５Ａ図のように、シリコン基板３の一生面に、公
知のイオン打込み技術、選択酸化技術、ゲート酸化技術
によってＰ　型チャネルストッパ１６、フィールド°８
１０１１［１５、ゲート酸化Ｉｌ！１を夫々形成する〇 次いで公知の化学的気相成長技＠（ＯＶＤ）で全面にポ
リシリコンを析ｔＢ名ゼ、くれに公知のリン処３！ｌｔ
施した後、公知のフォトエツチングでパターニングして
第５Ｂ図のように所定形状のポリシリコン膜１２．２１
を残丁。

次いで第５０図のように、ポリシリコンＰｓ１２．２１
に酸化性雰囲気中での熱処理で薄い表面ｓｉｏ。

ｇ２２を成長名ゼ、更にＯＶＤで全面に２層目のポリシ
リコンｍ２３ｔＸ長嘔ゼる。

次いで第５Ｄ図のよらに、全面に塗布したフォトレジス
ト２４を公知の露光、現曹処理でパターニングし、これ
ｆニーｔスクとしてメモリ七ル部のポリシリコン膜２３
．８１（ｈ［２２、ポリシリコン膜２１’ｉはぼ同一形
状にエツチングして各コントロールゲートＯＧ１　フロ
ーテイングゲー）ＩＦＧｔ−夫々形成する。このエツチ
ングは特にプラズマエツチング（反広ガスは例えば０Ｉ
Ｆ４＋Ｏ１）で行ない、ｔたゲート酸化膜１は全くエツ
チングしないでそのｔま残丁ようになる。

次いで第５１１ｃ図のように、上記と同様にして新たな
フォトレジスト２５′ｆ、［ゼ、周辺回路部のポリシリ
コンＭ２３及び下地のＥｌｉＯ３膜をエツチングする。

次いで第５１Ｆ図のように、フォトレジストを除去して
砒素又はリンのイオンビーム２６を全面に照射し、各ポ
リシリコンゲートの両側に選択的にイオン打込み層６．
７．８．９．１０．１１ｆ：夫々形成する。これらのイ
オン打込み層は各ポリシリコンゲートかマスクとして作
用する几めに、自己整合的Ｋ（セルファラインで）形成
される。

次いで第５Ｇ図のように１例えば１０００℃、３０分、
乾燥Ｏｓ中で酸化処理（ライト酸化）を施丁こと罠よっ
て、各ゲートの贋面にｇｉｌｌ膜１４ｔＰ成長烙ゼる。

この際、同時にゲー）ＦＧ及びＯＧの存在しない領域に
おけるゲート酸化膜の箇所にも８１０３が成長し、仁こ
での５ｉｌｌの膜厚か８００〜ＩＧＯＯＡと充分に大き
くなる。つまり、フローティングゲートＩＰＧの周辺の
ａｉｏｓｌ［１４１Ｌの膜厚がゲート酸化膜１よりずっ
と大きくなり、しかも上記酸化条件によって形状的に均
一で膜質の良いものとなる。

盗いて第５Ｈ図のように、ＯＶＤで全面にリンシリケー
トガラスＪ［１７を１着し、更にこのガラスＪｌ［１７
及び下地のＪｉｉＯｓＭｌ［ｅ公知のフォトエツチング
でパターニングして各コンタクトホールを形成する。セ
して、公知の真空蒸着技術でアルミニウムを全面に付着
し、フォトエツチングにより第２図の各了ルミニウム電
極又は配線１８〜２０尋を夫々形成する〇 上記した方法によって、フローティングゲートの周辺に
厚みの児分な８１０！膜をほぼ一様に形成できるので、
高集積度（チャネル長は例えば３μｍ以下）で配憶保持
機能の優れた兄ＰＲＯＭを再現性良く作成できる。なシ
、第５α図の工程においては、フローテイングゲー）Ｐ
ＧＫは既にリン処理で所定濃度のリンが含まれているこ
とから七の表面での１ｉｉｏ、の成長速度が大きく、ま
友ゲート両側のゲート酸化機１の箇所に゛もＢ１−０１
か新たに成長するために、フローテイングゲー）ＩＦＧ
の周辺１４ａの８１０ｔ［厚は全体としてゲート酸化膜
よりも充分大きなものとなってい基。

以上九本発明を例示したか、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。

例えＩｄｚ’ローティングゲート周辺の８１（ｈＪｌ［
１４＆の膜厚ａｌＪ−りｔ＊の減少という目的から言え
ば、ゲート酸化Ｍｌと同程度であっても差支え表い。こ
の場合にも、’−ｉ’図で述ベアｔ１ｓ犀の場合に比−
べて配憶保持機能はずっと良好となる。また、プロセス
面では、第５１図′のイオン打込み讐第５Ｇ図のライト
酸化後に行なう仁ともできる。この場合には、比較的厚
いンース及びドレイン領域６〜９上の８１０．膜をイオ
ンが通過し得るようその打込みエネルギーを選択子れば
よい。

【図面の簡単な説明】

図面は本発明を説明するもので６って、第１図はこれま
での方法でライト酸化を行なった場合のリークの状ｍｔ
示すメモリセル＋要５ＩＤＷ略断面図、第２図は本発明
の実施例によるＩａＦＲＯＭ主要部の断面図、第３図は
同実施例によるメモリセル主要部についてリークの状ｍ
ｔ−−丁概略断面図、第４図はメモリセル部の平面図、
ｔＪＩＩ５ム図〜第５図画第５Ｈ−の構造の製造方法を
工程順に示讐各断面図である。 なお、図面に示し是符号において、１はゲート酸化機、
２及び３は注入電−のリーク、１化５ｔｏ＝膜、１４ａ
ｔ；ｔフローティングゲート周辺のＥＩｉＯ１％ＩＦＧ
はブローティングゲート、ＯＧ−はコントロールゲート
である。 代理人　弁理士　薄　１）利　＾ 第１図 第　　３　　図　　　゛ ・　　　　　第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、　　フローティングゲートトコントロールゲートト
   カらなるケート構造を肩するメモリ七ルによって構成嘔
   れ、七のチャネル長及びゲート酸化膜厚か共に微小化石
   れた再書込み可能な高集積ＲＯＭにお−て、前記の各ゲ
   ートの表面からソース及びドレイン領域の表面Ｋかけて
   形成された酸化膜のうち、少なくとも前記フローティン
   グゲートの周辺に存在Ｔる部分の膜厚か前記ゲート駿化
   膜の膜厚とｒｉｉＪＩｌｐ若しくはそれ以上になってお
   ｐ、これによって書込み時における前記フａ−ティング
   ゲートへの注入電荷かこのフローティングゲートの周縁
   部か−ら前記酸化ａｌｔ−通して漏れ難くなるように構
   Ｗ、もれたことを％獣とする再書込み可能な高集積ＲＯ
   Ｍ０ ２、半導体基体の一生面に酸化によって薄い酸化ｆｉｌ
   ｌ形成する工程と、この薄い酸化膜上に第１の半導体膜
   と第２の半導体膜とｔ−ｃｎら２１間にＩ−間絶縁Ｍを
   介在した状態で順次積層するＩａと、この積層後ζで前
   記第２の半導体膜、層間絶縁膜および第１の半導体膜と
   をほぼ同一形状に連続的にパターニングしてコントロー
   ルゲートトフローテイングゲートとを夫々形成する工程
   と、前記−主面側の全面ヲ酸化することによって前記の
   両ゲートの表面にこれらゲートの両側位置にシける前記
   薄い酸化膜とほぼ一様に連続した新たな酸化膜を成長嘔
   ゼる工程と、前記の両ゲートの両側位置における前記牛
   祷体基体に不純物を導入してソース及びドレイン領域を
   選択的に形成する工程とｔ夫々有了ることを特徴とする
   再書込み可能な高集積ＲＯＭの製造方法。