JPS62226345A - 入出力メモリアクセス用lsi - Google Patents
入出力メモリアクセス用lsiInfo
- Publication number
- JPS62226345A JPS62226345A JP6990486A JP6990486A JPS62226345A JP S62226345 A JPS62226345 A JP S62226345A JP 6990486 A JP6990486 A JP 6990486A JP 6990486 A JP6990486 A JP 6990486A JP S62226345 A JPS62226345 A JP S62226345A
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- JP
- Japan
- Prior art keywords
- memory
- input
- read
- output
- write
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、マイクロコンピュータシステムに用いて好適
な入出力メモリアクセス用LSIに関する。
な入出力メモリアクセス用LSIに関する。
(従来の技術)
CPUが直接アクセス可能なメモリ空間より大きい実メ
モリ(拡張メモリ)を必要とするマイクロコンピュータ
システムでは、メモリの一部を入出力空間にマツピング
し、入出力ポートにメモリアドレスを書き込むことでア
クセスする方法が通常用いられている。
モリ(拡張メモリ)を必要とするマイクロコンピュータ
システムでは、メモリの一部を入出力空間にマツピング
し、入出力ポートにメモリアドレスを書き込むことでア
クセスする方法が通常用いられている。
(発明が解決しようとする問題点)
しかしながら上記し九従来の方法では、アドレスを指定
され友人出力ポートにデータとして畜き込むため、デー
タバス幅によっては1つのアドレスを指定するのに2〜
3回の入出力■ITE 9作を必要とし、メモリアクセ
ス実行時間を遅くするという欠点があっto一方、この
問題をいくらか改善したものとして、メモリアドレス生
成入出力ポートにカウンタ回路を備え、ある番地から連
続してメモリをアクセスする時には、最初のアドレスを
指定すれば、次に続くアドレスはカウンタでインクリメ
ントすることによりアクセスするという方法もあつ友。
され友人出力ポートにデータとして畜き込むため、デー
タバス幅によっては1つのアドレスを指定するのに2〜
3回の入出力■ITE 9作を必要とし、メモリアクセ
ス実行時間を遅くするという欠点があっto一方、この
問題をいくらか改善したものとして、メモリアドレス生
成入出力ポートにカウンタ回路を備え、ある番地から連
続してメモリをアクセスする時には、最初のアドレスを
指定すれば、次に続くアドレスはカウンタでインクリメ
ントすることによりアクセスするという方法もあつ友。
しかしながらこの場合には、カウンタ用ICを必要とす
るため基板の集積化に難があっ友。
るため基板の集積化に難があっ友。
本発明はこのことに鑑みてなされ次ものであり、メモリ
アクセス時間に影醤せず、且つ基板の集積化全実現する
メモリアクセス用LSIを提供することを目的とする。
アクセス時間に影醤せず、且つ基板の集積化全実現する
メモリアクセス用LSIを提供することを目的とする。
[発明の構成]
(問題点を解決する九めの手段)
本発明は上述し九目的を実現する九めに、メモリアクセ
ス用LSIを初期値が設定さn1外部から与えらnるク
ロックに従かいカウントアツプダウンを行なういくつか
のカウンタと、外部から与えられる入出力ポ−ドアドレ
スならびにREAD7■ITE信号をデコードし上記カ
ウンタの選択され友ものに対しカウントクロックを更に
あらかじめ割付けられている入出力ポートに対しメモ1
.I READ廓I TE信号を供給するデコーダで構
成した。
ス用LSIを初期値が設定さn1外部から与えらnるク
ロックに従かいカウントアツプダウンを行なういくつか
のカウンタと、外部から与えられる入出力ポ−ドアドレ
スならびにREAD7■ITE信号をデコードし上記カ
ウンタの選択され友ものに対しカウントクロックを更に
あらかじめ割付けられている入出力ポートに対しメモ1
.I READ廓I TE信号を供給するデコーダで構
成した。
[作用]
上述した構成により、まず、外部から与えられる入出力
V/RITB信号と入出力ポ−ドアドレスをデコーダに
てデコードし、データバス上のデータをカウンタにロー
ドして初期値を設定する。更に、外部から与えられる入
出力■ITE信号と入出力ポートアト9レスをデコード
することによってメモリWRITE信号をアクティブと
し、カラ/りによって出力されるアドレスに従がい、外
部メモリの所定アドレスにデータのREAQ/WRIT
E i行なう。又、このとき、デコーダよりカウントク
ロックが出力され、カウンタにあらかじめ設定され九カ
ウントアツプ/ダウン信号により指定方向にアドレスの
更新が行なわれる。
V/RITB信号と入出力ポ−ドアドレスをデコーダに
てデコードし、データバス上のデータをカウンタにロー
ドして初期値を設定する。更に、外部から与えられる入
出力■ITE信号と入出力ポートアト9レスをデコード
することによってメモリWRITE信号をアクティブと
し、カラ/りによって出力されるアドレスに従がい、外
部メモリの所定アドレスにデータのREAQ/WRIT
E i行なう。又、このとき、デコーダよりカウントク
ロックが出力され、カウンタにあらかじめ設定され九カ
ウントアツプ/ダウン信号により指定方向にアドレスの
更新が行なわれる。
(実施例)
以下、図面を使用して本発明実施例につき詳細に説明す
る。第1図は本発明の実施例を示すブロック図である。
る。第1図は本発明の実施例を示すブロック図である。
図において、1〜3はカウンタ(UCNTR/ MCN
TR/ LCNTR)であり、外部から入力されたデー
タによりカウントの初期値が設定される。また外部から
与えられるクロック(CKU″CKM −CKL )及
びカウントアツプ/ダウン信号(UP/DOWN )に
より上述しtカウント初期値からインクリメントもしく
はデクリメントを開始し、その値を出力する。メモリア
ドレス上位用、中位用、下位用がそnぞれカウンタ1.
2.3に対応する。
TR/ LCNTR)であり、外部から入力されたデー
タによりカウントの初期値が設定される。また外部から
与えられるクロック(CKU″CKM −CKL )及
びカウントアツプ/ダウン信号(UP/DOWN )に
より上述しtカウント初期値からインクリメントもしく
はデクリメントを開始し、その値を出力する。メモリア
ドレス上位用、中位用、下位用がそnぞれカウンタ1.
2.3に対応する。
4はデコーダである。デコーダ4は、カウンタ1〜3に
あらかじめ割りつけられている入出力ポートにREAI
)/WRITEを行うと、アドレスをデコードし、図中
の所定のカウンタブロックにクロック信号等、所定の信
号を出力する。また、入出力ポート自身へy’ −夕t
READ/vRITE j ル(!: メモ!J 用
(D READ/WRI TE信号が出力され、笑顔に
メモリへのREAD/WRI TEが行われる。尚、5
はデータバス、6はアドレスバスである。
あらかじめ割りつけられている入出力ポートにREAI
)/WRITEを行うと、アドレスをデコードし、図中
の所定のカウンタブロックにクロック信号等、所定の信
号を出力する。また、入出力ポート自身へy’ −夕t
READ/vRITE j ル(!: メモ!J 用
(D READ/WRI TE信号が出力され、笑顔に
メモリへのREAD/WRI TEが行われる。尚、5
はデータバス、6はアドレスバスである。
以下、動作について詳細に説明する。
まず、入出力ポート(カウンタ1)へ上位メモリアドレ
スをデータとして書き込む。具体的には、入出力■IT
E信号(IOW’r )と入出力ポ−ドアドレス(l0
ADR)−をデコーダ4でデコードし、データロード信
号(LDU −LDM −LDL )のうち、上位用(
LDU )をアクティブにするとデータバス5上のデー
タがカウンタ1にロードされ、この1直がカウント初期
値として設定される。同時にこの値は上位メモリアドレ
スとしてアドレスバス6上に出力される。同様にして、
中位アドレス、下位アドレスがカウンタ2,3に設定さ
れメモりのアドレス設定が終了する。
スをデータとして書き込む。具体的には、入出力■IT
E信号(IOW’r )と入出力ポ−ドアドレス(l0
ADR)−をデコーダ4でデコードし、データロード信
号(LDU −LDM −LDL )のうち、上位用(
LDU )をアクティブにするとデータバス5上のデー
タがカウンタ1にロードされ、この1直がカウント初期
値として設定される。同時にこの値は上位メモリアドレ
スとしてアドレスバス6上に出力される。同様にして、
中位アドレス、下位アドレスがカウンタ2,3に設定さ
れメモりのアドレス設定が終了する。
次に、メモリデータのREAD/WRITEがポートを
介して行われる。ポートへデータを■ITEすると、こ
こでは入出力WRITE信号(l0WT )と入出力ポ
ートアドレスエδADR’iiデコー)’ シ、メモリ
ライト信号(WRITE ) ’iアクティブにする。
介して行われる。ポートへデータを■ITEすると、こ
こでは入出力WRITE信号(l0WT )と入出力ポ
ートアドレスエδADR’iiデコー)’ シ、メモリ
ライト信号(WRITE ) ’iアクティブにする。
このことにより、図示されない外部メモリにWRITE
信号とアドレス(アドレスバス6)から所定のアドレス
にデータバス5上のデータを書き込むことができる。
信号とアドレス(アドレスバス6)から所定のアドレス
にデータバス5上のデータを書き込むことができる。
READの場合も同様に行なわれる。
また、入出力ポートへのRIi:AD/WRITE時に
はカウントクロック信号(CKU −CKM −CKL
)が出力され、カウンタ1〜3はあらかじめ設定され
たカウントアツプ/グラン信号(UP/DOWN )に
より指定された方向に、カウントアツプ又はダウンを行
なう。従がって、メモリへのリード/ライトが1回終了
すると、メモリアドレスは自動的に次のアドレスが設定
され友状態になっている。ここで、最初にアクセスした
メモリ番地から連続的にメモリ全アクセスする場合は、
このアドレス自動カウントアツプ/ダウン機能を利用し
、入出力ポートへのデータREAD/WRITEを行う
だけでメモリへのm7■ITE動作を央行できる。
はカウントクロック信号(CKU −CKM −CKL
)が出力され、カウンタ1〜3はあらかじめ設定され
たカウントアツプ/グラン信号(UP/DOWN )に
より指定された方向に、カウントアツプ又はダウンを行
なう。従がって、メモリへのリード/ライトが1回終了
すると、メモリアドレスは自動的に次のアドレスが設定
され友状態になっている。ここで、最初にアクセスした
メモリ番地から連続的にメモリ全アクセスする場合は、
このアドレス自動カウントアツプ/ダウン機能を利用し
、入出力ポートへのデータREAD/WRITEを行う
だけでメモリへのm7■ITE動作を央行できる。
尚、’rct 、’re2はターミナルカウント信号
であり、カウントアツプ/ダウンの結果、カウント1直
が最大又は最小になっ几ことを知らせる。この信号が一
段上のカウンタ(それぞれ2,1)へイネーブル信号と
して入力され九時だけそのカウンタはクロックに同期し
、カウントを行う。その結果、カウンタ1〜3は全体と
して1個のカウンタとして動作する。CLRは、カウン
タ及びデコーダのイニシャライズ信号である。
であり、カウントアツプ/ダウンの結果、カウント1直
が最大又は最小になっ几ことを知らせる。この信号が一
段上のカウンタ(それぞれ2,1)へイネーブル信号と
して入力され九時だけそのカウンタはクロックに同期し
、カウントを行う。その結果、カウンタ1〜3は全体と
して1個のカウンタとして動作する。CLRは、カウン
タ及びデコーダのイニシャライズ信号である。
[発明の効果]
以上説明の様に、入出力メモリヲ必要とするシステムで
は本発明によるメモリアクセス用LSIを使用すること
により回路構成を簡単にでき、基板の集積化が行える。
は本発明によるメモリアクセス用LSIを使用すること
により回路構成を簡単にでき、基板の集積化が行える。
また、本発明に従えば、入出力メ七すをシーケンシャル
にアクセスする場合Fi特に効率のよいアクセスが可能
である。
にアクセスする場合Fi特に効率のよいアクセスが可能
である。
第1図は本発明の実施例を示すブロック図である。
1.2.3・・・カウンタ、4・・・デコーダ、5・・
・データバス、6・・・アドレスバス。
・データバス、6・・・アドレスバス。
Claims (1)
- 初期値が設定され、外部から与えられるクロックに従が
ってカウントアップ/ダウンを行なういくつかのカウン
タと、外部から与えられる入出力ポートアドレス及びR
EAD/WRITE信号をデコードし、上記カウンタの
選択されたものに対しカウントクロックを、更にあらか
じめ割付けられている入出力ポートの選択されたものに
対しメモリREAD/WRITE信号を出力するデコー
ダとを備え、このデコーダにより出力されるメモリRE
AD/WRITE信号と上記カウンタにより出力される
アドレスに基づき外部接続されるメモリのREAD/W
RITEを行なうことを特徴とする入出力メモリアクセ
ス用LSI。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6990486A JPS62226345A (ja) | 1986-03-28 | 1986-03-28 | 入出力メモリアクセス用lsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6990486A JPS62226345A (ja) | 1986-03-28 | 1986-03-28 | 入出力メモリアクセス用lsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62226345A true JPS62226345A (ja) | 1987-10-05 |
Family
ID=13416149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6990486A Pending JPS62226345A (ja) | 1986-03-28 | 1986-03-28 | 入出力メモリアクセス用lsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62226345A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0764854A (ja) * | 1993-08-11 | 1995-03-10 | Koninkl Ptt Nederland Nv | プロセッサをメモリに連結する配列装置、およびプロセッサとメモリとプロセッサをメモリに連結する配列装置とを備えるシステム |
-
1986
- 1986-03-28 JP JP6990486A patent/JPS62226345A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0764854A (ja) * | 1993-08-11 | 1995-03-10 | Koninkl Ptt Nederland Nv | プロセッサをメモリに連結する配列装置、およびプロセッサとメモリとプロセッサをメモリに連結する配列装置とを備えるシステム |
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