JP2001056803A - マイクロコンピュータ - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 回路面積の増大を招くことなく任意のメモリ
との間でデータを入出力できるダウンロード回路(DL
C)を備えたマイクロコンピュータを提供する。 【解決手段】 マイクロコンピュータは、複数個のメモ
リ3〜6と、これらにバス群12で接続されたバスイン
ターフェース回路(BIU)2と、CPU1と、メモリ
3〜6との間でデータの入出力を行うダウンロード回路
(DLC)7と、マイクロコンピュータをリセットさせ
るための第1のリセット信号を発生してCPU1に与え
るリセット信号発生回路9と、DLC7を用いた入出力
の実行を指定するモード設定信号と第1のリセット信号
とに基づいてリセット信号を発生してメモリ3〜6とB
IU2とに与えるリセット信号発生回路41と、モード
設定信号Aに応答しCPU1およびDLC7を選択的に
BIU2に結合するセレクタ10とを含む。
との間でデータを入出力できるダウンロード回路(DL
C)を備えたマイクロコンピュータを提供する。 【解決手段】 マイクロコンピュータは、複数個のメモ
リ3〜6と、これらにバス群12で接続されたバスイン
ターフェース回路(BIU)2と、CPU1と、メモリ
3〜6との間でデータの入出力を行うダウンロード回路
(DLC)7と、マイクロコンピュータをリセットさせ
るための第1のリセット信号を発生してCPU1に与え
るリセット信号発生回路9と、DLC7を用いた入出力
の実行を指定するモード設定信号と第1のリセット信号
とに基づいてリセット信号を発生してメモリ3〜6とB
IU2とに与えるリセット信号発生回路41と、モード
設定信号Aに応答しCPU1およびDLC7を選択的に
BIU2に結合するセレクタ10とを含む。
Description
【0001】
【発明の属する技術分野】この発明は記憶装置との間で
のデータの入出力を中央演算処理装置(以下「CPU」
と呼ぶ。)とは別に制御するダウンロード回路(以下
「DLC」と呼ぶ。)を有するマイクロコンピュータに
関し、特に、複雑な制御および機構なしに記憶装置に対
するデータの入出力が可能なマイクロコンピュータに関
する。
のデータの入出力を中央演算処理装置(以下「CPU」
と呼ぶ。)とは別に制御するダウンロード回路(以下
「DLC」と呼ぶ。)を有するマイクロコンピュータに
関し、特に、複雑な制御および機構なしに記憶装置に対
するデータの入出力が可能なマイクロコンピュータに関
する。
【0002】
【従来の技術】図8を参照して、DLC回路を有する従
来の一例のマイクロコンピュータ は、CPU1と、レ
ジスタ群3、DRAM(Dynamic Random
Access Memory)4、SRAM(Sta
tic RAM)5、およびフラッシュメモリ(Fla
sh−ROM(Read−Only Memory))
6と、CPU1および各記憶装置3、4、5、6の間に
設けられたBIU(バスインターフェース回路)2と、
フラッシュメモリ6へのデータの書込(ダウンロード)
およびフラッシュメモリ6からのデータの読出を行なう
ためのDLC48と、モード設定のための外部信号21
に応答してこのマイクロコンピュータの動作モードをダ
ウンロードモードに設定する信号Aを出力するためのモ
ード設定回路8と、リセット設定のための外部信号22
に応答してリセット信号15を発生してCPU1、BI
U2、レジスタ群3、DRAM4およびSRAM5に与
えるためのリセット信号発生回路9と、第1の入力がリ
セット信号15に結合され、第2の入力が信号Aの反転
したものに結合され、リセット信号16を出力するため
のANDゲート41と、バス群12を受ける第1の入力
と、フラッシュメモリ制御信号群13を受ける第2の入
力とを有し、信号Aによって制御されるセレクタ11と
を含む。
来の一例のマイクロコンピュータ は、CPU1と、レ
ジスタ群3、DRAM(Dynamic Random
Access Memory)4、SRAM(Sta
tic RAM)5、およびフラッシュメモリ(Fla
sh−ROM(Read−Only Memory))
6と、CPU1および各記憶装置3、4、5、6の間に
設けられたBIU(バスインターフェース回路)2と、
フラッシュメモリ6へのデータの書込(ダウンロード)
およびフラッシュメモリ6からのデータの読出を行なう
ためのDLC48と、モード設定のための外部信号21
に応答してこのマイクロコンピュータの動作モードをダ
ウンロードモードに設定する信号Aを出力するためのモ
ード設定回路8と、リセット設定のための外部信号22
に応答してリセット信号15を発生してCPU1、BI
U2、レジスタ群3、DRAM4およびSRAM5に与
えるためのリセット信号発生回路9と、第1の入力がリ
セット信号15に結合され、第2の入力が信号Aの反転
したものに結合され、リセット信号16を出力するため
のANDゲート41と、バス群12を受ける第1の入力
と、フラッシュメモリ制御信号群13を受ける第2の入
力とを有し、信号Aによって制御されるセレクタ11と
を含む。
【0003】セレクタ11は、リセット信号発生回路9
から与えられる信号Aによって制御される。セレクタ1
1 は、信号Aが”L”レベルのときセレクタ11から
のフラッシュメモリの制御信号群14をフラッシュメモ
リ制御バス群12に接続する。セレクタ11はまた、信
号Aが”H”レベルのときにはフラッシュメモリの制御
信号群14を信号群13に接続する。
から与えられる信号Aによって制御される。セレクタ1
1 は、信号Aが”L”レベルのときセレクタ11から
のフラッシュメモリの制御信号群14をフラッシュメモ
リ制御バス群12に接続する。セレクタ11はまた、信
号Aが”H”レベルのときにはフラッシュメモリの制御
信号群14を信号群13に接続する。
【0004】この従来のマイクロコンピュータでは、リ
セット中にDLC48がフラッシュメモリ6のデータを
以下のようにして書換えることができる。
セット中にDLC48がフラッシュメモリ6のデータを
以下のようにして書換えることができる。
【0005】まず、リセット設定のための外部信号22
がリセット信号発生回路9に与えられる。リセット信号
発生回路9はその出力するリセット信号15を”H”レ
ベルとする。リセット信号15が”H”レベルとなるこ
とによりCPU1、BIU2、レジスタ群3、DRAM
4、SRAM5はいずれもリセットされ停止状態とな
る。またこの”H”レベルのリセット信号15 はAN
Dゲート41の第1の入力にも与えられる。モード設定
回路8の出力する信号Aが”L”レベル(非ダウンロー
ドモード)であるものとするとANDゲート41の他方
入力は反転されて”H”レベルとなっているのでAND
ゲート41の出力するリセット信号16は”H”レベル
となりフラッシュメモリ6はリセットされ停止状態とな
る。
がリセット信号発生回路9に与えられる。リセット信号
発生回路9はその出力するリセット信号15を”H”レ
ベルとする。リセット信号15が”H”レベルとなるこ
とによりCPU1、BIU2、レジスタ群3、DRAM
4、SRAM5はいずれもリセットされ停止状態とな
る。またこの”H”レベルのリセット信号15 はAN
Dゲート41の第1の入力にも与えられる。モード設定
回路8の出力する信号Aが”L”レベル(非ダウンロー
ドモード)であるものとするとANDゲート41の他方
入力は反転されて”H”レベルとなっているのでAND
ゲート41の出力するリセット信号16は”H”レベル
となりフラッシュメモリ6はリセットされ停止状態とな
る。
【0006】次に、マイクロコンピュータをダウンロー
ドモードに設定するモード設定のための外部信号21が
モード設定回路8に与えられる。モード設定回路8はそ
の出力する信号Aを”H”レベルとする。この信号Aは
反転されてANDゲート41の第2の入力に与えられ
る。ANDゲート41の出力はしたがって”L”レベル
となり、フラッシュメモリ6は動作可能な状態となる。
すなわちANDゲート41の出力は、リセット中かつダ
ウンロードモード時に限り”H”レベルとなり、他の場
合には”L”となる。
ドモードに設定するモード設定のための外部信号21が
モード設定回路8に与えられる。モード設定回路8はそ
の出力する信号Aを”H”レベルとする。この信号Aは
反転されてANDゲート41の第2の入力に与えられ
る。ANDゲート41の出力はしたがって”L”レベル
となり、フラッシュメモリ6は動作可能な状態となる。
すなわちANDゲート41の出力は、リセット中かつダ
ウンロードモード時に限り”H”レベルとなり、他の場
合には”L”となる。
【0007】信号Aが”H”レベルなので、セレクタ1
1はフラッシュメモリ制御信号群13をフラッシュメモ
リの制御信号群14に接続し、DLC48がフラッシュ
メモリ6 を制御できる状態となる。この状態でDLC
のための外部信号20にしたがって、DLC48を介し
てフラッシュメモリ6のデータの書換が実行される。こ
のとき、DLC48はDLCのための外部信号20を受
取って、フラッシュメモリ6を制御可能なフラッシュメ
モリ制御信号群13に変換しセレクタ11に出力する。
またDLC48は、フラッシュメモリ6から受取ったフ
ラッシュメモリの制御信号群14の信号を、予め定めら
れたフォーマットに変換してDLCのための外部信号2
0として出力する動作を行う。
1はフラッシュメモリ制御信号群13をフラッシュメモ
リの制御信号群14に接続し、DLC48がフラッシュ
メモリ6 を制御できる状態となる。この状態でDLC
のための外部信号20にしたがって、DLC48を介し
てフラッシュメモリ6のデータの書換が実行される。こ
のとき、DLC48はDLCのための外部信号20を受
取って、フラッシュメモリ6を制御可能なフラッシュメ
モリ制御信号群13に変換しセレクタ11に出力する。
またDLC48は、フラッシュメモリ6から受取ったフ
ラッシュメモリの制御信号群14の信号を、予め定めら
れたフォーマットに変換してDLCのための外部信号2
0として出力する動作を行う。
【0008】なお、非リセット時のメモリアクセスにお
いてBIU2はCPU1の動作と同期をとるために、C
PU1からのアクセス要求の処理が完了したときにはA
CK(完了)信号を信号群18を介してCPU1に出力
する。
いてBIU2はCPU1の動作と同期をとるために、C
PU1からのアクセス要求の処理が完了したときにはA
CK(完了)信号を信号群18を介してCPU1に出力
する。
【0009】図9に、従来のマイクロコンピュータの他
の例のブロック図を示す。このマイクロコンピュータ
は、フラッシュメモリ6のみならず、レジスタ群3、D
RAM4、およびSRAM5ともDLCを介してデータ
の入出力が可能なものである。
の例のブロック図を示す。このマイクロコンピュータ
は、フラッシュメモリ6のみならず、レジスタ群3、D
RAM4、およびSRAM5ともDLCを介してデータ
の入出力が可能なものである。
【0010】図9に示されるマイクロコンピュータが図
8に示されるものと異なるのは、BIU2とレジスタ群
3、DRAM4およびSRAM5との間に、それぞれセ
レクタ30、セレクタ31およびセレクタ32が追加し
て設けられている点と、図8のDLC48に替えて、フ
ラッシュメモリ制御信号群13に加えてこれらセレクタ
30〜32を制御するためのレジスタ群制御信号群2
7、DRAM制御信号群28およびSRAM制御信号群
29を生成しセレクタ30〜32に与えるためのDLC
50を含んでいる点とである。図9において、図8に示
されている部品と同じ部品にはそれぞれ同じ参照番号を
付してある。それらの機能および名称も同一である。し
たがってここではそれらについての詳細な説明は繰返さ
ない。
8に示されるものと異なるのは、BIU2とレジスタ群
3、DRAM4およびSRAM5との間に、それぞれセ
レクタ30、セレクタ31およびセレクタ32が追加し
て設けられている点と、図8のDLC48に替えて、フ
ラッシュメモリ制御信号群13に加えてこれらセレクタ
30〜32を制御するためのレジスタ群制御信号群2
7、DRAM制御信号群28およびSRAM制御信号群
29を生成しセレクタ30〜32に与えるためのDLC
50を含んでいる点とである。図9において、図8に示
されている部品と同じ部品にはそれぞれ同じ参照番号を
付してある。それらの機能および名称も同一である。し
たがってここではそれらについての詳細な説明は繰返さ
ない。
【0011】セレクタ30〜セレクタ32の機能はセレ
クタ11と同様であって、それぞれ信号群27〜29お
よびバス群12のいずれをレジスタ群3、DRAM4お
よびSRAM5に結合するかを選択するためのものであ
る。
クタ11と同様であって、それぞれ信号群27〜29お
よびバス群12のいずれをレジスタ群3、DRAM4お
よびSRAM5に結合するかを選択するためのものであ
る。
【0012】このマイクロコンピュータでは、フラッシ
ュメモリ6のみならずレジスタ群3、DRAM4および
SRAM5に対してもDLC50を介してデータの入出
力ができる。
ュメモリ6のみならずレジスタ群3、DRAM4および
SRAM5に対してもDLC50を介してデータの入出
力ができる。
【0013】
【発明が解決しようとする課題】図8に示すマイクロコ
ンピュータでは、記憶装置が複数あるにもかかわらず、
DLC48を介してデータの入出力ができるのはフラッ
シュメモリ6のみである。任意の記憶装置に対してデー
タの入出力が可能なマイクロコンピュータを提供するこ
とが望ましい。
ンピュータでは、記憶装置が複数あるにもかかわらず、
DLC48を介してデータの入出力ができるのはフラッ
シュメモリ6のみである。任意の記憶装置に対してデー
タの入出力が可能なマイクロコンピュータを提供するこ
とが望ましい。
【0014】図9に示すマイクロコンピュータでは、任
意の記憶装置に対してDLC50を介したデータの入出
力が可能である。しかしこのマイクロコンピュータで
は、そのために各記憶装置に特化した信号を別々に生成
し出力できるDLC50を設ける必要がある。そのため
にDLC50の回路面積が増大する。さらに各記憶装置
ごとにセレクタを設ける必要があるので、マイクロコン
ピュータ全体の回路面積がさらに増大してしまう。ま
た、複数個の記憶装置を用いた場合、それらの種類によ
りアクセス速度が異なる。そうした場合でも、確実に、
かつできるだけ高速にデータの入出力が行えるようにす
ることが望ましい。
意の記憶装置に対してDLC50を介したデータの入出
力が可能である。しかしこのマイクロコンピュータで
は、そのために各記憶装置に特化した信号を別々に生成
し出力できるDLC50を設ける必要がある。そのため
にDLC50の回路面積が増大する。さらに各記憶装置
ごとにセレクタを設ける必要があるので、マイクロコン
ピュータ全体の回路面積がさらに増大してしまう。ま
た、複数個の記憶装置を用いた場合、それらの種類によ
りアクセス速度が異なる。そうした場合でも、確実に、
かつできるだけ高速にデータの入出力が行えるようにす
ることが望ましい。
【0015】したがって本願発明の目的は、複数の記憶
装置を備えたマイクロコンピュータにおいて、CPUに
よる制御とは独立に、必要な回路面積の増大を招くこと
なく任意の記憶装置との間でデータの入出力ができるD
LCを備えたマイクロコンピュータを提供することであ
る。
装置を備えたマイクロコンピュータにおいて、CPUに
よる制御とは独立に、必要な回路面積の増大を招くこと
なく任意の記憶装置との間でデータの入出力ができるD
LCを備えたマイクロコンピュータを提供することであ
る。
【0016】この発明のさらに他の目的は、複数の記憶
装置を備えたマイクロコンピュータにおいて、リセット
中に、必要な回路面積の増大を招くことなく任意の記憶
装置との間でデータの入出力ができるDLCを備えたマ
イクロコンピュータを提供することである。
装置を備えたマイクロコンピュータにおいて、リセット
中に、必要な回路面積の増大を招くことなく任意の記憶
装置との間でデータの入出力ができるDLCを備えたマ
イクロコンピュータを提供することである。
【0017】この発明のさらに他の目的は、複数の記憶
装置を備えたマイクロコンピュータにおいて、リセット
中に、必要な回路面積の増大を招くことなく任意の記憶
装置との間でデータの入出力を確実に行なうことができ
るDLCを備えたマイクロコンピュータを提供すること
である。
装置を備えたマイクロコンピュータにおいて、リセット
中に、必要な回路面積の増大を招くことなく任意の記憶
装置との間でデータの入出力を確実に行なうことができ
るDLCを備えたマイクロコンピュータを提供すること
である。
【0018】この発明のさらに他の目的は、複数の記憶
装置を備えたマイクロコンピュータにおいて、リセット
中のみならずリセット解除後にも、必要な回路面積の増
大を招くことなく任意の記憶装置との間でデータの入出
力を行なうことができるDLCを備えたマイクロコンピ
ュータを提供することである。
装置を備えたマイクロコンピュータにおいて、リセット
中のみならずリセット解除後にも、必要な回路面積の増
大を招くことなく任意の記憶装置との間でデータの入出
力を行なうことができるDLCを備えたマイクロコンピ
ュータを提供することである。
【0019】
【課題を解決するための手段】請求項1に記載の発明に
よれば、マイクロコンピュータは、複数個の記憶装置
と、複数個の記憶装置にバス群で接続されたバスインタ
ーフェース回路と、記憶装置を利用して動作する中央演
算処理装置と、複数個の記憶装置との間でデータの入出
力を行うダウンロード回路とを含み、さらに、マイクロ
コンピュータをリセットさせるための第1のリセット信
号を発生して中央演算処理装置に与える第1のリセット
信号発生回路と、ダウンロード回路を用いた入出力の実
行を指定するモード設定信号と第1のリセット信号とに
基づいて第2のリセット信号を発生して複数個の記憶装
置とバスインターフェース回路とに与える第2のリセッ
ト信号発生回路と、モード設定信号に応答して中央演算
処理装置およびダウンロード回路を選択的にバスインタ
ーフェース回路に結合するセレクタとを含む。
よれば、マイクロコンピュータは、複数個の記憶装置
と、複数個の記憶装置にバス群で接続されたバスインタ
ーフェース回路と、記憶装置を利用して動作する中央演
算処理装置と、複数個の記憶装置との間でデータの入出
力を行うダウンロード回路とを含み、さらに、マイクロ
コンピュータをリセットさせるための第1のリセット信
号を発生して中央演算処理装置に与える第1のリセット
信号発生回路と、ダウンロード回路を用いた入出力の実
行を指定するモード設定信号と第1のリセット信号とに
基づいて第2のリセット信号を発生して複数個の記憶装
置とバスインターフェース回路とに与える第2のリセッ
ト信号発生回路と、モード設定信号に応答して中央演算
処理装置およびダウンロード回路を選択的にバスインタ
ーフェース回路に結合するセレクタとを含む。
【0020】第1のリセット信号が発生されると中央演
算処理装置がリセットされ停止する。モード設定信号に
よりダウンロード回路を用いた入出力の実行が指定され
ない場合には、第2のリセット信号が発生されてバスイ
ンターフェース回路と、複数の記憶装置とに与えられて
これらも停止する。一方、ダウンロード回路を用いた入
出力の実行が指定された場合には第2のリセット信号は
発生されずバスインターフェース回路および複数の記憶
装置は動作可能な状態となる。このときセレクタはダウ
ンロード回路をバスインターフェース回路に結合するの
で、ダウンロード回路はバスインターフェース回路を介
して任意の記憶装置との間で入出力を行うことができ
る。
算処理装置がリセットされ停止する。モード設定信号に
よりダウンロード回路を用いた入出力の実行が指定され
ない場合には、第2のリセット信号が発生されてバスイ
ンターフェース回路と、複数の記憶装置とに与えられて
これらも停止する。一方、ダウンロード回路を用いた入
出力の実行が指定された場合には第2のリセット信号は
発生されずバスインターフェース回路および複数の記憶
装置は動作可能な状態となる。このときセレクタはダウ
ンロード回路をバスインターフェース回路に結合するの
で、ダウンロード回路はバスインターフェース回路を介
して任意の記憶装置との間で入出力を行うことができ
る。
【0021】請求項2に記載の発明によれば、請求項1
に記載の発明の構成に加え、バスインターフェース回路
は、ダウンロード回路からのアクセス要求の処理の完了
時に、完了信号をダウンロード回路に出力する。
に記載の発明の構成に加え、バスインターフェース回路
は、ダウンロード回路からのアクセス要求の処理の完了
時に、完了信号をダウンロード回路に出力する。
【0022】アクセス要求の処理の完了時に完了信号が
ダウンロード回路に与えられるので、ダウンロード回路
は確実にアクセスが完了した時点で次の処理を開始でき
る。複数の記憶装置のアクセス速度が異なっていても、
データの入出力を確実に行うことができる。
ダウンロード回路に与えられるので、ダウンロード回路
は確実にアクセスが完了した時点で次の処理を開始でき
る。複数の記憶装置のアクセス速度が異なっていても、
データの入出力を確実に行うことができる。
【0023】請求項3に記載の発明によれば、マイクロ
コンピュータは、複数個の記憶装置と、複数個の記憶装
置にバス群で接続されたバスインターフェース回路と、
記憶装置を利用して動作する中央演算処理装置と、複数
個の記憶装置との間でデータの入出力を行うダウンロー
ド回路とを含み、さらに、マイクロコンピュータをリセ
ットさせるための第1のリセット信号を発生して中央演
算処理装置に与える第1のリセット信号発生回路と、ダ
ウンロード回路を用いた入出力の実行を指定するモード
設定信号と第1のリセット信号とに基づいて第2のリセ
ット信号を発生して複数個の記憶装置とバスインターフ
ェース回路とに与える第2のリセット信号発生回路と、
モード設定信号、中央演算処理回路からバスインターフ
ェース回路に出力されるアクセス要求信号およびダウン
ロード回路からバスインターフェース回路に出力される
アクセス要求信号に基づいて、かつ演算処理装置からの
アクセス要求信号に優先的に応答して、中央演算処理装
置およびダウンロード回路を選択的にバスインターフェ
ース回路に結合するセレクタとを含む。
コンピュータは、複数個の記憶装置と、複数個の記憶装
置にバス群で接続されたバスインターフェース回路と、
記憶装置を利用して動作する中央演算処理装置と、複数
個の記憶装置との間でデータの入出力を行うダウンロー
ド回路とを含み、さらに、マイクロコンピュータをリセ
ットさせるための第1のリセット信号を発生して中央演
算処理装置に与える第1のリセット信号発生回路と、ダ
ウンロード回路を用いた入出力の実行を指定するモード
設定信号と第1のリセット信号とに基づいて第2のリセ
ット信号を発生して複数個の記憶装置とバスインターフ
ェース回路とに与える第2のリセット信号発生回路と、
モード設定信号、中央演算処理回路からバスインターフ
ェース回路に出力されるアクセス要求信号およびダウン
ロード回路からバスインターフェース回路に出力される
アクセス要求信号に基づいて、かつ演算処理装置からの
アクセス要求信号に優先的に応答して、中央演算処理装
置およびダウンロード回路を選択的にバスインターフェ
ース回路に結合するセレクタとを含む。
【0024】第1のリセット信号が発生されると中央演
算処理装置がリセットされ停止する。モード設定信号に
よりダウンロード回路を用いた入出力の実行が指定され
ない場合には、第2のリセット信号が発生されてバスイ
ンターフェース回路と、複数の記憶装置とに与えられて
これらも停止する。一方、ダウンロード回路を用いた入
出力の実行が指定された場合には第2のリセット信号は
発生されずバスインターフェース回路および複数の記憶
装置は動作可能な状態となる。このときセレクタはダウ
ンロード回路をバスインターフェース回路に結合するの
で、ダウンロード回路はバスインターフェース回路を介
して任意の記憶装置との間で入出力を行うことができ
る。さらに、第1、第2のリセット信号が発生されない
リセット解除の状態では、セレクタは中央演算処理装置
からのアクセス要求と、ダウンロード回路からのアクセ
ス要求とに基づいて、アクセス要求のあった回路をバス
インターフェース回路に接続するので、リセット解除
後、中央演算処理装置の動作中にもダウンロード回路を
用いた記憶装置へのアクセスが可能になる。またセレク
タは中央演算処理装置のアクセス要求をダウンロード回
路のアクセス要求より優先して処理するので、中央演算
処理装置の動作を阻害するおそれはない。
算処理装置がリセットされ停止する。モード設定信号に
よりダウンロード回路を用いた入出力の実行が指定され
ない場合には、第2のリセット信号が発生されてバスイ
ンターフェース回路と、複数の記憶装置とに与えられて
これらも停止する。一方、ダウンロード回路を用いた入
出力の実行が指定された場合には第2のリセット信号は
発生されずバスインターフェース回路および複数の記憶
装置は動作可能な状態となる。このときセレクタはダウ
ンロード回路をバスインターフェース回路に結合するの
で、ダウンロード回路はバスインターフェース回路を介
して任意の記憶装置との間で入出力を行うことができ
る。さらに、第1、第2のリセット信号が発生されない
リセット解除の状態では、セレクタは中央演算処理装置
からのアクセス要求と、ダウンロード回路からのアクセ
ス要求とに基づいて、アクセス要求のあった回路をバス
インターフェース回路に接続するので、リセット解除
後、中央演算処理装置の動作中にもダウンロード回路を
用いた記憶装置へのアクセスが可能になる。またセレク
タは中央演算処理装置のアクセス要求をダウンロード回
路のアクセス要求より優先して処理するので、中央演算
処理装置の動作を阻害するおそれはない。
【0025】
【発明の実施の形態】[実施形態1]図1を参照して、
本願発明の実施形態1にかかるマイクロコンピュータが
図8に示す従来のものと異なるのは、図8のDLC48
に替えて、DLCのための外部信号20を受け取ってこ
れらをBIU2の制御可能な制御信号群17に変換する
とともに、BIU2から受けた信号群17を予め定めら
れたフォーマットに変換して外部に信号20として出力
する、ダウンロード機能を有するDLC7を含む点、図
8のセレクタ11に替えて、CPU1からの制御信号群
18を受ける第1の入力と、DLCからの制御信号群1
7を受ける第2の入力とを有し、信号Aによって制御さ
れていずれかを選択的にBIU2に対する制御信号群1
9と接続するためのセレクタ10 を含んでいる点、お
よび第1のリセット信号15がCPU1のみに与えら
れ、BIU2、レジスタ群3、DRAM4、SRAM5
およびフラッシュメモリ6にはANDゲート41の出力
する第2のリセット信号16が与えられている点であ
る。なお、DLCのための外部信号20は従来技術の項
で述べたDLCのための外部信号20と同じフォーマッ
トの場合もあるだろうし、違うフォーマットの場合もあ
る。
本願発明の実施形態1にかかるマイクロコンピュータが
図8に示す従来のものと異なるのは、図8のDLC48
に替えて、DLCのための外部信号20を受け取ってこ
れらをBIU2の制御可能な制御信号群17に変換する
とともに、BIU2から受けた信号群17を予め定めら
れたフォーマットに変換して外部に信号20として出力
する、ダウンロード機能を有するDLC7を含む点、図
8のセレクタ11に替えて、CPU1からの制御信号群
18を受ける第1の入力と、DLCからの制御信号群1
7を受ける第2の入力とを有し、信号Aによって制御さ
れていずれかを選択的にBIU2に対する制御信号群1
9と接続するためのセレクタ10 を含んでいる点、お
よび第1のリセット信号15がCPU1のみに与えら
れ、BIU2、レジスタ群3、DRAM4、SRAM5
およびフラッシュメモリ6にはANDゲート41の出力
する第2のリセット信号16が与えられている点であ
る。なお、DLCのための外部信号20は従来技術の項
で述べたDLCのための外部信号20と同じフォーマッ
トの場合もあるだろうし、違うフォーマットの場合もあ
る。
【0026】図1において、図8に示されている部品と
同一の部品には同一の参照符号を付してある。それらの
名称および機能も同一である。したがって、ここではそ
れらについての詳細な説明は繰返さない。
同一の部品には同一の参照符号を付してある。それらの
名称および機能も同一である。したがって、ここではそ
れらについての詳細な説明は繰返さない。
【0027】図2を参照して、セレクタ10は、信号A
が”H”レベルのときにはDLCからの制御信号群17
をBIU2に対する制御信号群19に接続し、信号A
が”L”レベルのときにはCPU1からの制御信号群1
8をBIU2に対する制御信号群19に接続する。DL
Cからの制御信号群17は、DLC7からBIU2への
データアクセス要求信号RDA、読出/書込識別信号R
/W、アクセス要求バイト数信号BYTE、メモリの基
底アドレスのためのADバスおよびデータのためのバス
DB_Wを含む信号群23と、セレクタ10を介してB
IU2からDLC7への、読出/書込の完了を示す完了
信号ACKおよびデータのためのバスDB_Rを含む信
号群24とを含む。CPU1からの制御信号群18も同
様にCPU1からBIU2への信号群25と、セレクタ
10を介してBIU2からCPU1への信号群26とを
含む。
が”H”レベルのときにはDLCからの制御信号群17
をBIU2に対する制御信号群19に接続し、信号A
が”L”レベルのときにはCPU1からの制御信号群1
8をBIU2に対する制御信号群19に接続する。DL
Cからの制御信号群17は、DLC7からBIU2への
データアクセス要求信号RDA、読出/書込識別信号R
/W、アクセス要求バイト数信号BYTE、メモリの基
底アドレスのためのADバスおよびデータのためのバス
DB_Wを含む信号群23と、セレクタ10を介してB
IU2からDLC7への、読出/書込の完了を示す完了
信号ACKおよびデータのためのバスDB_Rを含む信
号群24とを含む。CPU1からの制御信号群18も同
様にCPU1からBIU2への信号群25と、セレクタ
10を介してBIU2からCPU1への信号群26とを
含む。
【0028】さて、この実施形態1にかかるマイクロコ
ンピュータは、ダウンロードに関して以下のように動作
する。まず最初に記憶装置からの読出、次に記憶装置へ
の書込の順序で説明する。
ンピュータは、ダウンロードに関して以下のように動作
する。まず最初に記憶装置からの読出、次に記憶装置へ
の書込の順序で説明する。
【0029】最初に、マイクロコンピュータがリセット
中であるものとする。このとき、リセット信号15は”
H”レベルである。ダウンロードモードでないときは、
信号Aは”L”レベルである。リセット信号16は”
H”レベルとなり、レジスタ群3、DRAM4、SRA
M5およびフラッシュメモリ6 はいずれもリセットさ
れ停止状態となる。
中であるものとする。このとき、リセット信号15は”
H”レベルである。ダウンロードモードでないときは、
信号Aは”L”レベルである。リセット信号16は”
H”レベルとなり、レジスタ群3、DRAM4、SRA
M5およびフラッシュメモリ6 はいずれもリセットさ
れ停止状態となる。
【0030】ここでモード設定のための外部信号21が
入力されたものとする。モード設定回路8の出力する信
号Aは”H”レベルとなる。したがってリセット信号1
6は”L”レベルとなり、レジスタ群3、DRAM4、
SRAM5およびフラッシュメモリ6はいずれも動作可
能な状態となる。一方リセット信号15は”H”レベル
なのでCPU1はリセットされたままである。
入力されたものとする。モード設定回路8の出力する信
号Aは”H”レベルとなる。したがってリセット信号1
6は”L”レベルとなり、レジスタ群3、DRAM4、
SRAM5およびフラッシュメモリ6はいずれも動作可
能な状態となる。一方リセット信号15は”H”レベル
なのでCPU1はリセットされたままである。
【0031】信号Aが”H”レベルであるため、セレク
タ10はDLCからの制御信号群17を選択してBIU
2に対する制御信号群19に接続する。BIU2に対す
る制御信号群19はBIU2を介してレジスタ群3、D
RAM4、SRAM5およびフラッシュメモリ6に分配
されるため、DLC7はセレクタ10およびBIU2を
介してレジスタ群3、DRAM4、SRAM5およびフ
ラッシュメモリ6を制御することが可能となる。したが
って、DLCのための外部信号20を用いて、レジスタ
群3、DRAM4、SRAM5およびフラッシュメモリ
6を制御して読出を行うことができるようになる。これ
は書込の場合も同様である。
タ10はDLCからの制御信号群17を選択してBIU
2に対する制御信号群19に接続する。BIU2に対す
る制御信号群19はBIU2を介してレジスタ群3、D
RAM4、SRAM5およびフラッシュメモリ6に分配
されるため、DLC7はセレクタ10およびBIU2を
介してレジスタ群3、DRAM4、SRAM5およびフ
ラッシュメモリ6を制御することが可能となる。したが
って、DLCのための外部信号20を用いて、レジスタ
群3、DRAM4、SRAM5およびフラッシュメモリ
6を制御して読出を行うことができるようになる。これ
は書込の場合も同様である。
【0032】図3を参照して、信号Aが”H”レベルな
のでセレクタ10はDLC7からの信号群23をBIU
2に対する制御信号群19に接続する。このときDLC
7はデータアクセス要求信号RDAを”H”レベルにす
る。DLC7はまた、読出/書込識別信号R/Wを”
H”レベルとする。これはメモリに対するデータアクセ
ス要求が読出要求であることをBIU2に知らせる。D
LC7はさらに、アクセス要求バイト数信号BYTE
に、読出したいデータバイト数を出力し、ADバスに読
出したいメモリの基底アドレスを出力する。この基底ア
ドレスにより選択されるメモリが定まる。
のでセレクタ10はDLC7からの信号群23をBIU
2に対する制御信号群19に接続する。このときDLC
7はデータアクセス要求信号RDAを”H”レベルにす
る。DLC7はまた、読出/書込識別信号R/Wを”
H”レベルとする。これはメモリに対するデータアクセ
ス要求が読出要求であることをBIU2に知らせる。D
LC7はさらに、アクセス要求バイト数信号BYTE
に、読出したいデータバイト数を出力し、ADバスに読
出したいメモリの基底アドレスを出力する。この基底ア
ドレスにより選択されるメモリが定まる。
【0033】BIU2は、上記したデータアクセス要求
信号RDA、読出/書込識別信号R/W、アクセス要求
バイト数信号BYTEおよび基底アドレスADを受け
て、バス群12を用いてDLC7が所望するメモリのデ
ータを読出す。そして、BIU2は、このようにして読
出されたデータをバスDB_Rにのせ、セレクタ10を
介してDLC7に出力する。また、このときBIU2
は、読出が完了したことを知らせる完了信号ACKをセ
レクタ10 を介してDLC7に与える。
信号RDA、読出/書込識別信号R/W、アクセス要求
バイト数信号BYTEおよび基底アドレスADを受け
て、バス群12を用いてDLC7が所望するメモリのデ
ータを読出す。そして、BIU2は、このようにして読
出されたデータをバスDB_Rにのせ、セレクタ10を
介してDLC7に出力する。また、このときBIU2
は、読出が完了したことを知らせる完了信号ACKをセ
レクタ10 を介してDLC7に与える。
【0034】DLC7は、BIU2からの完了信号AC
Kを受けて、バスDB_R上のデータを格納する。さら
にDLCのための外部信号20を用いて、この読出され
たデータを外部に出力する。
Kを受けて、バスDB_R上のデータを格納する。さら
にDLCのための外部信号20を用いて、この読出され
たデータを外部に出力する。
【0035】所望のメモリへの書込は以下のようにして
行われる。ダウンロードモードの設定までは読出のとき
の動作と同様である。図4を参照して、信号Aが”H”
レベルとなるのでDLCからの制御信号群17がBIU
2に対する制御信号群19に接続される。DLC7はデ
ータアクセス要求信号RDA を”H”レベルにする。
またDLC7は読出/書込識別信号R/W を”L”レ
ベルにして、このデータアクセスが書込要求であること
をBIU2に知らせる。DLC7はアクセス要求バイト
数信号BYTEに、メモリに書込みたいバイト数を出力
し書き込みたいメモリの基底アドレスをADバス上に出
力する。さらにDLC7は、書込むべきデータをバスD
B_W上に出力する。
行われる。ダウンロードモードの設定までは読出のとき
の動作と同様である。図4を参照して、信号Aが”H”
レベルとなるのでDLCからの制御信号群17がBIU
2に対する制御信号群19に接続される。DLC7はデ
ータアクセス要求信号RDA を”H”レベルにする。
またDLC7は読出/書込識別信号R/W を”L”レ
ベルにして、このデータアクセスが書込要求であること
をBIU2に知らせる。DLC7はアクセス要求バイト
数信号BYTEに、メモリに書込みたいバイト数を出力
し書き込みたいメモリの基底アドレスをADバス上に出
力する。さらにDLC7は、書込むべきデータをバスD
B_W上に出力する。
【0036】BIU2 は、これら信号データアクセス
要求信号RDA、読出/書込識別信号R/W、アクセス
要求バイト数信号BYTE、メモリ基底アドレスADお
よびバスDB_W上のデータを受けて、DLC7が所望
するメモリの指定されたアドレスにバス群12を用いて
データを書込む。そしてBIU2は、この書込が完了し
た場合、完了を知らせるために完了信号ACKを出力す
る。
要求信号RDA、読出/書込識別信号R/W、アクセス
要求バイト数信号BYTE、メモリ基底アドレスADお
よびバスDB_W上のデータを受けて、DLC7が所望
するメモリの指定されたアドレスにバス群12を用いて
データを書込む。そしてBIU2は、この書込が完了し
た場合、完了を知らせるために完了信号ACKを出力す
る。
【0037】DLC7は、この完了信号ACKを受信し
てバスDB_R上の内容を格納する。そして、DLC7
によるメモリへの書込が完了したことを知らせる信号を
DLCのための外部信号20を用いて外部に出力する。
てバスDB_R上の内容を格納する。そして、DLC7
によるメモリへの書込が完了したことを知らせる信号を
DLCのための外部信号20を用いて外部に出力する。
【0038】こうして、この実施形態1の装置によれ
ば、DLC7はセレクタ10 およびBIU2を介して
所望のメモリにアクセスすることができる。そのため、
特に各メモリごとに特化した信号を生成し出力する必要
はない。またセレクタ10は一つのみ必要なだけであ
り、そ の占める面積は図8に記載したセレクタ11と
大差ない。その結果、DLC7のための回路面積の増大
を回避し、またマイクロコンピュータのチップ面積の増
大を回避しならが、任意のメモリとの間のデータの入出
力を行うことができる。
ば、DLC7はセレクタ10 およびBIU2を介して
所望のメモリにアクセスすることができる。そのため、
特に各メモリごとに特化した信号を生成し出力する必要
はない。またセレクタ10は一つのみ必要なだけであ
り、そ の占める面積は図8に記載したセレクタ11と
大差ない。その結果、DLC7のための回路面積の増大
を回避し、またマイクロコンピュータのチップ面積の増
大を回避しならが、任意のメモリとの間のデータの入出
力を行うことができる。
【0039】また、BIU2からはデータの読出/書込
の完了を示す完了信号ACKをDLC7に出力するよう
にした。その結果、各メモリの書換/読出に要する時間
が互いに異なっている場合であっても、BIU2による
読出/書込が確実に完了した時点でDLC7が次の動作
を開始でき、読出データの外部への出力または次のデー
タの書込を正しく行える。また、DLC7が不必要に長
い時間待つ必要がないので、処理が高速化できる。[実
施形態2]上記した実施形態1のマイクロコンピュータ
では、マイクロコンピュータのリセット中に各メモリと
のデータの入出力をDLC7を用いて行っている。しか
し、メモリへのダウンロードがマイクロコンピュータの
リセット中にしか行えないのでは、ダウンロードをする
ためにいちいちマイクロコンピュータをリセットしCP
U1を停止させなければならない。これでは不便であ
る。実施形態2のマイクロコンピュータは、CPU1を
停止させずに任意のメモリとのデータの入出力を可能と
するものである。
の完了を示す完了信号ACKをDLC7に出力するよう
にした。その結果、各メモリの書換/読出に要する時間
が互いに異なっている場合であっても、BIU2による
読出/書込が確実に完了した時点でDLC7が次の動作
を開始でき、読出データの外部への出力または次のデー
タの書込を正しく行える。また、DLC7が不必要に長
い時間待つ必要がないので、処理が高速化できる。[実
施形態2]上記した実施形態1のマイクロコンピュータ
では、マイクロコンピュータのリセット中に各メモリと
のデータの入出力をDLC7を用いて行っている。しか
し、メモリへのダウンロードがマイクロコンピュータの
リセット中にしか行えないのでは、ダウンロードをする
ためにいちいちマイクロコンピュータをリセットしCP
U1を停止させなければならない。これでは不便であ
る。実施形態2のマイクロコンピュータは、CPU1を
停止させずに任意のメモリとのデータの入出力を可能と
するものである。
【0040】図5を参照して、この実施形態2にかかる
マイクロコンピュータが図1に示される実施形態1のマ
イクロコンピュータと異なるのは、信号Aと、DLC7
からの制御信号群17の一部(データアクセス要求信号
RDA)と、CPU1からの制御信号群18の一部(C
PU1からBIU2へのアクセス要求信号RDA_CP
U)とを受け、セレクタ10を制御するための信号Bを
生成してセレクタ10に制御信号として与えるためのセ
レクタ制御信号発生回路42を新たに含む点である。他
の点ではこのマイクロコンピュータは実施形態1のマイ
クロコンピュータと同じである。したがって、図5にお
いて図1に示される各部品と同一の部品には同一の参照
番号を付し、それらの詳細な説明はここでは繰返さな
い。
マイクロコンピュータが図1に示される実施形態1のマ
イクロコンピュータと異なるのは、信号Aと、DLC7
からの制御信号群17の一部(データアクセス要求信号
RDA)と、CPU1からの制御信号群18の一部(C
PU1からBIU2へのアクセス要求信号RDA_CP
U)とを受け、セレクタ10を制御するための信号Bを
生成してセレクタ10に制御信号として与えるためのセ
レクタ制御信号発生回路42を新たに含む点である。他
の点ではこのマイクロコンピュータは実施形態1のマイ
クロコンピュータと同じである。したがって、図5にお
いて図1に示される各部品と同一の部品には同一の参照
番号を付し、それらの詳細な説明はここでは繰返さな
い。
【0041】図6を参照して、DLC7からの制御信号
群17はDLC7からBIU2への信号群23と、BI
U2からDLC7への信号群24とを含む。DLC7か
らBIU2への信号群23はデータアクセス要求信号R
DA、読出/書込識別信号R/W、アクセス要求バイト
数信号BYTE、ADバスおよびバスDB_Wを含む。
信号群24は完了信号ACKおよびバスDB_Wを含
む。これらはいずれも実施形態1のものと同様である。
群17はDLC7からBIU2への信号群23と、BI
U2からDLC7への信号群24とを含む。DLC7か
らBIU2への信号群23はデータアクセス要求信号R
DA、読出/書込識別信号R/W、アクセス要求バイト
数信号BYTE、ADバスおよびバスDB_Wを含む。
信号群24は完了信号ACKおよびバスDB_Wを含
む。これらはいずれも実施形態1のものと同様である。
【0042】この実施形態2のマイクロコンピュータで
はしかし、データアクセス要求信号RDAとCPU1か
らBIU2へのアクセス要求信号RDA_CPUとがセ
レクタ制御信号発生回路42に与えられている。
はしかし、データアクセス要求信号RDAとCPU1か
らBIU2へのアクセス要求信号RDA_CPUとがセ
レクタ制御信号発生回路42に与えられている。
【0043】図7を参照して、セレクタ制御信号発生回
路42は、CPU1からBIU2へのアクセス要求信号
RDA_CPUの反転したものに結合される第1の入力
と、データアクセス要求信号RDAに結合される第2の
入力とを有するANDゲート45と、ANDゲート45
の出力に結合される第1の入力と、信号Aに結合される
第2の入力とを有するORゲート46とを含む。ORゲ
ート46の出力は信号Bとしてセレクタ10に与えられ
る。
路42は、CPU1からBIU2へのアクセス要求信号
RDA_CPUの反転したものに結合される第1の入力
と、データアクセス要求信号RDAに結合される第2の
入力とを有するANDゲート45と、ANDゲート45
の出力に結合される第1の入力と、信号Aに結合される
第2の入力とを有するORゲート46とを含む。ORゲ
ート46の出力は信号Bとしてセレクタ10に与えられ
る。
【0044】なお、DLC7はBIU2に対してアクセ
ス要求を出すときはデータアクセス要求信号RDAを”
H”レベルにする。またCPU1もBIU2に対してア
クセス要求を出すときはCPU1からBIU2へのアク
セス要求信号RDA_CPUを”H”レベルとする。信
号Aの意味は実施形態1の場合と同様である。
ス要求を出すときはデータアクセス要求信号RDAを”
H”レベルにする。またCPU1もBIU2に対してア
クセス要求を出すときはCPU1からBIU2へのアク
セス要求信号RDA_CPUを”H”レベルとする。信
号Aの意味は実施形態1の場合と同様である。
【0045】この実施形態2のマイクロコンピュータで
は、セレクタ制御信号発生回路42は以下のように動作
してセレクタ10 を制御する。まずリセット時につい
て考える。リセット時には信号Aは”H”レベルとな
る。ANDゲート45の出力のレベルにかかわらず、O
Rゲート46の出力する信号Bは”H”レベルとなる。
よってセレクタ10はDLCからの制御信号群17をB
IU2に対する制御信号群19に接続する。また、リセ
ット信号15は”H”レベル、リセット信号16は”
L”レベルとなっている。したがってCPU1はリセッ
トされて停止状態となるが、レジスタ群3、DRAM
4、SRAM5およびフラッシュメモリ6はいずれも動
作可能な状態となっている。以下、DLC7による各メ
モリへのデータの書込および各メモリからのデータの読
出は実施形態1の場合と同様に行われる。
は、セレクタ制御信号発生回路42は以下のように動作
してセレクタ10 を制御する。まずリセット時につい
て考える。リセット時には信号Aは”H”レベルとな
る。ANDゲート45の出力のレベルにかかわらず、O
Rゲート46の出力する信号Bは”H”レベルとなる。
よってセレクタ10はDLCからの制御信号群17をB
IU2に対する制御信号群19に接続する。また、リセ
ット信号15は”H”レベル、リセット信号16は”
L”レベルとなっている。したがってCPU1はリセッ
トされて停止状態となるが、レジスタ群3、DRAM
4、SRAM5およびフラッシュメモリ6はいずれも動
作可能な状態となっている。以下、DLC7による各メ
モリへのデータの書込および各メモリからのデータの読
出は実施形態1の場合と同様に行われる。
【0046】次に、セレクタ制御信号発生回路42はリ
セット解除後(信号15、16がともに”L”の時)は
以下のように動作する。信号Aは”L”レベルとなる。
したがって、信号BのレベルはCPU1からBIU2へ
のアクセス要求信号RDA_CPUおよびデータアクセ
ス要求信号RDAのレベルによって決定される。
セット解除後(信号15、16がともに”L”の時)は
以下のように動作する。信号Aは”L”レベルとなる。
したがって、信号BのレベルはCPU1からBIU2へ
のアクセス要求信号RDA_CPUおよびデータアクセ
ス要求信号RDAのレベルによって決定される。
【0047】CPU1がBIU2を介して各メモリにア
クセスするときには、CPU1はCPU1からBIU2
へのアクセス要求信号RDA_CPUを”H”レベルと
する。ANDゲート45の出力はデータアクセス要求信
号RDAのレベルにかかわらず”L”レベルとなる。信
号Aは”L”レベルなので、信号Bは”L”レベルとな
る。したがってセレクタ10はCPU1からの制御信号
群18をBIU2に対する制御信号群19に接続し、C
PU1による各メモリへのアクセスが行われる。このと
き、仮にDLC7がデータアクセス要求信号RDAを”
H”レベルとしてもセレクタ10の接続はかわらない。
クセスするときには、CPU1はCPU1からBIU2
へのアクセス要求信号RDA_CPUを”H”レベルと
する。ANDゲート45の出力はデータアクセス要求信
号RDAのレベルにかかわらず”L”レベルとなる。信
号Aは”L”レベルなので、信号Bは”L”レベルとな
る。したがってセレクタ10はCPU1からの制御信号
群18をBIU2に対する制御信号群19に接続し、C
PU1による各メモリへのアクセスが行われる。このと
き、仮にDLC7がデータアクセス要求信号RDAを”
H”レベルとしてもセレクタ10の接続はかわらない。
【0048】次にCPU1がBIU2にアクセスしない
ときを考える。この場合、CPU1からBIU2へのア
クセス要求信号RDA_CPUは”L”レベルとなる。
ANDゲート45の出力レベルはデータアクセス要求信
号RDAによって決まる。DLC7がBIU2にアクセ
スするためにデータアクセス要求信号RDAを”H”レ
ベルとすると、ANDゲート45の出力も”H”レベル
となる。信号Bも”H”レベルとなって、セレクタ10
はDLCからの制御信号群17 をBIU2に対する制
御信号群19に接続し、DLC7 がBIU2を介して
各メモリにアクセスすることが可能となる。
ときを考える。この場合、CPU1からBIU2へのア
クセス要求信号RDA_CPUは”L”レベルとなる。
ANDゲート45の出力レベルはデータアクセス要求信
号RDAによって決まる。DLC7がBIU2にアクセ
スするためにデータアクセス要求信号RDAを”H”レ
ベルとすると、ANDゲート45の出力も”H”レベル
となる。信号Bも”H”レベルとなって、セレクタ10
はDLCからの制御信号群17 をBIU2に対する制
御信号群19に接続し、DLC7 がBIU2を介して
各メモリにアクセスすることが可能となる。
【0049】つまり、セレクタ制御信号発生回路42
は、CPU1がBIU2に対してアクセス要求を出した
ときには、DLC7からのアクセス要求より優先してC
PU1からのアクセス要求を処理する。DLC7がBI
U2 に対して出したアクセス要求が処理されるのは、
CPU1からのアクセス要求がない場合である。
は、CPU1がBIU2に対してアクセス要求を出した
ときには、DLC7からのアクセス要求より優先してC
PU1からのアクセス要求を処理する。DLC7がBI
U2 に対して出したアクセス要求が処理されるのは、
CPU1からのアクセス要求がない場合である。
【0050】この実施形態2のマイクロコンピュータで
はしたがって、リセット中のみならずリセット解除後で
もDLC7がBIU2を介して各メモリにアクセスする
ことができる。ただしそれが許されるのはCPU1が各
メモリに対してアクセスしていないときだけである。し
たがって、CPU1の動作がDLC7の動作により阻害
されることはない。
はしたがって、リセット中のみならずリセット解除後で
もDLC7がBIU2を介して各メモリにアクセスする
ことができる。ただしそれが許されるのはCPU1が各
メモリに対してアクセスしていないときだけである。し
たがって、CPU1の動作がDLC7の動作により阻害
されることはない。
【0051】こうして、必要であれば、マイクロコンピ
ュータがリセット中でなくリセット解除後であっても、
CPU1がメモリにアクセスしていない間隙を利用して
DLC7がBIU2を介して各メモリにアクセスするこ
とができる。したがって、メモリにデータをダウンロー
ドしたり、メモリからデータを読出すために、わざわざ
マイクロコンピュータをリセットさせる必要はなくなっ
た。
ュータがリセット中でなくリセット解除後であっても、
CPU1がメモリにアクセスしていない間隙を利用して
DLC7がBIU2を介して各メモリにアクセスするこ
とができる。したがって、メモリにデータをダウンロー
ドしたり、メモリからデータを読出すために、わざわざ
マイクロコンピュータをリセットさせる必要はなくなっ
た。
【0052】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0053】
【発明の効果】以上のように請求項1に記載の発明によ
れば、第1のリセット信号が発生され、かつモード設定
信号によりダウンロード回路を用いた入出力の実行が指
定された場合にはセレクタはダウンロード回路をバスイ
ンターフェース回路に結合する。またバスインターフェ
ース回路と複数の記憶装置とは動作可能な状態であるし
たがって、ダウンロード回路はバスインターフェース回
路を介して任意の記憶装置との間で入出力を行うことが
できる。必要となる回路規模が極めて少なくて済み、チ
ップ面積の増大を回避することができる。
れば、第1のリセット信号が発生され、かつモード設定
信号によりダウンロード回路を用いた入出力の実行が指
定された場合にはセレクタはダウンロード回路をバスイ
ンターフェース回路に結合する。またバスインターフェ
ース回路と複数の記憶装置とは動作可能な状態であるし
たがって、ダウンロード回路はバスインターフェース回
路を介して任意の記憶装置との間で入出力を行うことが
できる。必要となる回路規模が極めて少なくて済み、チ
ップ面積の増大を回避することができる。
【0054】請求項2に記載の発明によれば、請求項1
に記載の発明の効果に加え、アクセス要求の処理の完了
時に完了信号がダウンロード回路に与えられるので、ダ
ウンロード回路は確実にアクセスが完了した時点で次の
処理を開始できる。複数の記憶装置のアクセス速度が異
なっていても、データの入出力を確実に行うことができ
る。
に記載の発明の効果に加え、アクセス要求の処理の完了
時に完了信号がダウンロード回路に与えられるので、ダ
ウンロード回路は確実にアクセスが完了した時点で次の
処理を開始できる。複数の記憶装置のアクセス速度が異
なっていても、データの入出力を確実に行うことができ
る。
【0055】請求項3に記載の発明によれば、第1のリ
セット信号が発生されかつダウンロード回路を用いた入
出力の実行が指定された場合にはセレクタはダウンロー
ド回路をバスインターフェース回路に結合する。バスイ
ンターフェース回路および複数の記憶装置は動作可能な
状態なので、ダウンロード回路はバスインターフェース
回路を介して任意の記憶装置との間で入出力を行うこと
ができる。さらに、リセット解除の状態では、中央演算
処理装置の動作中にもダウンロード回路を用いた記憶装
置へのアクセスが可能になる。したがって記憶装置との
データの入出力を行うために中央演算処理装置を停止さ
せる必要はない。またセレクタは中央演算処理装置のア
クセス要求をダウンロード回路のアクセス要求より優先
して処理するので、中央演算処理装置の動作を阻害する
おそれはない。
セット信号が発生されかつダウンロード回路を用いた入
出力の実行が指定された場合にはセレクタはダウンロー
ド回路をバスインターフェース回路に結合する。バスイ
ンターフェース回路および複数の記憶装置は動作可能な
状態なので、ダウンロード回路はバスインターフェース
回路を介して任意の記憶装置との間で入出力を行うこと
ができる。さらに、リセット解除の状態では、中央演算
処理装置の動作中にもダウンロード回路を用いた記憶装
置へのアクセスが可能になる。したがって記憶装置との
データの入出力を行うために中央演算処理装置を停止さ
せる必要はない。またセレクタは中央演算処理装置のア
クセス要求をダウンロード回路のアクセス要求より優先
して処理するので、中央演算処理装置の動作を阻害する
おそれはない。
【図1】 本発明の実施形態1にかかるマイクロコンピ
ュータのブロック図である。
ュータのブロック図である。
【図2】 図1の一部を拡大して示した図である。
【図3】 実施形態1の装置において、メモリからデー
タを読出すときのタイミング図である。
タを読出すときのタイミング図である。
【図4】 実施形態1の装置において、メモリにデータ
を書込むときのタイミング図である。
を書込むときのタイミング図である。
【図5】 本発明の実施形態2にかかるマイクロコンピ
ュータのブロック図である。
ュータのブロック図である。
【図6】 図5の一部を拡大して示した図である。
【図7】 セレクタ制御信号発生回路42の回路ブロッ
ク図である。
ク図である。
【図8】 従来のマイクロコンピュータのブロック図で
ある。
ある。
【図9】 従来のマイクロコンピュータの他の例のブロ
ック図である。
ック図である。
1 中央演算処理装置(CPU)、2 バスインターフ
ェース回路(BIU)、7,48,50 ダウンロード
回路(DLC)、8 モード設定回路、9 リセット信
号発生回路、10 セレクタ、42 セレクタ制御信号
発生回路。
ェース回路(BIU)、7,48,50 ダウンロード
回路(DLC)、8 モード設定回路、9 リセット信
号発生回路、10 セレクタ、42 セレクタ制御信号
発生回路。
Claims (3)
- 【請求項1】 複数個の記憶装置と、 前記複数個の記憶装置にバス群で接続されたバスインタ
ーフェース回路と、 前記記憶装置を利用して動作する中央演算処理装置と、 前記複数個の記憶装置との間でデータの入出力を行うダ
ウンロード回路とを含むマイクロコンピュータであっ
て、 前記マイクロコンピュータをリセットさせるための第1
のリセット信号を発生して前記中央演算処理装置に与え
る第1のリセット信号発生回路と、 前記ダウンロード回路を用いた入出力の実行を指定する
モード設定信号と前記第1のリセット信号とに基づいて
第2のリセット信号を発生して前記複数個の記憶装置と
前記バスインターフェース回路とに与える第2のリセッ
ト信号発生回路と、 前記モード設定信号に応答して前記中央演算処理装置お
よび前記ダウンロード回路を選択的に前記バスインター
フェース回路に結合するセレクタとを含む、マイクロコ
ンピュータ。 - 【請求項2】 前記バスインターフェース回路は、前記
ダウンロード回路からのアクセス要求の処理の完了時
に、完了信号を前記ダウンロード回路に出力する、請求
項1に記載のマイクロコンピュータ。 - 【請求項3】 複数個の記憶装置と、 前記複数個の記憶装置にバス群で接続されたバスインタ
ーフェース回路と、 前記記憶装置を利用して動作する中央演算処理装置と、 前記複数個の記憶装置との間でデータの入出力を行うダ
ウンロード回路とを含むマイクロコンピュータであっ
て、さらに、 前記マイクロコンピュータをリセットさせるための第1
のリセット信号を発生して前記中央演算処理装置に与え
る第1のリセット信号発生回路と、 モード設定信号と前記第1のリセット信号とに基づいて
第2のリセット信号を発生して前記複数個の記憶装置と
前記バスインターフェース回路とに与える第2のリセッ
ト信号発生回路と、 前記モード設定信号、前記中央演算処理回路から前記バ
スインターフェース回路に出力されるアクセス要求信号
および前記ダウンロード回路から前記バスインターフェ
ース回路に出力されるアクセス要求信号に基づいて、か
つ前記演算処理装置からのアクセス要求信号に優先的に
応答して、前記中央演算処理装置および前記ダウンロー
ド回路を選択的に前記バスインターフェース回路に結合
するセレクタとを含む、マイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11232487A JP2001056803A (ja) | 1999-08-19 | 1999-08-19 | マイクロコンピュータ |
US09/504,727 US6651152B1 (en) | 1999-08-19 | 2000-02-16 | Microcomputer including download circuit controlling data download to plurality of memories |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11232487A JP2001056803A (ja) | 1999-08-19 | 1999-08-19 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001056803A true JP2001056803A (ja) | 2001-02-27 |
Family
ID=16940097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11232487A Pending JP2001056803A (ja) | 1999-08-19 | 1999-08-19 | マイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6651152B1 (ja) |
JP (1) | JP2001056803A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020209016A1 (ja) * | 2019-04-10 | 2020-10-15 | ローム株式会社 | 半導体装置及びデバッグシステム |
JP7532344B2 (ja) | 2019-04-10 | 2024-08-13 | ローム株式会社 | 半導体装置及びデバッグシステム |
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JP2005309839A (ja) * | 2004-04-22 | 2005-11-04 | Sanyo Electric Co Ltd | 制御装置 |
JP5455945B2 (ja) * | 2011-02-14 | 2014-03-26 | 株式会社東芝 | 調停装置、記憶装置、情報処理装置およびプログラム |
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US5557579A (en) * | 1995-06-26 | 1996-09-17 | Micron Technology, Inc. | Power-up circuit responsive to supply voltage transients with signal delay |
JPH1063581A (ja) * | 1996-08-26 | 1998-03-06 | Nec Corp | メモリ書き込み制御回路 |
-
1999
- 1999-08-19 JP JP11232487A patent/JP2001056803A/ja active Pending
-
2000
- 2000-02-16 US US09/504,727 patent/US6651152B1/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2020209016A1 (ja) * | 2019-04-10 | 2020-10-15 | ローム株式会社 | 半導体装置及びデバッグシステム |
JPWO2020209016A1 (ja) * | 2019-04-10 | 2020-10-15 | ||
US11841782B2 (en) | 2019-04-10 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device and debugging system |
JP7532344B2 (ja) | 2019-04-10 | 2024-08-13 | ローム株式会社 | 半導体装置及びデバッグシステム |
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