JPH09311812A - マイクロコンピュータ - Google Patents
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- JPH09311812A JPH09311812A JP8130267A JP13026796A JPH09311812A JP H09311812 A JPH09311812 A JP H09311812A JP 8130267 A JP8130267 A JP 8130267A JP 13026796 A JP13026796 A JP 13026796A JP H09311812 A JPH09311812 A JP H09311812A
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- control signal
- timer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Microcomputers (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 メモリマップドＩ／Ｏ方式の１チップマイク
ロコンピュータにおいて、高速メモリアクセスを維持
し、かつタイマ等の周辺機能部から正確なタイミングで
データを読み取る。 【解決手段】 周辺機能部３０は、バッファアンプ３１
を介して共通バス４０に接続される。このためＣＰＵ１
０とメモリ２０の間のデータ転送は、周辺機能部３０の
影響を受けずに、本来の速度でのアクセスが可能にな
る。ＣＰＵ１０が周辺機能部３０にアクセスする場合
は、アクセス時間延長部１１が読み出し制御信号ＲＤと
書き込み制御信号ＷＲを所定時間延長して出力する。こ
れにより確実なアクセスが可能になる。一方、タイマ３
２等のように動作速度の速いものに対しては、リードラ
ッチ生成部３６が一定時間幅のラッチ信号を生成して与
える。このため、正確なタイミングでのデータ読み取り
が可能になる。
ロコンピュータにおいて、高速メモリアクセスを維持
し、かつタイマ等の周辺機能部から正確なタイミングで
データを読み取る。 【解決手段】 周辺機能部３０は、バッファアンプ３１
を介して共通バス４０に接続される。このためＣＰＵ１
０とメモリ２０の間のデータ転送は、周辺機能部３０の
影響を受けずに、本来の速度でのアクセスが可能にな
る。ＣＰＵ１０が周辺機能部３０にアクセスする場合
は、アクセス時間延長部１１が読み出し制御信号ＲＤと
書き込み制御信号ＷＲを所定時間延長して出力する。こ
れにより確実なアクセスが可能になる。一方、タイマ３
２等のように動作速度の速いものに対しては、リードラ
ッチ生成部３６が一定時間幅のラッチ信号を生成して与
える。このため、正確なタイミングでのデータ読み取り
が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置（以
下、ＣＰＵという）、メモリ、及び周辺機能部等を半導
体基板上に集積して形成したマイクロコンピュータに関
するものであり、特にメモリと周辺機能部とを同一アド
レス空間に配置したメモリマップドＩ／Ｏ方式のマイク
ロコンピュータにおいて、その周辺機能部に対するアク
セス技術に関するものである。
下、ＣＰＵという）、メモリ、及び周辺機能部等を半導
体基板上に集積して形成したマイクロコンピュータに関
するものであり、特にメモリと周辺機能部とを同一アド
レス空間に配置したメモリマップドＩ／Ｏ方式のマイク
ロコンピュータにおいて、その周辺機能部に対するアク
セス技術に関するものである。
【０００２】
【従来の技術】図２は、従来のマイクロコンピュータの
一例を示す概略の構成図である。このマイクロコンピュ
ータは、ＣＰＵ１と、ＲＯＭ（Read Only Memory）２
ａ、ＲＡＭ（Random Access Memory）２ｂ等を有するメ
モリ２と、タイマ３ａ、アナログ／ディジタル（以下、
Ａ／Ｄという）変換部３ｂ、並列入出力部３ｃ、直列入
出力部３ｄ等を有する周辺機能部３とが、１つの半導体
基板上に形成されたもので、１チップマイクロコンピュ
ータと呼ばれる。ＣＰＵ１とメモリ２と周辺機能部３と
は、共通のアドレスバス４、データバス５、及び制御バ
ス６で接続されている。メモリ２と周辺機能部３とは、
同一のアドレス空間に配置されており、いわゆるメモリ
マップドＩ／Ｏ方式と呼ばれるアドレス体系を有してい
る。この様なメモリマップドＩ／Ｏ方式のマイクロコン
ピュータは、周辺機能部３に対する読み出し／書き込み
のアクセスに、メモリ２に対するアクセスと同じメモリ
参照命令が使用され、同じタイミングで動作が行われ
る。
一例を示す概略の構成図である。このマイクロコンピュ
ータは、ＣＰＵ１と、ＲＯＭ（Read Only Memory）２
ａ、ＲＡＭ（Random Access Memory）２ｂ等を有するメ
モリ２と、タイマ３ａ、アナログ／ディジタル（以下、
Ａ／Ｄという）変換部３ｂ、並列入出力部３ｃ、直列入
出力部３ｄ等を有する周辺機能部３とが、１つの半導体
基板上に形成されたもので、１チップマイクロコンピュ
ータと呼ばれる。ＣＰＵ１とメモリ２と周辺機能部３と
は、共通のアドレスバス４、データバス５、及び制御バ
ス６で接続されている。メモリ２と周辺機能部３とは、
同一のアドレス空間に配置されており、いわゆるメモリ
マップドＩ／Ｏ方式と呼ばれるアドレス体系を有してい
る。この様なメモリマップドＩ／Ｏ方式のマイクロコン
ピュータは、周辺機能部３に対する読み出し／書き込み
のアクセスに、メモリ２に対するアクセスと同じメモリ
参照命令が使用され、同じタイミングで動作が行われ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
マイクロコンピュータでは、機能が高度化するに従い、
同一チップ上に形成される周辺機能部３の規模が増加す
ると、これに伴いアドレスバス４、データバス５、及び
制御バス６にかかる負荷が増加する。これらの共通バス
の負荷が増加すると、メモリ２や周辺機能部３に対する
アクセス速度が制限され、次の（ア），（イ）のような
問題点が生じる。 （ア）アクセス頻度が高く、かつ高速アクセスが可能な
メモリ２が、共通バスの負荷のために速度が制限される
ので、マイクロコンピュータ全体の処理能力が著しく低
下する。 （イ）前記（ア）の解決方法として、共通バスの負荷を
軽減するために、周辺機能部３に対する共通バスをメモ
リ２に対する共通バスと別の構成とし、周辺機能部３に
対しては遅いタイミングを用いる方法が考えられる。し
かし、その場合、例えばタイマのように、高速動作を行
う周辺機能部のデータ読み取りの場合、読み取り時点が
不明確になる。本発明は、前記従来技術が持っていた課
題を解決し、多数の周辺機能部が接続されてもメモリア
クセス速度に影響を与えず、かつ高速動作をする周辺機
能部に対しても正確なタイミングによるデータの読み取
りが可能なマイクロコンピュータを提供するものであ
る。
マイクロコンピュータでは、機能が高度化するに従い、
同一チップ上に形成される周辺機能部３の規模が増加す
ると、これに伴いアドレスバス４、データバス５、及び
制御バス６にかかる負荷が増加する。これらの共通バス
の負荷が増加すると、メモリ２や周辺機能部３に対する
アクセス速度が制限され、次の（ア），（イ）のような
問題点が生じる。 （ア）アクセス頻度が高く、かつ高速アクセスが可能な
メモリ２が、共通バスの負荷のために速度が制限される
ので、マイクロコンピュータ全体の処理能力が著しく低
下する。 （イ）前記（ア）の解決方法として、共通バスの負荷を
軽減するために、周辺機能部３に対する共通バスをメモ
リ２に対する共通バスと別の構成とし、周辺機能部３に
対しては遅いタイミングを用いる方法が考えられる。し
かし、その場合、例えばタイマのように、高速動作を行
う周辺機能部のデータ読み取りの場合、読み取り時点が
不明確になる。本発明は、前記従来技術が持っていた課
題を解決し、多数の周辺機能部が接続されてもメモリア
クセス速度に影響を与えず、かつ高速動作をする周辺機
能部に対しても正確なタイミングによるデータの読み取
りが可能なマイクロコンピュータを提供するものであ
る。
【０００４】
【課題を解決するための手段】前記課題を解決するた
め、第１の発明は、マイクロコンピュータにおいて、メ
モリ参照命令を含むプログラムと処理用のデータとを格
納するメモリと、時刻のカウントを行い、そのカウント
した時刻データをデータ保持信号に応じて保持し、その
保持した時刻データを読み出し制御信号に従って読み出
すタイマと、外部との信号インタフェースを行い、書き
込み制御信号及び該読み出し制御信号に従って外部への
信号の出力と外部からの信号の入力とを行う複数の入出
力部とを有する周辺機能部と、前記メモリ及び前記周辺
機能部と共通バスで接続され、該メモリに格納された前
記プログラムに基づいてディジタル処理を行うととも
に、該プログラム中の前記メモリ参照命令に従って、ア
ドレス信号と前記読み出し制御信号と前記書き込み制御
信号とを該共通バスに出力することにより、該メモリ及
び該周辺機能部へのアクセスを行うＣＰＵとが、半導体
基板上に形成されている。
め、第１の発明は、マイクロコンピュータにおいて、メ
モリ参照命令を含むプログラムと処理用のデータとを格
納するメモリと、時刻のカウントを行い、そのカウント
した時刻データをデータ保持信号に応じて保持し、その
保持した時刻データを読み出し制御信号に従って読み出
すタイマと、外部との信号インタフェースを行い、書き
込み制御信号及び該読み出し制御信号に従って外部への
信号の出力と外部からの信号の入力とを行う複数の入出
力部とを有する周辺機能部と、前記メモリ及び前記周辺
機能部と共通バスで接続され、該メモリに格納された前
記プログラムに基づいてディジタル処理を行うととも
に、該プログラム中の前記メモリ参照命令に従って、ア
ドレス信号と前記読み出し制御信号と前記書き込み制御
信号とを該共通バスに出力することにより、該メモリ及
び該周辺機能部へのアクセスを行うＣＰＵとが、半導体
基板上に形成されている。
【０００５】更に、このマイクロコンピュータには、前
記ＣＰＵ内に設けられ、前記周辺機能部に対する前記読
み出し制御信号と前記書き込み制御信号との信号時間幅
を所定時間だけ延長して出力するアクセス時間延長手段
と、前記ＣＰＵと前記周辺機能部とを接続する共通バス
に設けられ、該ＣＰＵが該周辺機能部に対するアクセス
を行っていないときに、該共通バスから該周辺機能部を
切り離す分離手段と、前記周辺機能部内に設けられ、前
記アクセス時間延長手段で延長された前記読み出し制御
信号の信号時間幅を一定時間に短縮し、少なくとも前記
タイマに対して前記データ保持信号として出力するデー
タ保持信号生成手段とが、設けられている。
記ＣＰＵ内に設けられ、前記周辺機能部に対する前記読
み出し制御信号と前記書き込み制御信号との信号時間幅
を所定時間だけ延長して出力するアクセス時間延長手段
と、前記ＣＰＵと前記周辺機能部とを接続する共通バス
に設けられ、該ＣＰＵが該周辺機能部に対するアクセス
を行っていないときに、該共通バスから該周辺機能部を
切り離す分離手段と、前記周辺機能部内に設けられ、前
記アクセス時間延長手段で延長された前記読み出し制御
信号の信号時間幅を一定時間に短縮し、少なくとも前記
タイマに対して前記データ保持信号として出力するデー
タ保持信号生成手段とが、設けられている。
【０００６】第２の発明は、マイクロコンピュータにお
いて、メモリ参照命令を含むプログラムと処理用のデー
タとを格納するメモリと、時刻のカウントを行い、その
カウントした時刻データをデータ保持信号に応じて保持
し、その保持した時刻データを読み出し制御信号に従っ
て読み出すタイマと、前記メモリ及び前記タイマと共通
バスで接続され、該メモリに格納された前記プログラム
に基づいてディジタル処理を行うとともに、該プログラ
ム中の前記メモリ参照命令に従って、アドレス信号と前
記読み出し制御信号と前記書き込み制御信号とを該共通
バスに出力することにより、該メモリ及び該タイマへの
アクセスを行う中央処理装置と、前記中央処理装置内に
設けられ、前記タイマに対する前記読み出し制御信号の
信号時間幅を所定時間だけ延長して出力するアクセス時
間延長手段と、前記中央処理装置と前記タイマとを接続
する共通バスに設けられ、該中央処理装置が該タイマに
対するアクセスを行っていないときに、該共通バスから
該タイマを切り離す分離手段と、前記タイマ内に設けら
れ、前記アクセス時間延長手段で延長された前記読み出
し制御信号の信号時間幅を一定時間に短縮し、該タイマ
に対して前記データ保持信号として出力するデータ保持
信号生成手段とが、半導体基板上に形成されている。
いて、メモリ参照命令を含むプログラムと処理用のデー
タとを格納するメモリと、時刻のカウントを行い、その
カウントした時刻データをデータ保持信号に応じて保持
し、その保持した時刻データを読み出し制御信号に従っ
て読み出すタイマと、前記メモリ及び前記タイマと共通
バスで接続され、該メモリに格納された前記プログラム
に基づいてディジタル処理を行うとともに、該プログラ
ム中の前記メモリ参照命令に従って、アドレス信号と前
記読み出し制御信号と前記書き込み制御信号とを該共通
バスに出力することにより、該メモリ及び該タイマへの
アクセスを行う中央処理装置と、前記中央処理装置内に
設けられ、前記タイマに対する前記読み出し制御信号の
信号時間幅を所定時間だけ延長して出力するアクセス時
間延長手段と、前記中央処理装置と前記タイマとを接続
する共通バスに設けられ、該中央処理装置が該タイマに
対するアクセスを行っていないときに、該共通バスから
該タイマを切り離す分離手段と、前記タイマ内に設けら
れ、前記アクセス時間延長手段で延長された前記読み出
し制御信号の信号時間幅を一定時間に短縮し、該タイマ
に対して前記データ保持信号として出力するデータ保持
信号生成手段とが、半導体基板上に形成されている。
【０００７】本発明によれば、以上のようにマイクロコ
ンピュータを構成したので、次のような作用が行われ
る。ＣＰＵがメモリに対する読み書きのアクセスを行う
場合、分離手段によって周辺機能部が切り離される。こ
れにより、ＣＰＵとメモリとの間で、周辺機能部の負荷
が無い状態での共通バスを介したデータ転送が行われ
る。ＣＰＵが周辺機能部に対するアクセスを行う場合、
アクセス時間延長手段によって、読み出し制御信号と書
き込み制御信号の信号時間幅が所定時間だけ延長されて
周辺機能部に出力される。この延長された読み出し制御
信号と書き込み制御信号とに従って、周辺機能部とＣＰ
Ｕとの間のデータ転送が行われる。また、周辺機能部内
に設けられたデータ保持信号生成手段によって、延長さ
れた読み出し制御信号の信号時間幅が一定時間に短縮さ
れ、データ保持信号として出力される。このデータ保持
信号は、周辺機能部内のタイマ等に対して、データ保持
信号として与えられる。このデータ保持信号に応じて、
例えば、タイマではカウントした時刻データが保持さ
れ、更に読み出し制御信号に従って、ＣＰＵに対して出
力される。
ンピュータを構成したので、次のような作用が行われ
る。ＣＰＵがメモリに対する読み書きのアクセスを行う
場合、分離手段によって周辺機能部が切り離される。こ
れにより、ＣＰＵとメモリとの間で、周辺機能部の負荷
が無い状態での共通バスを介したデータ転送が行われ
る。ＣＰＵが周辺機能部に対するアクセスを行う場合、
アクセス時間延長手段によって、読み出し制御信号と書
き込み制御信号の信号時間幅が所定時間だけ延長されて
周辺機能部に出力される。この延長された読み出し制御
信号と書き込み制御信号とに従って、周辺機能部とＣＰ
Ｕとの間のデータ転送が行われる。また、周辺機能部内
に設けられたデータ保持信号生成手段によって、延長さ
れた読み出し制御信号の信号時間幅が一定時間に短縮さ
れ、データ保持信号として出力される。このデータ保持
信号は、周辺機能部内のタイマ等に対して、データ保持
信号として与えられる。このデータ保持信号に応じて、
例えば、タイマではカウントした時刻データが保持さ
れ、更に読み出し制御信号に従って、ＣＰＵに対して出
力される。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態を示す
マイクロコンピュータの概略の構成図である。このマイ
クロコンピュータは、大きく分けて、ＣＰＵ１０と、メ
モリ２０と、周辺機能部３０とで構成されている。そし
て、これらのＣＰＵ１０、メモリ２０、及び周辺機能部
３０の間は、共通バス４０で接続されている。ＣＰＵ１
０は，コンピュータの論理的中枢であり、図示されてい
ないシステム制御部、演算部、レジスタ部、演算制御
部、共通バス制御部等を有し、メモリ２０内に格納され
たプログラムに基づいて、アドレス指定、メモリ参照命
令にしたがったデータの読み出しと書き込み、データの
演算、命令シーケンスの実行等のディジタル処理を行う
回路である。ＣＰＵ１０は、アクセス時間延長手段（例
えば、アクセス時間延長部）１１を有している。アクセ
ス時間延長部１１は、周辺機能部３０に対するアクセス
時間の延長を行うために、延長された読み出し制御信号
ＲＤＷ及び延長された書き込み制御信号ＷＲＷとを生成
する機能を有している。
マイクロコンピュータの概略の構成図である。このマイ
クロコンピュータは、大きく分けて、ＣＰＵ１０と、メ
モリ２０と、周辺機能部３０とで構成されている。そし
て、これらのＣＰＵ１０、メモリ２０、及び周辺機能部
３０の間は、共通バス４０で接続されている。ＣＰＵ１
０は，コンピュータの論理的中枢であり、図示されてい
ないシステム制御部、演算部、レジスタ部、演算制御
部、共通バス制御部等を有し、メモリ２０内に格納され
たプログラムに基づいて、アドレス指定、メモリ参照命
令にしたがったデータの読み出しと書き込み、データの
演算、命令シーケンスの実行等のディジタル処理を行う
回路である。ＣＰＵ１０は、アクセス時間延長手段（例
えば、アクセス時間延長部）１１を有している。アクセ
ス時間延長部１１は、周辺機能部３０に対するアクセス
時間の延長を行うために、延長された読み出し制御信号
ＲＤＷ及び延長された書き込み制御信号ＷＲＷとを生成
する機能を有している。
【０００９】メモリ２０は、ＲＯＭ２１及びＲＡＭ２２
を有している。ＲＯＭ２１は読み出し専用メモリであ
り、一旦書き込まれたデータは電源のオン／オフに関係
なく常に保持され、メモリ参照命令を含むプログラムや
固定データの記憶に使用される。ＲＡＭ２２は読み書き
可能なメモリであり、電源が切られると保持内容は消失
する。このため、データの一時的な記憶領域または処理
領域として使用されることが多い。周辺機能部３０は、
共通バス４０に接続するための分離手段（例えば、バッ
ファアンプ）３１を有している。バッファアンプ３１
は、ＣＰＵ１０及びメモリ２０側からみた周辺機能部３
０の負荷を切り離す回路である。バッファアンプ３１
は、ＣＰＵ１０から共通バス４０を介して与えられる信
号を増幅して周辺機能部３０内の入出力部に供給すると
ともに、周辺機能部３０内の各入出力部から出力される
信号を増幅してＣＰＵ１０へ出力するための増幅器３１
ａ，３１ｂ，…を有している。バッファアンプ３１に
は、タイマ３２、Ａ／Ｄ変換部３３、並列入出力部３
４、直列入出力部３５等の各入出力部が共通接続されて
いる。
を有している。ＲＯＭ２１は読み出し専用メモリであ
り、一旦書き込まれたデータは電源のオン／オフに関係
なく常に保持され、メモリ参照命令を含むプログラムや
固定データの記憶に使用される。ＲＡＭ２２は読み書き
可能なメモリであり、電源が切られると保持内容は消失
する。このため、データの一時的な記憶領域または処理
領域として使用されることが多い。周辺機能部３０は、
共通バス４０に接続するための分離手段（例えば、バッ
ファアンプ）３１を有している。バッファアンプ３１
は、ＣＰＵ１０及びメモリ２０側からみた周辺機能部３
０の負荷を切り離す回路である。バッファアンプ３１
は、ＣＰＵ１０から共通バス４０を介して与えられる信
号を増幅して周辺機能部３０内の入出力部に供給すると
ともに、周辺機能部３０内の各入出力部から出力される
信号を増幅してＣＰＵ１０へ出力するための増幅器３１
ａ，３１ｂ，…を有している。バッファアンプ３１に
は、タイマ３２、Ａ／Ｄ変換部３３、並列入出力部３
４、直列入出力部３５等の各入出力部が共通接続されて
いる。
【００１０】タイマ３２は、時刻のカウントを行い、そ
のカウントした時刻データをデータ保持信号（例えば、
リードラッチ信号）ＲＤＬに応じて保持し、その保持し
た時刻データを読み出し制御信号ＲＤに従って読み出す
機能を有している。また、Ａ／Ｄ変換部３３等は、外部
との信号インタフェースを行い、書き込み制御信号ＷＲ
及び該読み出し制御信号ＲＤに従って外部への信号の出
力と外部からの信号の入力とを行うものである。周辺機
能部３０は、データ保持信号生成手段（例えば、リード
ラッチ生成部）３６を有している。リードラッチ生成部
３６は、周辺機能部３０内の、例えばタイマ３２のよう
に動作速度が速いものに対して、そのデータを正確なタ
イミングで読み取るために、データ保持の指示を行うリ
ードラッチ信号ＲＤＬを生成する機能を有している。リ
ードラッチ生成部３６の出力側は、タイマ３２に接続さ
れている。
のカウントした時刻データをデータ保持信号（例えば、
リードラッチ信号）ＲＤＬに応じて保持し、その保持し
た時刻データを読み出し制御信号ＲＤに従って読み出す
機能を有している。また、Ａ／Ｄ変換部３３等は、外部
との信号インタフェースを行い、書き込み制御信号ＷＲ
及び該読み出し制御信号ＲＤに従って外部への信号の出
力と外部からの信号の入力とを行うものである。周辺機
能部３０は、データ保持信号生成手段（例えば、リード
ラッチ生成部）３６を有している。リードラッチ生成部
３６は、周辺機能部３０内の、例えばタイマ３２のよう
に動作速度が速いものに対して、そのデータを正確なタ
イミングで読み取るために、データ保持の指示を行うリ
ードラッチ信号ＲＤＬを生成する機能を有している。リ
ードラッチ生成部３６の出力側は、タイマ３２に接続さ
れている。
【００１１】共通バス４０は、アドレスバス４１、デー
タバス４２、及び制御バス４３で構成されている。アド
レスバス４１は、ＣＰＵ１０からメモリ２０及び周辺機
能部３０に対する読み出しまたは書き込みのアドレスを
指定するアドレス信号ＡＤＲを伝える共通信号線であ
る。データバス４２は、ＣＰＵ１０からメモリ２０また
は周辺機能部３０に対するデータ信号ＤＡＴＡの出力、
及びメモリ２０または周辺機能部３０からＣＰＵ１０へ
のデータ信号ＤＡＴＡの入力に使用される共通信号線で
ある。また、制御バス４３は、ＣＰＵ１０からメモリ２
０及び周辺機能部３０に対するデータの読み出し、書き
込み等の制御を行うための共通信号線である。この制御
バス４３は、読み出し制御信号ＲＤを伝送する読み出し
制御線４３ａ、書き込み制御信号ＷＲを伝送する書き込
み制御線４３ｂ、及びクロック信号ＣＬＫその他の制御
信号を伝送する制御線４３ｃで構成されている。
タバス４２、及び制御バス４３で構成されている。アド
レスバス４１は、ＣＰＵ１０からメモリ２０及び周辺機
能部３０に対する読み出しまたは書き込みのアドレスを
指定するアドレス信号ＡＤＲを伝える共通信号線であ
る。データバス４２は、ＣＰＵ１０からメモリ２０また
は周辺機能部３０に対するデータ信号ＤＡＴＡの出力、
及びメモリ２０または周辺機能部３０からＣＰＵ１０へ
のデータ信号ＤＡＴＡの入力に使用される共通信号線で
ある。また、制御バス４３は、ＣＰＵ１０からメモリ２
０及び周辺機能部３０に対するデータの読み出し、書き
込み等の制御を行うための共通信号線である。この制御
バス４３は、読み出し制御信号ＲＤを伝送する読み出し
制御線４３ａ、書き込み制御信号ＷＲを伝送する書き込
み制御線４３ｂ、及びクロック信号ＣＬＫその他の制御
信号を伝送する制御線４３ｃで構成されている。
【００１２】図３は、図１のアクセス時間延長部１１の
一例を示す構成図である。このアクセス時間延長部１１
は、３ビットのＤ型（遅延型）フリップフロップ（以
下、ＦＦという）１２を有している。ＦＦ１２の入力端
子Ｄ０，Ｄ１，Ｄ２には、ＣＰＵ１０内のデータバス４
１の下位３ビットが接続されている。またＦＦ１２のク
ロック端子ＣＫは、制御バス４３の書き込み制御線４３
ｂに接続されている。ＦＦ１２の出力端子Ｑ０，Ｑ１，
Ｑ２は、それぞれＡＮＤゲート１３ａ，１３ｂ，１３ｃ
の一方の入力側に接続されている。ＡＮＤゲート１３ａ
〜１３ｃの他方の入力側は、読み出し制御線４３ａに接
続されている。ＡＮＤゲート１３ａ〜１３ｃの出力側
は、ダウンカウンタ１４の入力端子Ｄ０，Ｄ１，Ｄ２に
それぞれ接続されている。ダウンカウンタ１４は、その
出力端子Ｑ０〜Ｑ２の出力内容が数値“０”になると、
入力端子Ｄ０〜Ｄ２の信号を読み込み、クロック端子Ｃ
Ｋに入力されるクロック信号ＣＬＫの立ち上がりに同期
して読み込んだ数値を１ずつカウントダウンして、その
値を出力端子Ｑ０〜Ｑ２に出力するものである。ダウン
カウンタ１４の出力端子Ｑ０，Ｑ１，Ｑ２は、３入力Ｏ
Ｒゲート１５の各入力側に接続されている。
一例を示す構成図である。このアクセス時間延長部１１
は、３ビットのＤ型（遅延型）フリップフロップ（以
下、ＦＦという）１２を有している。ＦＦ１２の入力端
子Ｄ０，Ｄ１，Ｄ２には、ＣＰＵ１０内のデータバス４
１の下位３ビットが接続されている。またＦＦ１２のク
ロック端子ＣＫは、制御バス４３の書き込み制御線４３
ｂに接続されている。ＦＦ１２の出力端子Ｑ０，Ｑ１，
Ｑ２は、それぞれＡＮＤゲート１３ａ，１３ｂ，１３ｃ
の一方の入力側に接続されている。ＡＮＤゲート１３ａ
〜１３ｃの他方の入力側は、読み出し制御線４３ａに接
続されている。ＡＮＤゲート１３ａ〜１３ｃの出力側
は、ダウンカウンタ１４の入力端子Ｄ０，Ｄ１，Ｄ２に
それぞれ接続されている。ダウンカウンタ１４は、その
出力端子Ｑ０〜Ｑ２の出力内容が数値“０”になると、
入力端子Ｄ０〜Ｄ２の信号を読み込み、クロック端子Ｃ
Ｋに入力されるクロック信号ＣＬＫの立ち上がりに同期
して読み込んだ数値を１ずつカウントダウンして、その
値を出力端子Ｑ０〜Ｑ２に出力するものである。ダウン
カウンタ１４の出力端子Ｑ０，Ｑ１，Ｑ２は、３入力Ｏ
Ｒゲート１５の各入力側に接続されている。
【００１３】ここで、アクセス時間延長部１１の機能を
説明する。プログラムの初期設定部において、予めＦＦ
１２に、例えば、数値“３”が与えられ、書き込み制御
信号ＷＲの立上がりにより、数値“３”はＦＦ１２に取
り込まれ、出力端子Ｑ０〜Ｑ２に出力される。読み出し
制御信号ＲＤが“Ｈ”レベルであるから、ＦＦ１２の出
力信号は、ＡＮＤゲート１３ａ〜１３ｃを通り、ダウン
カウンタ１４の入力端子Ｄ０〜Ｄ２に与えられる。ダウ
ンカウンタ１４には、読み出し制御信号ＲＤの立上がり
直前まで、入力端子Ｄ０〜Ｄ２に数値“０”が与えられ
ており、出力端子Ｑ０〜Ｑ２の出力内容も数値“０”に
なっている。このため、読み出し制御信号ＲＤの立上が
りにより、ダウンカウンタ１４の入力端子Ｄ０〜Ｄ２に
数値“３”が与えられると、ダウンカウンタ１４には、
その数値“３”が読み込まれる。その後、クロック信号
ＣＬＫの立上がりに同期して、読み込まれた数値“３”
は１ずつカウントダウンされる。ダウンカウンタ１４の
出力端子Ｑ０〜Ｑ２に接続されたＯＲゲート１５の出力
信号は、ダウンカウンタ１４の出力内容が数値“０”に
なるまで、“Ｈ”レベルに保たれる。即ち、アクセス時
間延長部１１によって、読み出し制御信号ＲＤは、ＦＦ
１２に設定された数値に相当するクロックサイクルだけ
延長され、延長された読み出し制御信号ＲＤＷが生成さ
れて、ＯＲゲート１５から出力される。なお、読み出し
制御信号ＲＤに代えて、書き込み制御信号ＷＲをＡＮＤ
ゲート１３ａ〜１３ｃに入力することにより、延長され
た書き込み制御信号ＷＲＷが生成される。
説明する。プログラムの初期設定部において、予めＦＦ
１２に、例えば、数値“３”が与えられ、書き込み制御
信号ＷＲの立上がりにより、数値“３”はＦＦ１２に取
り込まれ、出力端子Ｑ０〜Ｑ２に出力される。読み出し
制御信号ＲＤが“Ｈ”レベルであるから、ＦＦ１２の出
力信号は、ＡＮＤゲート１３ａ〜１３ｃを通り、ダウン
カウンタ１４の入力端子Ｄ０〜Ｄ２に与えられる。ダウ
ンカウンタ１４には、読み出し制御信号ＲＤの立上がり
直前まで、入力端子Ｄ０〜Ｄ２に数値“０”が与えられ
ており、出力端子Ｑ０〜Ｑ２の出力内容も数値“０”に
なっている。このため、読み出し制御信号ＲＤの立上が
りにより、ダウンカウンタ１４の入力端子Ｄ０〜Ｄ２に
数値“３”が与えられると、ダウンカウンタ１４には、
その数値“３”が読み込まれる。その後、クロック信号
ＣＬＫの立上がりに同期して、読み込まれた数値“３”
は１ずつカウントダウンされる。ダウンカウンタ１４の
出力端子Ｑ０〜Ｑ２に接続されたＯＲゲート１５の出力
信号は、ダウンカウンタ１４の出力内容が数値“０”に
なるまで、“Ｈ”レベルに保たれる。即ち、アクセス時
間延長部１１によって、読み出し制御信号ＲＤは、ＦＦ
１２に設定された数値に相当するクロックサイクルだけ
延長され、延長された読み出し制御信号ＲＤＷが生成さ
れて、ＯＲゲート１５から出力される。なお、読み出し
制御信号ＲＤに代えて、書き込み制御信号ＷＲをＡＮＤ
ゲート１３ａ〜１３ｃに入力することにより、延長され
た書き込み制御信号ＷＲＷが生成される。
【００１４】図４は、図１のリードラッチ生成部３６の
一例を示す構成図である。このリードラッチ生成部３６
は、ＦＦ３６ａを有している。ＦＦ３６ａの入力端子Ｄ
には、延長された読み出し制御信号ＲＤＷが入力され
る。ＦＦ３６ａのクロック端子ＣＫには、クロック信号
ＣＬＫが入力される。ＦＦ３６ａの反転出力端子Ｑ／
は、ＡＮＤゲート３６ｂの一方の入力端子に接続されて
いる。ＡＮＤゲート３６ｂの他方の入力端子には、延長
された読み出し制御信号ＲＤＷが接続されている。この
リードラッチ生成部３６の機能は、次の通りである。Ｆ
Ｆ３６ａの入力端子Ｄには、延長された読み出し制御信
号ＲＤＷが入力される。この読み出し制御信号ＲＤＷ
が、クロック信号ＣＬＫの立上がりに同期して“Ｈ”レ
ベルになると、１クロックサイクルだけ遅れて、ＦＦ３
６ａの反転出力端子Ｑ／が”Ｈ”レベルから“Ｌ”レベ
ルに変化する。従って、ＡＮＤゲート３６ｂの出力側に
は、１クロックサイクルの幅のリードラッチ信号ＲＤＬ
が出力される。
一例を示す構成図である。このリードラッチ生成部３６
は、ＦＦ３６ａを有している。ＦＦ３６ａの入力端子Ｄ
には、延長された読み出し制御信号ＲＤＷが入力され
る。ＦＦ３６ａのクロック端子ＣＫには、クロック信号
ＣＬＫが入力される。ＦＦ３６ａの反転出力端子Ｑ／
は、ＡＮＤゲート３６ｂの一方の入力端子に接続されて
いる。ＡＮＤゲート３６ｂの他方の入力端子には、延長
された読み出し制御信号ＲＤＷが接続されている。この
リードラッチ生成部３６の機能は、次の通りである。Ｆ
Ｆ３６ａの入力端子Ｄには、延長された読み出し制御信
号ＲＤＷが入力される。この読み出し制御信号ＲＤＷ
が、クロック信号ＣＬＫの立上がりに同期して“Ｈ”レ
ベルになると、１クロックサイクルだけ遅れて、ＦＦ３
６ａの反転出力端子Ｑ／が”Ｈ”レベルから“Ｌ”レベ
ルに変化する。従って、ＡＮＤゲート３６ｂの出力側に
は、１クロックサイクルの幅のリードラッチ信号ＲＤＬ
が出力される。
【００１５】次に、図１のマイクロコンピュータのアク
セス動作を、下記の（Ｉ），（II）に分けて説明する。 （Ｉ）メモリに対するアクセス動作 ＣＰＵ１０が、メモリ２０からの読み出し動作を行う場
合、ＣＰＵ１０からアドレスバス４１にアクセスすべき
メモリ２０の番地を指定するアドレス信号ＡＤＲが出力
され、読み出し制御線４３ａに読み出し指定信号ＲＤが
出力される。メモリ２０では、アドレス信号ＡＤＲによ
り指定されたことが検出されると、読み出し指定信号Ｒ
Ｄに従って、該当番地の記憶内容が読み出され、アドレ
スバス４２に出力される。一方、ＣＰＵ１０が、メモリ
２０に対する書き込みを行う場合、ＣＰＵ１０からアド
レスバス４１にアクセスすべきメモリ２０の番地を指定
するアドレス信号ＡＤＲが出力され、データバス４２に
データ信号ＤＡＴＡが出力される。更に、書き込み制御
線４３ｂに書き込み指定信号ＷＲが出力される。メモリ
２０では、アドレス信号ＡＤＲで指定された番地に、デ
ータ信号ＤＡＴＡが書き込まれる。アドレスバス４１、
データバス４２、読み出し制御線４３ａ、書き込み制御
線４３ｂには、周辺機能部３０がバッファアンプ３１を
介して接続されているが、周辺機能部３０内のタイマ３
２等の入出力装置の負荷はすべてバッファアンプ３１に
よって供給されるため、ＣＰＵ１０及びメモリ２０の共
通バス４０に対する負荷は軽減される。このため、周辺
機能部３０に影響されることなく、ＣＰＵ１０とメモリ
２０の本来の速度によるメモリアクセスが可能になる。
セス動作を、下記の（Ｉ），（II）に分けて説明する。 （Ｉ）メモリに対するアクセス動作 ＣＰＵ１０が、メモリ２０からの読み出し動作を行う場
合、ＣＰＵ１０からアドレスバス４１にアクセスすべき
メモリ２０の番地を指定するアドレス信号ＡＤＲが出力
され、読み出し制御線４３ａに読み出し指定信号ＲＤが
出力される。メモリ２０では、アドレス信号ＡＤＲによ
り指定されたことが検出されると、読み出し指定信号Ｒ
Ｄに従って、該当番地の記憶内容が読み出され、アドレ
スバス４２に出力される。一方、ＣＰＵ１０が、メモリ
２０に対する書き込みを行う場合、ＣＰＵ１０からアド
レスバス４１にアクセスすべきメモリ２０の番地を指定
するアドレス信号ＡＤＲが出力され、データバス４２に
データ信号ＤＡＴＡが出力される。更に、書き込み制御
線４３ｂに書き込み指定信号ＷＲが出力される。メモリ
２０では、アドレス信号ＡＤＲで指定された番地に、デ
ータ信号ＤＡＴＡが書き込まれる。アドレスバス４１、
データバス４２、読み出し制御線４３ａ、書き込み制御
線４３ｂには、周辺機能部３０がバッファアンプ３１を
介して接続されているが、周辺機能部３０内のタイマ３
２等の入出力装置の負荷はすべてバッファアンプ３１に
よって供給されるため、ＣＰＵ１０及びメモリ２０の共
通バス４０に対する負荷は軽減される。このため、周辺
機能部３０に影響されることなく、ＣＰＵ１０とメモリ
２０の本来の速度によるメモリアクセスが可能になる。
【００１６】（II）周辺機能に対するアクセス動作 図５は、図１のＣＰＵ１０がタイマ３２の時刻を読み取
る場合のタイムチャートである。タイマ３２は、クロッ
ク信号ＣＬＫの立上がりに同期して、経過時間をカウン
トしているものとする。図５の時刻ｔ１において、ＣＰ
Ｕ１０からタイマ３２の時刻を読み取るために、アドレ
スバス４１にタイマ３２を指定するアドレス信号ＡＤＲ
が出力される。時刻ｔ２において、クロック信号ＣＬＫ
の立上がりに同期して、延長された読み出し制御信号Ｒ
ＤＷが出力される。また、時刻ｔ２のクロック信号ＣＬ
Ｋの立上がりに同期して、タイマ３２のカウント結果は
数値“Ｎ”になる。一方、リードラッチ生成部３６から
出力されるリードラッチ信号ＲＤＬは、時刻ｔ２から１
クロックサイクルの間“Ｈ”レベルになる。このリード
ラッチ信号ＲＤＬは、タイマ３２へ与えられる。タイマ
３２では、リードラッチ信号ＲＤＬに基づいて、その時
点でのカウント結果のデータ“Ｎ”が出力データとして
保持される。そして、保持されたカウント結果のデータ
“Ｎ”は、データバス４２へ出力される。
る場合のタイムチャートである。タイマ３２は、クロッ
ク信号ＣＬＫの立上がりに同期して、経過時間をカウン
トしているものとする。図５の時刻ｔ１において、ＣＰ
Ｕ１０からタイマ３２の時刻を読み取るために、アドレ
スバス４１にタイマ３２を指定するアドレス信号ＡＤＲ
が出力される。時刻ｔ２において、クロック信号ＣＬＫ
の立上がりに同期して、延長された読み出し制御信号Ｒ
ＤＷが出力される。また、時刻ｔ２のクロック信号ＣＬ
Ｋの立上がりに同期して、タイマ３２のカウント結果は
数値“Ｎ”になる。一方、リードラッチ生成部３６から
出力されるリードラッチ信号ＲＤＬは、時刻ｔ２から１
クロックサイクルの間“Ｈ”レベルになる。このリード
ラッチ信号ＲＤＬは、タイマ３２へ与えられる。タイマ
３２では、リードラッチ信号ＲＤＬに基づいて、その時
点でのカウント結果のデータ“Ｎ”が出力データとして
保持される。そして、保持されたカウント結果のデータ
“Ｎ”は、データバス４２へ出力される。
【００１７】データバス４２へ出力されたデータ“Ｎ”
は、延長された読み出し制御信号ＲＤＷに従ってＣＰＵ
１０に読み取られる。リードラッチ信号ＲＤＬを使用し
ない場合の周辺機能部３０内の各入出力部に対するアク
セスには、延長された読み出し制御信号ＲＤＷと延長さ
れた書き込み制御信号ＷＲＷが使用される。この場合の
アクセス動作は、延長された分だけ読み出し及び書き込
み動作が遅くなるほかは、メモリに対するアクセス動作
とほぼ同様である。そして、その延長された時間内に共
通バス４０上の信号が確定するので、確実な読み出し及
び書き込み動作が可能になる。この様に、本実施形態の
マイクロコンピュータでは、次の（１）〜（４）のよう
な利点がある。
は、延長された読み出し制御信号ＲＤＷに従ってＣＰＵ
１０に読み取られる。リードラッチ信号ＲＤＬを使用し
ない場合の周辺機能部３０内の各入出力部に対するアク
セスには、延長された読み出し制御信号ＲＤＷと延長さ
れた書き込み制御信号ＷＲＷが使用される。この場合の
アクセス動作は、延長された分だけ読み出し及び書き込
み動作が遅くなるほかは、メモリに対するアクセス動作
とほぼ同様である。そして、その延長された時間内に共
通バス４０上の信号が確定するので、確実な読み出し及
び書き込み動作が可能になる。この様に、本実施形態の
マイクロコンピュータでは、次の（１）〜（４）のよう
な利点がある。
【００１８】（１）アクセス時間延長部１１により、周
辺機能部３０に対する読み出し制御信号ＲＤと書き込み
制御信号ＷＲの時間幅が、メモリ２０のアクセスに対す
るときよりも延長される。このため、周辺機能部３０の
規模が大きくなって共通バス４０に対する負荷の影響で
アクセス速度が低下しても、確実なアクセスが可能であ
る。 （２）アクセス時間延長部１１は、ＦＦ１２によって延
長時間を任意に設定することができるので、周辺機能部
３０の規模に合わせた最適なアクセス時間を設定するこ
とができる。 （３）周辺機能部３０は、バッファアンプ３１を介して
共通バス４０に接続されるので、メモリ２０に対するア
クセス時には周辺機能部３０の負荷は切り離され、周辺
機能部３０の規模によってメモリアクセス速度が制限さ
れることはない。 （４）リードラッチ生成部３６で生成されるリードラッ
チ信号ＲＤＬによって、速いタイミングで動作するタイ
マ３２のデータを正しいタイミングで保持することがで
きるので、タイマ３２のアクセス速度が制限されても、
正しいタイミングで保持された正確なデータを読み取る
ことができる。
辺機能部３０に対する読み出し制御信号ＲＤと書き込み
制御信号ＷＲの時間幅が、メモリ２０のアクセスに対す
るときよりも延長される。このため、周辺機能部３０の
規模が大きくなって共通バス４０に対する負荷の影響で
アクセス速度が低下しても、確実なアクセスが可能であ
る。 （２）アクセス時間延長部１１は、ＦＦ１２によって延
長時間を任意に設定することができるので、周辺機能部
３０の規模に合わせた最適なアクセス時間を設定するこ
とができる。 （３）周辺機能部３０は、バッファアンプ３１を介して
共通バス４０に接続されるので、メモリ２０に対するア
クセス時には周辺機能部３０の負荷は切り離され、周辺
機能部３０の規模によってメモリアクセス速度が制限さ
れることはない。 （４）リードラッチ生成部３６で生成されるリードラッ
チ信号ＲＤＬによって、速いタイミングで動作するタイ
マ３２のデータを正しいタイミングで保持することがで
きるので、タイマ３２のアクセス速度が制限されても、
正しいタイミングで保持された正確なデータを読み取る
ことができる。
【００１９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ）図３のアクセス時間延長部１１は、ＦＦ１２と、
ＡＮＤゲート１２ａ〜１２ｃと、ダウンカウンタ１４と
で構成されているが、読み出し制御信号ＲＤと書き込み
制御信号ＷＲとを、所定時間だけ延長した信号を生成す
る回路であれば、どの様な回路構成であってもよい。 （ｂ）周辺機能部３０に対する共通バス４０の負荷を分
離するために、バッファアンプ３１を使用しているが、
例えば、延長された読み出し制御信号ＲＤＷや書き込み
制御信号ＷＲＷに従って、周辺機能部３０と共通バス４
０との接続をオン／オフするような構成にしてもよい。 （ｃ）図４のリードラッチ生成部３６は、ＦＦ３６ａと
ＡＮＤゲート３６ｂで構成されているが、延長された読
み出し制御信号ＲＤＷを一定時間に短縮するものであれ
ば、どの様な回路構成であってもよい。 （ｄ）リードラッチ生成部３６から出力されるリードラ
ッチ信号ＲＤＬは、タイマ３２のデータ保持のタイミン
グ信号として使用されている。しかし、タイマ３２に限
らず、例えばポーリング方式の直列データ入出力部等
で、状態変化の速い入出力部における状態の保持に使用
し、正確なデータを読み取ることができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ）図３のアクセス時間延長部１１は、ＦＦ１２と、
ＡＮＤゲート１２ａ〜１２ｃと、ダウンカウンタ１４と
で構成されているが、読み出し制御信号ＲＤと書き込み
制御信号ＷＲとを、所定時間だけ延長した信号を生成す
る回路であれば、どの様な回路構成であってもよい。 （ｂ）周辺機能部３０に対する共通バス４０の負荷を分
離するために、バッファアンプ３１を使用しているが、
例えば、延長された読み出し制御信号ＲＤＷや書き込み
制御信号ＷＲＷに従って、周辺機能部３０と共通バス４
０との接続をオン／オフするような構成にしてもよい。 （ｃ）図４のリードラッチ生成部３６は、ＦＦ３６ａと
ＡＮＤゲート３６ｂで構成されているが、延長された読
み出し制御信号ＲＤＷを一定時間に短縮するものであれ
ば、どの様な回路構成であってもよい。 （ｄ）リードラッチ生成部３６から出力されるリードラ
ッチ信号ＲＤＬは、タイマ３２のデータ保持のタイミン
グ信号として使用されている。しかし、タイマ３２に限
らず、例えばポーリング方式の直列データ入出力部等
で、状態変化の速い入出力部における状態の保持に使用
し、正確なデータを読み取ることができる。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、次の（ｉ）〜（iii)のような効果がある。 （ｉ）共通バスで接続された周辺機能部を切り離す分離
手段を有しているので、ＣＰＵがメモリに対する読み書
きのアクセスを行う場合、そのＣＰＵとメモリとの間
で、周辺機能部の負荷が無い状態でのデータ転送が可能
になる。これにより、メモリに対する高速アクセスが可
能になる。 （ii）アクセス時間延長部によって、読み出し制御信号
と書き込み制御信号の信号時間幅が所定時間だけ延長さ
れて周辺機能部に出力される。このため、周辺機能部の
負荷が大きくて高速動作ができない場合でも、周辺機能
部に対する確実なアクセスが可能になる。 （iii)周辺機能部内に設けられたデータ保持信号生成手
段によって、一定時間幅のデータ保持信号が生成され
る。このデータ保持信号に応じて、例えば、周辺機能部
内のタイマは、カウントした時刻データを保持する。こ
のため、正確なタイミングによって周辺機能部内のデー
タを読み取ることができる。
れば、次の（ｉ）〜（iii)のような効果がある。 （ｉ）共通バスで接続された周辺機能部を切り離す分離
手段を有しているので、ＣＰＵがメモリに対する読み書
きのアクセスを行う場合、そのＣＰＵとメモリとの間
で、周辺機能部の負荷が無い状態でのデータ転送が可能
になる。これにより、メモリに対する高速アクセスが可
能になる。 （ii）アクセス時間延長部によって、読み出し制御信号
と書き込み制御信号の信号時間幅が所定時間だけ延長さ
れて周辺機能部に出力される。このため、周辺機能部の
負荷が大きくて高速動作ができない場合でも、周辺機能
部に対する確実なアクセスが可能になる。 （iii)周辺機能部内に設けられたデータ保持信号生成手
段によって、一定時間幅のデータ保持信号が生成され
る。このデータ保持信号に応じて、例えば、周辺機能部
内のタイマは、カウントした時刻データを保持する。こ
のため、正確なタイミングによって周辺機能部内のデー
タを読み取ることができる。
【図１】本発明の実施形態を示すマイクロコンピュータ
の概略の構成図である。
の概略の構成図である。
【図２】従来のマイクロコンピュータの一例を示す概略
の構成図である。
の構成図である。
【図３】図１のアクセス時間延長部の構成図である。
【図４】図１のリードラッチ生成部の構成図である。
【図５】図１のマイクロコンピュータのタイマ３２に対
する読み出し動作を示すタイムチャートである。
する読み出し動作を示すタイムチャートである。
１０ ＣＰＵ １１ アクセス時間延長部 ２０ メモリ ３０ 周辺機能部 ３１ バッファアンプ ３２ タイマ ３６ リードラッチ生成部 ４０ 共通バス
Claims (2)
- 【請求項１】 メモリ参照命令を含むプログラムと処理
用のデータとを格納するメモリと、 時刻のカウントを行い、そのカウントした時刻データを
データ保持信号に応じて保持し、その保持した時刻デー
タを読み出し制御信号に従って読み出すタイマと、外部
との信号インタフェースを行い、書き込み制御信号及び
該読み出し制御信号に従って外部への信号の出力と外部
からの信号の入力とを行う複数の入出力部とを有する周
辺機能部と、 前記メモリ及び前記周辺機能部と共通バスで接続され、
該メモリに格納された前記プログラムに基づいてディジ
タル処理を行うとともに、該プログラム中の前記メモリ
参照命令に従って、アドレス信号と前記読み出し制御信
号と前記書き込み制御信号とを該共通バスに出力するこ
とにより、該メモリ及び該周辺機能部へのアクセスを行
う中央処理装置と、 前記中央処理装置内に設けられ、前記周辺機能部に対す
る前記読み出し制御信号と前記書き込み制御信号との信
号時間幅を所定時間だけ延長して出力するアクセス時間
延長手段と、 前記中央処理装置と前記周辺機能部とを接続する共通バ
スに設けられ、該中央処理装置が該周辺機能部に対する
アクセスを行っていないときに、該共通バスから該周辺
機能部を切り離す分離手段と、 前記周辺機能部内に設けられ、前記アクセス時間延長手
段で延長された前記読み出し制御信号の信号時間幅を一
定時間に短縮し、少なくとも前記タイマに対して前記デ
ータ保持信号として出力するデータ保持信号生成手段と
が、 半導体基板上に形成されたことを特徴とするマイクロコ
ンピュータ。 - 【請求項２】 メモリ参照命令を含むプログラムと処理
用のデータとを格納するメモリと、 時刻のカウントを行い、そのカウントした時刻データを
データ保持信号に応じて保持し、その保持した時刻デー
タを読み出し制御信号に従って読み出すタイマと、 前記メモリ及び前記タイマと共通バスで接続され、該メ
モリに格納された前記プログラムに基づいてディジタル
処理を行うとともに、該プログラム中の前記メモリ参照
命令に従って、アドレス信号と前記読み出し制御信号と
前記書き込み制御信号とを該共通バスに出力することに
より、該メモリ及び該タイマへのアクセスを行う中央処
理装置と、 前記中央処理装置内に設けられ、前記タイマに対する前
記読み出し制御信号の信号時間幅を所定時間だけ延長し
て出力するアクセス時間延長手段と、 前記中央処理装置と前記タイマとを接続する共通バスに
設けられ、該中央処理装置が該タイマに対するアクセス
を行っていないときに、該共通バスから該タイマを切り
離す分離手段と、 前記タイマ内に設けられ、前記アクセス時間延長手段で
延長された前記読み出し制御信号の信号時間幅を一定時
間に短縮し、該タイマに対して前記データ保持信号とし
て出力するデータ保持信号生成手段とが、 半導体基板上に形成されたことを特徴とするマイクロコ
ンピュータ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130267A JPH09311812A (ja) | 1996-05-24 | 1996-05-24 | マイクロコンピュータ |
| DE69708752T DE69708752T2 (de) | 1996-05-24 | 1997-04-23 | Datenverriegler für Hochgeschwindigkeitsperipherie |
| EP97106776A EP0809189B1 (en) | 1996-05-24 | 1997-04-23 | Data latch for high-speed peripheral |
| TW086105308A TW425527B (en) | 1996-05-24 | 1997-04-24 | Microcomputer device |
| US08/851,075 US6098164A (en) | 1996-05-24 | 1997-05-05 | Microprocessor with common bus for memory and peripheral circuit having data latch generator |
| CNB971131465A CN1145106C (zh) | 1996-05-24 | 1997-05-15 | 微型计算机 |
| KR1019970020505A KR100336152B1 (ko) | 1996-05-24 | 1997-05-24 | 마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130267A JPH09311812A (ja) | 1996-05-24 | 1996-05-24 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311812A true JPH09311812A (ja) | 1997-12-02 |
Family
ID=15030207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130267A Withdrawn JPH09311812A (ja) | 1996-05-24 | 1996-05-24 | マイクロコンピュータ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6098164A (ja) |
| EP (1) | EP0809189B1 (ja) |
| JP (1) | JPH09311812A (ja) |
| KR (1) | KR100336152B1 (ja) |
| CN (1) | CN1145106C (ja) |
| DE (1) | DE69708752T2 (ja) |
| TW (1) | TW425527B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295627C (zh) * | 2002-01-29 | 2007-01-17 | 中兴通讯股份有限公司 | 一种基于并行总线的模块地址单元 |
| US6728150B2 (en) * | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
| CN101118522B (zh) * | 2006-08-04 | 2010-08-25 | 欧姆龙株式会社 | 微型计算机装置 |
| JP5888387B1 (ja) * | 2014-10-22 | 2016-03-22 | ミツミ電機株式会社 | 電池保護回路及び電池保護装置、並びに電池パック |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974479A (en) * | 1973-05-01 | 1976-08-10 | Digital Equipment Corporation | Memory for use in a computer system in which memories have diverse retrieval characteristics |
| US4106090A (en) * | 1977-01-17 | 1978-08-08 | Fairchild Camera And Instrument Corporation | Monolithic microcomputer central processor |
| US4694391A (en) * | 1980-11-24 | 1987-09-15 | Texas Instruments Incorporated | Compressed control decoder for microprocessor system |
| US4509120A (en) * | 1982-09-30 | 1985-04-02 | Bell Telephone Laboratories, Inc. | Variable cycle-time microcomputer |
| DE3752017T2 (de) * | 1986-03-20 | 1997-08-28 | Nec Corp | Mikrorechner mit Zugriffsfähigkeit auf einen internen Speicher mit gewünschter variabler Zugriffszeit |
| JP2752076B2 (ja) * | 1988-02-23 | 1998-05-18 | 株式会社東芝 | プログラマブル・コントローラ |
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