JP2001305197A

JP2001305197A - 半導体集積回路試験におけるパルス幅タイミング誤差補正のための較正方法および装置

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Publication number: JP2001305197A
Application number: JP2001067243A
Authority: JP
Inventors: Joseph C Helland; シー．ヘランドジョゼフ
Original assignee: Schlumberger Technologies Inc
Current assignee: Schlumberger Technologies Inc
Priority date: 2000-03-15
Filing date: 2001-03-09
Publication date: 2001-10-31
Also published as: FR2808333B1; TW508446B; DE10112311A1; KR20010092312A; FR2808333A1; US6496953B1

Abstract

(57)【要約】（修正有）【課題】自動式試験装置（ＡＴＥ）で高性能集積
回路デバイスの試験中にパルス幅タイミング誤差を補正
する方法および装置を提供する。【解決方法】二つの出力をドライバフォーマット論理
８２に供給し、往復伝送遅延のあと、ストローブフォー
マット論理８４に供給する。これら論理回路で両者のＯ
Ｒがとられる。二つの互いに独立のイベントシーケンサ
ＡおよびＢを用いることにより、より高いイベント速度
を達成する。すなわち、一方のイベントシーケンサを他
方のイベントシーケンサから、僅かな値、すなわち、後
続のイベントの繰り返し発生に片方のシーケンサが費や
す時間の値よりも小さい僅かな値だけずらすことによっ
てこれを達成する。一方のシーケンサがデータを出力し
ている間に他方のシーケンサにデータをロードするので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路デバ
イスを試験する自動式試験装置に関し、より詳しくいう
とこの種の試験装置におけるパルス幅タイミング誤差の
補正に関する。

【０００２】

【発明が解決しようとする課題】集積回路デバイス試験
（例えば、半導体チップ製造工場における）用の自動式
試験装置（ＡＴＥ）は集積回路が実用に供される段階で
遭遇する種々の動作状態をシミュレーションするのに用
いられる。試験対象の集積回路デバイスは被験デバイス
（ＤＵＴ）と呼ばれる。

【０００３】ＡＴＥは一連の命令（試験プログラム）を
実行するコンピュータによって制御する。ＡＴＥは正確
な電圧、電流、タイミング信号および機能状態をＤＵＴ
に供給するとともに、各試験項目についてそのＤＵＴか
らの応答信号を監視しなければならない。次に、ＡＴＥ
は各試験の結果を予め規定ずみの限界値と比較して合格
／不合格を判定する。

【０００４】試験「イベント」は機能状態「Ｓ」とこの
Ｓへの遷移に伴う時間「Ｔ」とで表記（Ｓ，Ｔ）の形に
表した対である。「イベント系列」はそれら対の時間順
のリストである。例えば、図１に示した信号波形図で
は、イベント系列は（Ｄ１，３）、（Ｄ０，７）（Ｄ
１，１０）および（Ｄ０，１４）で表した四つのイベン
トから成る。この第１のイベントは時点＝３ナノ秒（ｎ
ｓ）で信号をハイ状態（１）にする。第２のイベントは
時点＝７ｎｓで信号をロウ状態（０）にする。第３のイ
ベントは時点１０ｎｓで信号をハイにし、第４のイベン
トは時点＝１４ｎｓで信号をロウ状態にする（図１にお
ける「振幅」は試験プログラムが設定する信号電圧であ
る）。

【０００５】初めの二つのイベントは、パルス１０１、
すなわちパルス幅が狭く一つの極性を有するパルス１０
１を記述するものといわれる。このパルスは前縁１０３
と後縁１０５とを有する。パルス幅、すなわちパルス持
続時間は、特定電圧値で見た前記前縁点および後縁点の
時間軸上の間隔、すなわち通常はパルスの半振幅値の間
隔である。したがって、パルス１０１のパルス幅は約４
ナノ秒（ｎｓ）である。同様に、パルス１０７のパルス
幅も約４ナノ秒である。

【０００６】ＡＴＥ信号は多数の誤差誘因に影響される
が、高性能試験装置において最も大きい問題になるの
は、図に示すとおり、パルス幅に関する誤差である。パ
ルス幅の目標（公称）値が小さいほど、パルス振幅の最
大値到達が試験装置によるパルス振幅減少命令の前に起
こる可能性が少なくなる。したがって、パルスの前縁が
所望のタイミングよりも早く生ずる。実際のパルス幅は
パルス幅公称値よりも小さく、そのためにタイミング誤
差が生ずる。図２の曲線２０５は誤差を表し、パルス幅
公称値が小さくなるほどタイミング誤差が大きくなるこ
とを示している。この誤差は曲線２０７で示すとおりさ
らに変則的になり得る。しかし、誤差曲線が予測可能で
ある限り、パルス幅タイミング誤差は補正できる。パル
ス幅タイミング誤差は特定の試験装置ではパルス幅を1.
25ｎｓ以下に減らしたとき生ずることが判明した。した
がって、意図した間隔１ｎｓの二つのタイミング縁部の
うちの２番目の縁部は、三つの条件、すなわち（１）回
路に小さいパルス誤差を生じさせるのに１ｎｓで十分に
小さい、（２）１番目の縁部が機能データの状態に遷移
を実際に生じさせる、（３）２番目の縁部の極性が１番
目の縁部の極性と逆である、という三つの条件が満たさ
れた場合、すなわちその場合だけ、タイミング誤差を含
む。

【０００７】上述の条件（２）および（３）は、試験装
置のドライバ回路からＤＵＴの端子に伝達される機能状
態遷移がなければ、パルス幅はない（したがって、パル
ス幅タイミングの小さい誤差はない）ことを意味する。
したがって、パルス幅誤差はＤＵＴ端子に入来する機能
データストリームの関数である。例えば、機能データ系
列（Ｆ１−Ｆ８）「０１１１１０１０」を考慮し、各デ
ータがＤＵＴ端子に１ｎｓ間隔でこの順序で生ずるよう
に試験装置が命令するものとする。この機能データ系列
に対応する波形を図３に示す。この場合、データＦ５は
遷移を生じないのでパルス幅をもたない。Ｆ６は１から
０への遷移を生じさせ、パルス幅４ｎｓを有する。Ｆ７
は０から１への遷移を生じさせ、パルス幅１ｎｓを有す
る。Ｆ８は１から０への遷移を生じさせ、パルス幅１ｎ
ｓを有する。Ｆ５は機能状態に遷移がないので、それに
伴うパルス幅タイミング誤差はない。Ｆ６では、機能状
態に遷移があるがパルス幅が臨界値1.25ｎｓ以上の４ｎ
ｓになるので、それに伴う有意なパルス幅タイミング誤
差はない。Ｆ６はパルスの立下りであって「短」パルス
（パルス幅1.25ｎｓ以下の場合「短」パルスと呼ぶ）で
はないといえる。Ｆ７では、機能状態に遷移がありパル
ス幅が１ｎｓであるので、それに伴うパルス幅タイミン
グ誤差がある。Ｆ７は短パルス立下りといえる。同様
に、Ｆ８では（Ｆ７と同様に）機能状態に遷移を生じ、
パルス幅１ｎｓを有するので、それに伴うパルス幅タイ
ミング誤差がある。すなわち、Ｆ８も短パルスの立下り
といえる。このパルス幅タイミング誤差は、機能データ
が１ｎｓ間隔で生じた場合、３０ピコ秒（ｐｓ）程度で
あることが判明した。パルス幅誤差は機能データ出力の
周波数の増大とともに大きくなる。例えば、機能データ
が８００ｐｓ間隔で生ずると、パルス幅誤差は５０ｐｓ
まで大きくなる。上述のとおり、パルス幅タイミング誤
差は、パルス幅を1.25ｎｓ以下に減らした場合に特定の
試験装置で生ずることが判明した。したがって、間隔１
ｎｓにプログラムされた二つのタイミング端縁の２番目
の端縁（機能データ１ビットで表示）がパルス幅タイミ
ング誤差を有するか否かを判定するには、機能データの
そのビットをそれに先行する２ビットを考慮して分析し
なければならない。例えば、Ｆ４の前のパルス幅を算定
するには、Ｆ２、Ｆ３およびＦ４が必要である。

【０００８】このパルス幅タイミング誤差の補正を、と
くに高性能集積回路デバイスの試験の際に可能にする必
要がある。例えば、ＲＡＭＢＵＳ６４/７２ＭビットＤ
ＲＡＭ（ＲＡＭＢＵＳ標準に適合したダイナミックラン
ダムアクセスメモリ）は使用周波数が非常に高いので、
デバイスを首尾良く試験するには、極端に高精度の試験
装置、すなわちタイミング端部設定精度（ＥＰＡ）±５
０ピコ秒（ｐｓ）程度の高精度の試験装置を必要とす
る。これまでのところ、この問題の解決策は実現されて
いない。

【０００９】

【課題を解決するための手段】この発明は上述のパルス
幅タイミング誤差を補正する方法および装置を対象とす
る。現在慣用されている試験手法によると、試験ベクト
ル中に起こるべきイベントについてのイベントタイミン
グ値データおよびイベント種類データを表す情報を試験
プログラムによりスクランブラメモリおよびシーケンサ
メモリ（ＤＵＴの端子の各々をこれらメモリの各々の一
つと関連づけてある）にまずロードする（周知の Schlu
mberger 社製 Sequencer Per Pin アーキテクチャの場
合など）。

【００１０】集積回路デバイスの試験期間中のパルス幅
タイミング誤差の補正の方法を次に述べる。この方法
は、集積回路デバイスの一つの選ばれた端子と関連づけ
られたメモリにその集積回路デバイスの試験に関するイ
ベントタイミングデータを蓄積する過程を含む。一方、
その試験に関する機能データを供給し、その機能データ
がパルス発生を伴う状態遷移を生ずるか否かを判定す
る。パルス発生があった場合は、そのイベントタイミン
グデータを修正し、パルス幅調整ずみのイベントタイミ
ングを生ずる。次に、そのパルス幅調節ずみのイベント
タイミングを含む試験信号を集積回路デバイスの上記選
ばれた端子に加える。

【００１１】この発明の方法を実施する二つの装置を次
に説明する。一つの装置は単一値パルス幅較正を行う。
その装置の一つの具体例は、構成要素として、デコーダ
と、そのデコーダに接続した出力端子を有するとともに
もう一つの出力端子を有する機能データ源とを備える。
また、集積回路デバイスの選ばれた端子と関連づけた第
１のひと組の蓄積位置を含み、イベントタイミングデー
タおよびイベント種類データを蓄積するイベントシーケ
ンサを備える。イベントタイミングデータには公称のイ
ベントタイミングとパルス幅調節ずみのイベントタイミ
ングとが含まれる。論理回路は上記機能データ源の出力
端子に接続した入力端子を有するとともに出力端子を有
する。また、この具体例の装置は集積回路デバイスの選
ばれた端子と関連づけた第２のひと組の蓄積位置をさら
に含む。この第２のひと組の蓄積位置は上記論理回路の
出力端子に接続した入力端子と、上記第１のひと組の蓄
積位置の入力端子に接続した少なくとも一つの出力端子
とを含み、その第１のひと組の蓄積位置についての互い
に異なるアドレスデータを蓄積する。デコーダは、上記
第１のひと組の蓄積位置からイベントタイミングデータ
およびイベント種類データを受けるように接続した第１
の入力端子と、機能データ供給源の出力端子に接続した
第２の入力端子とを備える。

【００１２】上述の例と同様に単一値パルス幅較正を行
う装置として説明するこの発明の一つの実施例において
は、パルス幅タイミング誤差予測値を補償する追加のイ
ベントタイミング値を生ずる。これら追加のイベントタ
イミング値を、ユーザの特定する公称タイミングデータ
値に較正値を加えて生成する。パルス幅タイミング誤差
の大きさはパルス幅（持続時間）の関数であるので、パ
ルス幅によって特有の較正値を適用する。また、追加の
スクランブラメモリ位置に、調整ずみのイベントタイミ
ング値へのポインタをロードする。

【００１３】機能試験の期間中に、試験装置のローカル
イベントシーケンサの外付けの一連の論理ゲートで各試
験サイクルごとにイベント極性記述機能データのデータ
ストリームを分析する。一つの実施例では、機能データ
８ビットを各試験サイクル期間に供給して、互いに異な
る四系列の論理ゲートで機能データ各々の２ビットを分
析する。これら論理ゲートは、機能データの特定のビッ
トが「短」パルス、すなわち補正を要するほどに小さい
パルス幅で終わるなどのデータ状態遷移を生ずるか否か
を判別する。この分析の結果は２進符号で表され、スク
ランブラメモリへのアドレスの一部になる。特定のスク
ランブラメモリアドレスに蓄積されたデータは、パルス
幅調節ずみの正しいイベントタイミングデータを含むシ
ーケンサメモリのメモリ位置選択のポインタとして作用
する。したがって、従来技術の場合と同様に、イベント
種類デコーダは機能データ値（例えば、試験装置のアル
ゴリズム利用のパターン発生器やローカルメモリなどの
パターンデータ源から供給する）をシーケンサメモリか
らのイベントタイミングデータおよびイベント種類デー
タと合成して、追加のイベントタイミング較正（イベン
トタイミングに影響する上記以外の要因を補償するため
の）を行い、第２の回路への出力信号を生ずる。この第
２の回路は、上記イベントタイミングデータ（パルス幅
タイミング誤差補正ずみ）、イベント種類データおよび
機能データを対応のイベント信号に変換する。このイベ
ント信号を試験装置のテストヘッドのドライバ回路に伝
達する（ＤＵＴは試験装置のテストヘッドの上のロード
ボード上のソケットに通常の手法で装着してある）。こ
のドライバ回路はユーザの要求に応じて信号振幅を変化
させその信号をＤＵＴの特定の入力端子に加える。その
信号に対する応答出力の受け方も分析も慣用の手法どお
りである。

【００１４】この装置のもう一つの具体例では全体的パ
ルス幅較正を行う。その具体例は、構成要素として、デ
コーダと、そのデコーダに接続した出力端子を有すると
ともに第２の出力端子を有する機能データ源とを備え
る。また、集積回路デバイスの選ばれた端子と関連づけ
た第１のひと組の蓄積位置を有し、イベントタイミング
データおよびイベント種類データを蓄積するイベントシ
ーケンサを備える。このイベントタイミングデータは公
称のイベントタイミングのみを含む。デコーダは上記第
１のひと組の蓄積位置からイベントタイミングデータお
よびイベント種類データを受けるように接続した第１の
入力端子と、機能データ源の出力端子に接続した第２の
入力端子とを有する。この装置は集積回路デバイスの上
記選ばれた端子と関連づけた第２のひと組の蓄積位置を
さらに含む。これら第２のひと組の蓄積位置は、上記第
１のひと組の蓄積位置の入力端子に接続した出力端子を
備え、それら第１のひと組の蓄積位置への互いに異なる
アドレスデータを蓄積する。これら第２のひと組の蓄積
位置の出力端子およびデコーダの出力端子には回路を接
続する。この回路は最近のイベントについてのイベント
タイミングデータとイベント種類データとを蓄積し、現
在のイベントのパルス幅を算出し、出力端子に送る。こ
の出力端子に参照テーブルを接続し、この参照テーブル
の出力ポートに較正値を生じ、それによってパルス幅調
整ずみのイベントタイミングを生ずる。

【００１５】上述の第１の実施例と同様にパルス幅較正
として説明するこの発明の第２の実施例によると、最近
のイベントの経緯を維持し、現在のイベントのパルス幅
の計算を逆極性直近イベント公称タイミング値を現在の
イベントの公称タイミング値から減算することによって
行うイベントシーケンサにパルス幅計算回路を備える。
ここで算出したパルス幅の値が、パルス幅誤差補正のた
めにイベントタイミング値に加えるべき対応の較正値を
生ずる参照テーブルのためのアドレスとして作用する。

【００１６】この発明およびその変形を図面およびそれ
に関連する説明により次に述べる。

【００１７】

【発明の実施の形態】この発明の実施例によると、市販
のシュルンベルジェ社製 DX2400 型ＡＴＥなどシュルン
ベルジェ社 Sequencer Per Pin 試験装置アーキテクチ
ャを備えるＡＴＥを用いる。この発明はそれらシュルン
ベルジェ社製ＡＴＥに限定されない。このアーキテクチ
ャではＤＵＴの端子の各々をアルゴリズム式にプログラ
ムする。ピンスライス回路と呼ばれる個々の回路は試験
信号の供給を受けるＤＵＴの各端子と関連づけてある。
ピンスライス回路の各々は専用のメモリ、レジスタおよ
び必要な試験信号の発生回路を備える。この試験装置ア
ーキテクチャのうちこの明細書ではこの発明に関連する
部分だけを述べるので、出力信号の捕捉および分析には
言及しない。この試験装置アーキテクチャは、West お
よび Graeve 共同名義で１９９５年１２月１９日付で発
行され本願と同じ譲受人に譲渡された米国特許第５，４
４７，１３９号に開示してあり、ここに同特許を参照し
てその記載内容をこの明細書に組み入れる。同様に、こ
の出願と同じ譲受人に譲渡された１９９５年１０月２４
日発行の米国特許第５，４６１，３１０号および１９９
３年５月８日発行の米国特許第５，２１２，４４３号も
併せてここに参照してその記載内容をこの明細書に組み
入れる。

【００１８】ＡＴＥによる集積回路デバイスの試験は互
いに協働関係にある回路とソフトウェアとの両方を通常
伴う。そのソフトウェアは試験装置の実行する試験プロ
グラムであり、テストパターン、プログラム情報（通常
は被験デバイス提出ユーザが試験のために提供する）、
およびより詳細なプログラム情報（通常はＡＴＥの一
部）を含む。この試験プログラムは試験ベクトル中に起
こるべき多数のイベントについてのイベントタイミング
値およびイベント種類を記述するデータをメモり回路に
まずロードする。それらメモリ回路がロードされると、
ソフトウェアがＡＴＥにプログラムを実行させて集積回
路デバイスを試験させる。集積回路の試験が完了したあ
とソフトウェアに試験結果通知が返送される。次に、ソ
フトウェアはＡＴＥの種々のレジスタのデータを読み出
し、試験結果をユーザに送る。

【００１９】Sequencer Per Pin 試験装置アーキテクチ
ャのブロック図（従来技術の説明図）を図４に示す。大
域イベント系列始点メモリ（ＥＳＳＭ）１０２およびイ
ベント系列蓄積メモリ（ＥＳＳ）７０はＤＵＴの各関連
入力端子と関連づけてある。ベクトル種類選択（ＶＴ
Ｓ）符号信号は大域イベント系列始点メモリ（ＥＳＳ
Ｍ）１０２全部に供給される大域系列アドレスであっ
て、試験装置（図示してない）の主要イベントシーケン
サが供給する。ＥＳＳＭ１０２の各々に送られるＶＴＳ
符号信号は互いに同じである。しかし、ＤＵＴの互いに
異なる端子は互いに異なる機能を備え得る（例えば制御
端子、アドレス端子など）ので、ＥＳＳＭ１０２の各々
には互いに異なるロード（プログラム）を施すこともで
きる。例えば、ＤＵＴの端子全部に書込みサイクル実行
の大域命令があった場合は、互いに異なる端子の種類で
互いに異なる動作をしなければならない。このようにし
て、ＥＳＳＭ１０２は集積回路デバイス試験中に互いに
異なる端子に互いに異なるタイミング組合せを予めプロ
グラムすることを可能にする。ＥＳＳＭ１０２の出力は
ＥＳＳ７０の蓄積位置へのアドレスとして作用し、この
ＥＳＳ７０から特定のイベントタイミングおよびイベン
ト種類を有する特定のイベント系列を生ずる。ＥＳＳＭ
１０２はその出力と入力との関係が間接的に過ぎないの
で、次の説明ではスクランブラメモリとも呼ぶ。イベン
ト系列を表すデータをＥＳＳ７０の各々にロードする。
イベント系列は試験ベクトル期間中に生ずる多数のイベ
ントについてタイミング値（すなわち、パルス端縁およ
び比較器ストローブの位置）およびイベント種類（すな
わち、パルス端縁または比較器ストローブの種類）を記
述する。イベント種類には、例えば、Ｆをドライブ（Ｄ
Ｆ)(Ｆの値に移るという意味）、Ｆについての試験（Ｔ
Ｆ）、駆動回路をオフに（ＤＺ）、および無動作（ＮＯ
Ｐ）などがある。ＥＳＳの各々は、一つの試験サイクル
につき、いくつかの互いに独立なイベントを蓄積でき
る。

【００２０】イベント種類デコーダ７４はパターンデー
タ源７２からＦデータを受けＥＳＳ７０からイベント系
列を受けて、いろいろの構成要素への制御線にイベント
種類Ｓ記述出力信号を生じ、これによってＤＵＴに適切
なドライブイベントおよび比較イベントを生ずる。

【００２１】各イベントにつき、イベント種類に加えて
各イベントの生起タイミングを供給しなければならな
い。加算器８６への個別の入力信号を周期バーニア線１
８（試験周期の実際の始点について時点零信号からのオ
フセットを表す信号を伝送する）に供給する。最後に、
加算器８６への第３の入力信号を較正メモリから供給す
る。較正メモリ８８は、イベント種類、そのイベントに
ついての機能データ値、および信号の送り先（または信
号の発信元）のＤＵＴ端子の関数であるタイミングずれ
値を蓄積する。そのイベントについて最終的較正タイミ
ング値を較正ずみタイミングレジスタ９０に蓄積し、最
終的にドライバフォーマット論理８２およびストローブ
フォーマット論理８４に供給する。

【００２２】ＤＵＴへの信号供給中はドライバフォーマ
ット論理８２は活性状態にある。ＤＵＴからの出力信号
をある値と比較しようとするときストローブフォーマッ
ト論理８４を活性化する。ドライバフォーマット論理８
２はイベントシーケンサからのイベント信号を合成して
ピン電子回路（ドライバ回路１１４を含む）へのフォー
マットずみＦ信号およびＩ／Ｏ信号を生ずる。ドライバ
回路１１４からＤＵＴ１１８の端子に信号を送り込む。
ストローブフォーマット論理８４はイベントシーケンサ
からのイベント信号をＤＵＴ出力状態と比較して合格／
不合格状態データを生ずる。これらの構成要素は試験装
置（図示してない）のテストヘッドに配置してある。

【００２３】図４、図５および図６に示した構成要素の
いくつかはこの発明に直接に関係しないので、この明細
書では説明しない。それら構成要素の上述の機能および
相互関係は上述の米国特許を参照すれば当業者には理解
されよう。

【００２４】図５はこの発明の実施例の装置のブロック
図であって、二つのイベントについての単一値パルス幅
較正を図解する。この実施例では、ＤＵＴの各端子は図
５に符号ＡおよびＢで示した二つのイベントシーケンサ
と関連づけてある。二つの出力をドライバフォーマット
論理に供給し、往復伝送遅延のあとストローブフォーマ
ット論理８４に供給し、これら論理回路で両者のＯＲ論
理がとられる。二つの互いに別々のイベントシーケンサ
ＡおよびＢを用いることにより、より高いイベント速度
を達成する。すなわち、一方のイベントシーケンサを他
方のイベントシーケンサから僅かな値、すなわち後続の
イベントの繰返し発生に片方のシーケンサが費やす時間
の値よりも小さい僅かな値だけずらすことによってこれ
を達成する。一方のイベントシーケンサがデータを出力
している間に他方のイベントシーケンサにデータをロー
ドするのである。

【００２５】図５に示したブロックの各々は慣用のもの
であり、それら構成要素の相互接続も当業者には自明で
あろう。この実施例では、大域イベント系列始点メモリ
（ＥＳＳＭ）１０２（スクランブラメモリ）およびイベ
ント系列蓄積メモリ（ＥＳＳ）７０（シーケンサメモ
リ）に、通常の Sequencer Per Pin アーキテクチャの
場合と同様に、試験ベクトル期間中に起こるべきイベン
トのイベントタイミングデータおよびイベント種類デー
タを表す符号（値）を試験プログラムでまずロードす
る。しかし、追加のイベントタイミングデータ値、すな
わち Sequencer PerPin アーキテクチャにおける較正メ
モリ８８では補償されないパルス幅タイミング誤差によ
るユーザ指定のイベントタイミング値の変動を反映する
追加のイベントタイミングデータ値はシーケンサメモリ
に供給する。

【００２６】この追加のイベントタイミング値は較正値
をユーザの特定する公称タイミング値に加えることによ
って発生する。パルス幅タイミング誤差の大きさはパル
ス幅（持続時間）の関数であるので、所与のパルス幅に
は特有の較正係数を適用する。同様に、追加の位置を、
適当なタイミング値（すなわちパルス幅誤差補正つき、
および補正なしの）を指示するスクランブラメモリにロ
ードする。この実施例は二つのイベントの同時並行的分
析のための論理回路を備えているので、所要の追加ＥＳ
Ｓ位置数は３であり、次の条件、すなわち（１）第１の
イベントが補正の要る短パルスを生ずる、（２）第２の
イベントが補正の要る短パルスを生ずる、（３）両方の
イベントが補正の要る短パルスを生ずる、の三つの条件
に対する変形を表す。したがって、ユーザの試験プログ
ラムがある端子について五つのイベント系列を必要とす
る場合は、このソフトウェアは２０の系列を生ずる（ユ
ーザの入力した公称タイミングの五つのイベント系列、
プラスこれら五つの系列の各々についての公称タイミン
グの三つの変形）。したがって、この実施例でパルス幅
較正を達成するには、ＥＳＳＭ１０２はパルス幅較正な
しの場合の所要蓄積位置の４倍の蓄積位置を要する。

【００２７】イベント極性を記述する機能データ（パタ
ーンデータ源７２から供給）のデータストリームを試験
サイクルの各々の期間中に回路で分析し、機能データの
あるビットが「短」パルスで終わったかどうかを判定す
る。この判定結果は２進数で表され、スクランブラメモ
リへのアドレスの一部となる。スクランブラメモリの蓄
積位置からの出力はパルス幅調整ずみのイベントタイミ
ングデータを含むシーケンスメモリの蓄積位置へのアド
レスとなる。

【００２８】例えば、試験プログラムでユーザはＤＵＴ
１１８の端子へのイベント対として、１ｎｓでＦ１をド
ライブ、２ｎｓでＦ２をドライブを特定する。次に、試
験プログラムはスクランブラメモリ１０２およびシーケ
ンサメモリ７０にこのイベント対についての公称イベン
トタイミングおよびイベント種類をロードし、併せてシ
ーケンサメモリ７０にパルス幅タイミング誤差補正公称
イベントタイミング値の変動分をロードする。イベント
タイミング値の三つの変形は、第１のイベントだけにつ
いて公称タイミング値にパルス幅較正値を適用（例え
ば、1.03ｎｓでＦ１をドライブ、２ｎｓでＦ２をドライ
ブ）、第２のイベントだけについて公称タイミング値に
パルス幅較正値を適用（例えば、１ｎｓでＦ１をドライ
ブ、2.03ｎｓでＦ２をドライブ）、および第１および第
２のイベントの両方について公称タイミング値にパルス
幅較正値を適用（例えば、1.03ｎｓでＦ１をドライブ、
2.03ｎｓでＦ２をドライブ）を含む。ＥＳＳ７０からの
パルス幅補正ずみイベントタイミング値を加算器８６に
加えて、較正メモリ８８からのタイミングずれ値と合成
する。このイベントについての最終較正ずみタイミング
値を較正ずみタイミング値レジスタ９０に蓄積し、最終
的にはドライバフォーマット論理８２およびストローブ
フォーマット論理８４に供給する。

【００２９】上述の例では間隔１ｎｓで生起するイベン
トについての較正値は＋0.03ｎｓ（＋３０ｐｓ）であ
る。しかし、この実施例では一回で補正できるパルス幅
値はごく小さい（例えば１ｎｓまたは９００ｐｓ）。す
なわち、異なる較正値（異なるパルス幅値の補正のため
の）を適用するにはＥＳＳ７０およびＥＳＳＭ１０２を
再ロードする必要があるからである。この実施例は、ド
ライブイベントはすべて一定の時間間隔で隔てられてお
り（すなわち、パルス幅のとり得る値は一つだけであ
る）、その時間間隔と等しいパルス幅のパルスだけ補正
を要し、それ以上の幅のパルスは補正を要しないとの前
提で構成されている。

【００３０】この実施例では、シーケンサメモリ７０の
容量は６４×５２ビットである。各イベントのイベント
タイミングおよびイベント種類を記述するのにこの実施
例では５２ビットを要するので、シーケンサメモリ７０
はイベント対６４個を収容する。この実施例でユーザに
実際に利用できる試験端子あたりおよび試験サイクルあ
たりのスクランブラメモリおよびシーケンサメモリの蓄
積位置は通常の Sequencer Per Pin アーキテクチャの
場合よりも少なく、後者の場合の２０２８に対して５１
２、６４に対して１６であるが、各イベント端縁検出精
度（ＥＰＡ）は向上する。すなわち、イベント相互間の
一定時間間隔に関連づけたパルス幅タイミング誤差を考
慮するからである。

【００３１】上述のとおり、図５の回路は、試験サイク
ルの各々の期間中のイベント極性を記述する機能データ
（パターンデータ源７２から供給）のデータストリーム
を分析し、機能データのあるビットが「短」パルスで終
わったかどうかを判定する。この回路の動作の詳細は後
述する。ＥＳＳＭ１０２およびＥＳＳ７０にデータをロ
ードしたのち、論理回路１２０ａおよび１２０ｂに（図
５の点線の枠の中に示す）に動作開始のための信号を送
る。ＥＳＳＭ１０２およびＥＳＳ７０の内容は試験期間
中に書直しせず、後続の試験のセットアップの期間中だ
け書直しする。論理回路１２０ａおよび１２０ｂ（試験
装置のローカルイベントシーケンサに対して外付け）
は、試験装置のパターンデータ源７２から試験サイクル
ごとに供給されるＦデータのデータストリームの一部を
分析する。一つの実施例では、機能データ８ビット（１
バイト）、すなわちＦｎ−Ｆｎ＋７は回路１２０ａで分
析し、Ｆｎ＋１は回路１２０ｂで分析する。図示の明確
化のために機能データビットＦｎ＋２乃至Ｆｎ＋７分析
用の回路は図示してないが、それら回路はビットＦｎお
よびＦｎ＋１分析用の回路と同じである。回路１２０ａ
および１２０ｂで行う分析により、あるイベントが
「短」パルスで終わったかどうか、そのイベントについ
てパルス幅較正を行う必要があるかどうか（上述のとお
り）を判定する。これら分析の結果（２進数で表示）
は、一つの実施例では、ＥＳＳＭ１０２へのアドレスと
なる１１ビットベクトル種類選択（ＶＴＳ）符号の２ビ
ットを構成する。これら２ビットの値でＥＳＳＭ１０２
内の９ビットＶＴＳ符号のための四つの蓄積位置の一つ
を選択し、それら蓄積位置がＥＳＳ７０内のタイミング
値の四つの変化量の一つを選択する。次の論理表示、す
なわち、Ｆｎ＝Ｆｎ−２≠Ｆｎ−１は図示の排他的ＮＯＲゲート１２１ａ、ＯＲゲート１２
２ａ、ＡＮＤゲート１２３ａなどの論理ゲートで定ま
る。

【００３２】この表示が正しい（すなわち、Ｆｎが短パ
ルスで終わった）場合はＥＳＳＭ１０２およびＥＳＳ７
０に送られるべき２進表示の論理出力は１となり、誤り
である（すなわち、Ｆｎが短パルスで終わらない）場合
はＥＳＳＭ１０２およびＥＳＳ７０に送られるべき論理
出力は０となる。したがって、機能データビットＦｎ，
Ｆｎ−２，Ｆｎ−１がそれぞれ０，０，１である場合は
上記論理表示は正しく（すなわちＦｎは短パルスで終わ
らない）、それに伴うパルス幅タイミング誤差が生ず
る。すなわち、パルスの後縁を時間補正するための較正
係数を適用する必要がある。

【００３３】次に、機能データビットＦｎ＋１が短パル
スで終わったか否かの判定のために、図示の排他的ＮＯ
Ｒゲート１２４ａ、ＯＲゲート１２５ａ、ＡＮＤゲート
１２６ａなどの論理ゲートにより、次の論理表示、すな
わちＦｎ＋１＝Ｆｎ−１≠Ｆｎを判定しなければならない。

【００３４】この表示が正しい（すなわちＦｎ＋１が短
パルスで終わった）場合はＥＳＳＭ１０２およびＥＳＳ
７０に蓄積されるべき論理出力は１となり、誤りである
（すなわちＦｎ＋１が短パルスで終わらなかった）場合
はＥＳＳＭ１０２およびＥＳＳ７０に蓄積されるべき論
理出力は０となる。したがって、機能データビットＦｎ
＋１，Ｆｎ−１，Ｆｎがそれぞれ０，０，０である場合
は、上記論理表示は誤りとなる。データビットＦｎ＋１
は「短」パルスでは終わっていない。したがって、補正
すべきパルス幅誤差はなく、較正値の適用もない。この
例では、機能データビットＦｎおよびＦｎ＋１の分析の
結果の２進表示は“１０”となる。これら二つのビット
はＥＳＳ７０の正しいアドレス、すなわち「第１のイベ
ントだけについて公称タイミングに較正値を適用」（例
えば1.03ｎｓでＦｎをドライブ、２ｎｓでＦｎ＋１をド
ライブ）というアドレスの選択のためのポインタとな
る。

【００３５】機能データビットＦｎ＋２乃至Ｆｎ＋７の
分析も同様にして行う。上述の論理表示は図５に示すと
おり例えばＮＯＲゲート、ＯＲゲートおよびＡＮＤゲー
トで実働化できるがそれらに限定されない。

【００３６】図６に示したこの発明のもう一つの実施例
は図５の実施例と同じ構成要素を多数含んでいるが、全
体的パルス幅タイミング較正の達成のためにイベントシ
ーケンサ１１０に実質的変形を加えてある。同図の実施
例では、イベントシーケンサ１１０は所定期間内に八つ
のイベントのデータを収容できる。ＤＵＴ端子１個あた
り二つのイベントを用いた図５の実施例と対照的に、図
６の実施例ではＤＵＴ端子１個あたりイベントシーケン
サを一つだけ備える。この実施例は先行イベントのタイ
ミング値が既知であることを動作の前提としているから
である。先行イベントのタイミング値が２番目のイベン
トシーケンサに常駐していれば、このデータは妥当な時
間内に読み込みできる。

【００３７】この発明のこの実施例はパルス幅の直接算
出、およびパルス幅算出値対応の較正値の供給を前提と
している。したがって、この実施例はパルス幅計算回路
１１１を備える。パルス幅計算回路１１１は当業者に周
知の三つの構成要素、すなわちレジスタ、比較回路およ
び減算回路を含む。レジスタは先行イベントについての
イベント極性データを蓄積する。比較回路は現イベント
の極性を調べて、それを先行イベントの極性（レジスタ
に蓄積）と比較する。現在のイベントと先行イベントと
の極性が同じであれば比較回路は何もしない。しかし、
現在のイベントの極性が先行イベントの極性と逆であれ
ば、比較回路は二つの作用を及ぼす。減算回路が活性化
され、現在のイベントのパルス幅を現在のイベントの公
称タイミング値から先行イベントの公称タイミング値を
減算することによって算出する。このパルス幅算出値が
参照テーブル値１１３内の蓄積位置へのアドレスとして
作用し、その蓄積位置から対応の較正値（すなわち、較
正値はパルス幅算出値に対応）を出力する。加算器１３
０はこの較正値を較正ずみタイミング値レジスタ９０に
蓄積ずみのイベントタイミング値に加算し、パルス幅タ
イミング誤差を補正する。次にパルス幅計算回路１１の
レジスタを更新して、現在のイベント極性データが先行
イベント極性データとなり、後続イベントについて上記
の処理過程が繰り返されるようにする。

【００３８】上述の第１の実施例がパルス幅値を一つの
特定の値または補正を要しないほど十分に大きい値と仮
定しているのに対して、この第２の実施例は、同一パタ
ーン内のあらゆるパルス幅値についてパルス幅タイミン
グ誤差補正を行う。また、第２の実施例はスクランブラ
メモリＥＳＳＭ１０２またはシーケンサメモリ７０内の
蓄積位置を用いることなくパルス幅タイミング誤差補正
を行うので、ＤＵＴ端子１個あたり試験サイクル１サイ
クルあたりユーザに利用可能なスクランブラメモリ蓄積
位置およびシーケンサメモリ蓄積位置がそれぞれ２０２
８および６４となり、Sequencer Per Pin 試験装置アー
キテクチャ利用の場合と同じになる。

【００３９】図５および図６は上述の実施例の具体的構
成を示すが、これら以外の構成も当業者には自明であ
り、それら構成も特許請求の範囲の各請求項の範囲内に
含めることを意図するものである。

【図面の簡単な説明】

【図１】被験デバイス（ＤＵＴ）への信号送出時に試験
装置が発生する一連の波形を示す図。

【図２】パルス後縁のタイミング誤差を公称パルス幅の
関数として示す図。

【図３】ＤＵＴ端子上で生ずるように試験装置がプログ
ラムした機能データ系列に対応する出力波形を示す図。

【図４】慣用の Sequencer Per Pin 試験装置アーキテ
クチャを示すブロック図。

【図５】この発明の一つの実施例による装置のプロック
図。

【図６】この発明の第２の実施例による装置のブロック
図。

【符号の説明】

１０１、１０７パルス１０３前縁１０５後縁２０５、２０７誤差曲線１０２大域イベント系列始点メモリ（ＥＳ
ＳＭ）７０イベント系列蓄積メモリ（ＥＳＳ）７２ローカルメモリ７４イベント種類デコーダ８２ドライバフォーマット論理８４ストローブフォーマット論理８６加算器８８較正メモリ９０較正ずみタイミングレジスタ１１０イベントシーケンサ１１８被験デバイス（ＤＵＴ）１２０ａ，１２０ｂ論理回路１１３参照テーブル

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年４月１２日（２００１．４．１
２）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

Claims

【特許請求の範囲】

【請求項１】集積回路の試験のためのパルス幅タイミン
グ誤差を補正する方法であって、（ａ）前記集積回路の試験に関するイベントタイミング
データを、前記集積回路の選ばれた端子と関連づけられ
ているメモリに蓄積する過程と、（ｂ）前記試験に関する機能データを生ずる過程と、（ｃ）前記機能データがパルス発生を伴う状態遷移を前
記集積回路の中に生じさせるか否かを判定する過程と、（ｄ）パルス幅調整ずみのイベントタイミングを生ずる
ように前記イベントタイミングデータを調整する過程
と、（ｅ）前記選ばれた端子に加えるべき試験信号であって
前記パルス幅調節ずみのイベントタイミングを含む試験
信号を発生する過程とを含む方法。
【請求項２】前記集積回路の前記選ばれた端子に前記試
験信号を送り込む過程をさらに含む請求項１記載の方
法。
【請求項３】前記機能データが前記試験の期間中に生起
すべきイベントの極性を特定する請求項１記載の方法。
【請求項４】前記状態遷移が持続時間1.25ナノ秒以下の
パルスを生じさせる請求項１記載の方法。
【請求項５】前記イベントタイミングデータがパルス幅
調整ずみのイベントタイミングを含み、前記タイミング
が前記メモリに蓄積ずみのイベントタイミングデータに
較正値、すなわち前記パルスの持続時間の関数で表され
る大きさを有する較正値を加えて得られる請求項１記載
の方法。
【請求項６】前記パルスの持続時間が1.25ナノ秒であ
り、前記較正値が＋0.03ナノ秒である請求項５記載の方
法。
【請求項７】前記メモリが少なくとも３３２８ビットの
データを蓄積している請求項１記載の方法。
【請求項８】前記機能データをパターンデータ源から供
給する過程をさらに含む請求項１記載の方法。
【請求項９】前記機能データを発生する過程をさらに含
む請求項１記載の方法。
【請求項１０】被験集積回路に試験信号を供給する装置
であって、デコーダと、前記デコーダに接続した第１の出力端子を有するととも
に第２の出力端子をさらに有する機能データ源と、前記集積回路の選ばれた端子と関連づけた第１のひと組
の蓄積位置を有し、イベントタイミングデータ、すなわ
ち公称イベントタイミングおよびパルス幅調整ずみのイ
ベントタイミングを含むイベントタイミングデータとイ
ベント種類データとを蓄積するイベントシーケンサと、前記機能データ源の前記第２の出力端子に接続した入力
端子を有するとともに第２の出力端子をさらに有する論
理回路と、前記集積回路の前記選ばれた端子と関連づけた第２のひ
と組の蓄積位置であって、前記論理回路の前記出力端子
に接続した入力端子と前記第１のひと組の蓄積位置の入
力端子に接続した少なくとも一つの出力端子とを有し、
前記第１のひと組の蓄積位置のための互いに異なるアド
レスデータを蓄積する第２のひと組の蓄積位置とを含
み、前記デコーダが前記イベントタイミングデータおよ
び前記イベント種類データを前記第１の組の蓄積位置か
ら受ける第１の入力端子と、前記機能データ源の前記出
力端子に接続した第２の入力端子とを含み試験信号を前
記集積回路に送る装置。
【請求項１１】前記機能データ源がメモリである請求項
１０記載の装置。
【請求項１２】前記機能データ源がパターン発生器であ
る請求項１０記載の装置。
【請求項１３】前記第１の組の蓄積位置が少なくとも３
３２８ビットのデータを蓄積する請求項１０記載の装
置。
【請求項１４】前記パルス幅調整ずみのイベントタイミ
ングが前記第１のひと組の蓄積位置に蓄積したイベント
タイミング値に較正値、すなわち前記パルスの持続時間
の関数で表される大きさを有する較正値を加算して得ら
れる値である請求項１０記載の装置。
【請求項１５】前記パルス持続時間が1.25ナノ秒以下で
あり、前記較正値が約＋0.03ナノ秒乃至＋1.0ナノ秒の
範囲にある請求項１４記載の装置。
【請求項１６】被験集積回路に試験信号を供給する装置
であって、デコーダと、前記デコーダに接続した出力端子を有する機能データ源
と、前記集積回路の選ばれた端子と関連づけた第１のひと組
の蓄積位置を有し、イベントタイミングデータ、すなわ
ち公称イベントタイミングを含むイベントタイミングデ
ータとイベント種類データとを蓄積するイベントシーケ
ンサと、前記集積回路の前記選ばれた端子と関連づけた第２のひ
と組の蓄積位置であって、前記第１のひと組の蓄積位置
の入力端子に接続した少なくとも一つの出力端子を有
し、前記第１のひと組の蓄積位置のための互いに異なる
アドレスデータを蓄積する第２のひと組の蓄積位置と、前記第２のひと組の蓄積位置の出力端子および前記デコ
ーダの出力端子に接続され、最近のイベントについての
イベントタイミングデータおよびイベント種類データを
蓄積し、現在のイベントのパルス幅を計算し、出力端子
を有する回路とを含み、前記デコーダが前記イベントタ
イミングデータおよび前記イベント種類データを前記第
１のひと組の蓄積位置から受ける第１の入力端子と、前
記機能データ源の前記出力端子に接続した第２の入力端
子とを含み、試験信号を前記集積回路に送り、前記回路の前記出力端子に接続したアドレスポートを有
し、較正値をアドレスポートに出力し、それによってパ
ルス幅調整ずみのイベントタイミングを出力する参照テ
ーブルをさらに含む装置。
【請求項１７】前記機能データ源がメモリである請求項
１６記載の装置。
【請求項１８】前記機能データ源がパターン発生器であ
る請求項１６記載の装置。
【請求項１９】前記第１のひと組の蓄積位置が少なくと
も３３２８ビットのデータを蓄積する請求項１６記載の
装置。
【請求項２０】前記パルス幅を逆極性の直近イベントの
タイミング値を現在のイベントのタイミング値から減算
することによって算出する請求項１６記載の装置。
【請求項２１】前記回路が、前記先行イベントについての前記イベントタイミングデ
ータおよび前記イベント種類データを蓄積し出力端子を
有するレジスタと、前記現在のイベントの極性と前記先行イベントの極性と
を比較する入力端子を有するとともに出力端子を有する
比較回路と、前記比較回路の出力端子に接続した入力端子を有し、前
記先行イベントについてのイベントタイミング値を前記
現在のイベントの前記タイミング値から減算する減算回
路とを含む請求項１６記載の装置。