JPH01158699A - Ｒａｍテスト方式 - Google Patents
Ｒａｍテスト方式Info
- Publication number
- JPH01158699A JPH01158699A JP62316772A JP31677287A JPH01158699A JP H01158699 A JPH01158699 A JP H01158699A JP 62316772 A JP62316772 A JP 62316772A JP 31677287 A JP31677287 A JP 31677287A JP H01158699 A JPH01158699 A JP H01158699A
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- JP
- Japan
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- input
- group
- clock
- inputted
- terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 27
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010998 test method Methods 0.000 claims description 3
- 238000007689 inspection Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスメモリ（以下、ＲＡＭという
）のテストに関し、特にＬＳＩ製作工程で最初に行うウ
ェハーレベルでの電気検査時に、これを高速動作で行う
ＲＡＭテスト方式に関する。
）のテストに関し、特にＬＳＩ製作工程で最初に行うウ
ェハーレベルでの電気検査時に、これを高速動作で行う
ＲＡＭテスト方式に関する。
従来ＲＡＭのウェハーレベルでの電気検査に関しては、
その機構的構造上、テスタからの配線が長くなってしま
うため高速動作によるテストを行うことはあきらめられ
ていた。またメモリテスタによるテストでは、アドレス
入力、書込みデータ入力、書込み指示入力等を与え、読
出しデータ出力をストローブすることによって、機能テ
スト及び高速テストを実施しているが、最近のＲＡＭの
高速化への進歩は著るしく、スキュー合せ込み精度しだ
いで、アクセス性能が変わったリータイミング規格がセ
ットできないなどメモリテスタの性能が、これに追いつ
いて行けないのが現状で、ましてＲＡＭ（７）ウェハー
レベルでの高速テストはむずかしい状態であった。
その機構的構造上、テスタからの配線が長くなってしま
うため高速動作によるテストを行うことはあきらめられ
ていた。またメモリテスタによるテストでは、アドレス
入力、書込みデータ入力、書込み指示入力等を与え、読
出しデータ出力をストローブすることによって、機能テ
スト及び高速テストを実施しているが、最近のＲＡＭの
高速化への進歩は著るしく、スキュー合せ込み精度しだ
いで、アクセス性能が変わったリータイミング規格がセ
ットできないなどメモリテスタの性能が、これに追いつ
いて行けないのが現状で、ましてＲＡＭ（７）ウェハー
レベルでの高速テストはむずかしい状態であった。
上述した従来のウェハーレベルでの電気検査では、高速
のテストが不可能なことから入出力及び内部機能のＤＣ
レベルでのテストを行いＧｏ／Ｎ。
のテストが不可能なことから入出力及び内部機能のＤＣ
レベルでのテストを行いＧｏ／Ｎ。
Ｇｏの判定をしていた。このため最終工程での電気検査
でも正確に選別できず出荷されシステムに組込んでから
不具合が発見されることにもなってきた。
でも正確に選別できず出荷されシステムに組込んでから
不具合が発見されることにもなってきた。
最近のＲＡＭは前述の高速化はもとより高集積度化がさ
らに計られチップサイズも大型化の傾向にありチップ価
格が上昇している。
らに計られチップサイズも大型化の傾向にありチップ価
格が上昇している。
ＬＳＩ製作工程のなるべく早い機会に高速テストを含め
た選別を行いプロセス工程にフィードバックさせる必要
がでてきた。
た選別を行いプロセス工程にフィードバックさせる必要
がでてきた。
本発明のＲＡＭテスト方式は、ＲＡＭの入出力インタフ
ェース部にホールド機能付フリップフロップ（以下、Ｆ
／Ｆという）回路と、すべてのＦ／Ｆ回路に共通するク
ロック入力とホールド制御入力を設け、電気検査の時に
、連続する周期のクロック入力と同タロツクに同期する
ホールド制御入力により高速のテストを行う方式である
。
ェース部にホールド機能付フリップフロップ（以下、Ｆ
／Ｆという）回路と、すべてのＦ／Ｆ回路に共通するク
ロック入力とホールド制御入力を設け、電気検査の時に
、連続する周期のクロック入力と同タロツクに同期する
ホールド制御入力により高速のテストを行う方式である
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すＲＡＭのブロック図で
ある。書込みデータ入力群端子２０１より入力した書込
みデータは書込みデータＦ／Ｆ群１０１にセットされる
。アドレス入力群端子２０２より入力したアドレスはア
ドレスＦ／Ｆ群１０２にセットされる。書込み制御入力
群端子２０３より入力した書込み制御入力は、書込み制
御Ｆ／Ｆ群１０３にセットされる。書込みデータＦ／Ｆ
群１０１．アドレスＦ／Ｆ群１０２．書込み制御Ｆ／Ｆ
群ｉ０３の出力はメモリセルアレー１００に入力する。
ある。書込みデータ入力群端子２０１より入力した書込
みデータは書込みデータＦ／Ｆ群１０１にセットされる
。アドレス入力群端子２０２より入力したアドレスはア
ドレスＦ／Ｆ群１０２にセットされる。書込み制御入力
群端子２０３より入力した書込み制御入力は、書込み制
御Ｆ／Ｆ群１０３にセットされる。書込みデータＦ／Ｆ
群１０１．アドレスＦ／Ｆ群１０２．書込み制御Ｆ／Ｆ
群ｉ０３の出力はメモリセルアレー１００に入力する。
メモリセルアレー１００の出力は読出しデータＦ／Ｆ群
１０４にセットされ、その出力は読出しデータ出力群端
子２０６から出力される。すべてのＦ／Ｆ １０１．Ｉ
Ｑ ２，１０３゜１０４は共通りロック入力端子２０
５より入力するクロックにより駆動され、かつ共通ホー
ルド制御入力端子２０４に入力するホールド制御信号に
より制御される。
１０４にセットされ、その出力は読出しデータ出力群端
子２０６から出力される。すべてのＦ／Ｆ １０１．Ｉ
Ｑ ２，１０３゜１０４は共通りロック入力端子２０
５より入力するクロックにより駆動され、かつ共通ホー
ルド制御入力端子２０４に入力するホールド制御信号に
より制御される。
第２図に本ＲＡＭの高速テストを可能とするタイミング
チャートを示す。テスタクロックに同期した連続する周
期のクロックを本ＲＡＭに与えテスタクロックの間にテ
スト用クロックが２発だけ有効となる様にホールド制御
入力を制御する。テスト用クロックはテスタタイミング
と同期しているためホールド制御信号はテスタから制御
可能となっている。テスト用クロック２発だけホールド
を解除された本ＲＡＭは、１発目でテスタからの書込み
データ、アドレス、書込み制御信号を取込み、２発目で
読出しＦ／Ｆにメモリセル内容が取込まれ出力される。
チャートを示す。テスタクロックに同期した連続する周
期のクロックを本ＲＡＭに与えテスタクロックの間にテ
スト用クロックが２発だけ有効となる様にホールド制御
入力を制御する。テスト用クロックはテスタタイミング
と同期しているためホールド制御信号はテスタから制御
可能となっている。テスト用クロック２発だけホールド
を解除された本ＲＡＭは、１発目でテスタからの書込み
データ、アドレス、書込み制御信号を取込み、２発目で
読出しＦ／Ｆにメモリセル内容が取込まれ出力される。
つまり２発のクロック間周期からメモリアクセスが測定
できることになる。
できることになる。
連続するクロック周期を与えるため精度良く設定が可能
で、しかも高速なテストが実現できる。
で、しかも高速なテストが実現できる。
本ＲＡＭ ＬＳＩのテスト方法をウェハーレベルでの
テストに適用することによって、製作工程の初期の電気
検査段階で高速動作を含めた検査が可能となる。
テストに適用することによって、製作工程の初期の電気
検査段階で高速動作を含めた検査が可能となる。
以上説明したように、本発明は、ＲＡＭの入出力インタ
フェース部にホールド機能付Ｆ／Ｆ回路と、共通するク
ロック入力とホールド制御入力を設け、ウェハーレベル
での電気検査に対し連続する周期のクロック入力とホー
ルド制御によりテストを行うことにより、高速動作を含
めた検査が可能となり、既存のウェハーレベルのテスト
では精度良くテストできない高速のＲＡＭを、連続する
クロック周期の安定性とホールド制御により容易にテス
トできるという効果がある。
フェース部にホールド機能付Ｆ／Ｆ回路と、共通するク
ロック入力とホールド制御入力を設け、ウェハーレベル
での電気検査に対し連続する周期のクロック入力とホー
ルド制御によりテストを行うことにより、高速動作を含
めた検査が可能となり、既存のウェハーレベルのテスト
では精度良くテストできない高速のＲＡＭを、連続する
クロック周期の安定性とホールド制御により容易にテス
トできるという効果がある。
第１図は本発明の一実施例を説明するためのＲＡＭのブ
ロック図である。第２図は本発明の一実施例によるテス
トを行うためのタイミングチャートである。 １００・・・・・・メモリセルアレー、１０１・・・・
・・書込みデータＦ／Ｆ群、１０２・・・・・・アドレ
スＦ／Ｆ群、１０３・・・・・・書込み制御Ｆ／Ｆ群、
１０４・・・・・・読出しデータＦ／Ｆ群、２０１・・
・・・・書込みデータ入力群端子、２０２・・・・・・
アドレス入力群端子、２０３・・・・・・書込み制御入
力群端子、２０４・・印・共通ホールド制御入力端子、
２ｏ訃旧・・共通りロック入力端子、２０６・・・・・
・読出しデータ出力群端子。 代理人 弁理士 内 原 音 第ｆ図
ロック図である。第２図は本発明の一実施例によるテス
トを行うためのタイミングチャートである。 １００・・・・・・メモリセルアレー、１０１・・・・
・・書込みデータＦ／Ｆ群、１０２・・・・・・アドレ
スＦ／Ｆ群、１０３・・・・・・書込み制御Ｆ／Ｆ群、
１０４・・・・・・読出しデータＦ／Ｆ群、２０１・・
・・・・書込みデータ入力群端子、２０２・・・・・・
アドレス入力群端子、２０３・・・・・・書込み制御入
力群端子、２０４・・印・共通ホールド制御入力端子、
２ｏ訃旧・・共通りロック入力端子、２０６・・・・・
・読出しデータ出力群端子。 代理人 弁理士 内 原 音 第ｆ図
Claims (1)
- 任意のアドレスに読出し書込みが可能なランダムアクセ
スメモリのアドレス入力端子、書込みデータ入力端子及
び書込み指示入力端子と読出しデータ出力端子にそれぞ
れ対応してホールド機能付フリップフロップ回路を設け
、これらすべてのフリップフロップ回路に共通するクロ
ック入力部とホールド制御入力部とを設け、前記ランダ
ムアクセスメモリに連続する周期のクロック入力を与え
、この連続する周期のクロック入力と同期したホールド
制御信号により任意のクロック周期間の動作を有効とさ
せてテストを行うことを特徴とするＲＡＭテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316772A JPH01158699A (ja) | 1987-12-14 | 1987-12-14 | Ｒａｍテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316772A JPH01158699A (ja) | 1987-12-14 | 1987-12-14 | Ｒａｍテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158699A true JPH01158699A (ja) | 1989-06-21 |
Family
ID=18080749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62316772A Pending JPH01158699A (ja) | 1987-12-14 | 1987-12-14 | Ｒａｍテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158699A (ja) |
-
1987
- 1987-12-14 JP JP62316772A patent/JPH01158699A/ja active Pending
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