JP2985056B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP2985056B2 JP2985056B2 JP7253479A JP25347995A JP2985056B2 JP 2985056 B2 JP2985056 B2 JP 2985056B2 JP 7253479 A JP7253479 A JP 7253479A JP 25347995 A JP25347995 A JP 25347995A JP 2985056 B2 JP2985056 B2 JP 2985056B2
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- circuit
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の技術分野】本願はＩＣ試験装置に関する。
【０００２】
【従来の技術】図４はいわゆるデバイスアンダーテスト
（以下、ＤＵＴという。）によりＩＣの試験を行なう場
合のＩＣ試験装置の概念を示したブロック図、図５はそ
の動作を示したタイミングチャートである。以下、被試
験ＩＣとしてカウンタを想定して説明を行なう。
（以下、ＤＵＴという。）によりＩＣの試験を行なう場
合のＩＣ試験装置の概念を示したブロック図、図５はそ
の動作を示したタイミングチャートである。以下、被試
験ＩＣとしてカウンタを想定して説明を行なう。
【０００３】被試験ＩＣ２１にはクロック発生回路２２
からクロック信号ａが入力され、所定のカウント値に達
すると被試験ＩＣ２１の出力信号ｂが反転する。記憶回
路２３には、被試験ＩＣ２１が正常であれば被試験ＩＣ
２１から出力されるであろう値（以下、期待値とい
う。）が、クロック信号ａの発生タイミング毎に記憶さ
れている。比較回路２４では、被試験ＩＣ２１の出力信
号ｂと記憶回路２３に記憶されている期待値とが、クロ
ック信号ａに同期したタイミングｃ毎に比較される。比
較結果は制御回路２５に送られ、上記すべてのタイミン
グで上記出力信号ｂと上記期待値とが一致すれば、被試
験ＩＣ２１は正常であると判断される。
からクロック信号ａが入力され、所定のカウント値に達
すると被試験ＩＣ２１の出力信号ｂが反転する。記憶回
路２３には、被試験ＩＣ２１が正常であれば被試験ＩＣ
２１から出力されるであろう値（以下、期待値とい
う。）が、クロック信号ａの発生タイミング毎に記憶さ
れている。比較回路２４では、被試験ＩＣ２１の出力信
号ｂと記憶回路２３に記憶されている期待値とが、クロ
ック信号ａに同期したタイミングｃ毎に比較される。比
較結果は制御回路２５に送られ、上記すべてのタイミン
グで上記出力信号ｂと上記期待値とが一致すれば、被試
験ＩＣ２１は正常であると判断される。
【０００４】
【発明が解決しようとする課題】上記従来のＩＣ試験装
置では、クロック信号ａに同期したすべてのタイミング
ｃで被試験ＩＣ２１からの出力信号ｂと記憶回路２３か
らの期待値とを比較しなければならない。したがって、
このような試験をソフトウエア的に行なう場合には多大
な時間が必要となる。また、ハードウエア的に行う場合
には試験回路の規模が膨大なものとなる。
置では、クロック信号ａに同期したすべてのタイミング
ｃで被試験ＩＣ２１からの出力信号ｂと記憶回路２３か
らの期待値とを比較しなければならない。したがって、
このような試験をソフトウエア的に行なう場合には多大
な時間が必要となる。また、ハードウエア的に行う場合
には試験回路の規模が膨大なものとなる。
【０００５】本願の目的は、簡単なハードウエア構成で
しかも短時間で試験を行なうことが可能なＩＣ試験装置
を提供することである。
しかも短時間で試験を行なうことが可能なＩＣ試験装置
を提供することである。
【０００６】
【課題を解決するための手段】本願に係わるＩＣ試験装
置は、被試験ＩＣの被試験出力の出力状態の反転に応答
して反転検出を示す出力を発生、保持するものであり、
当該保持された出力状態をリセット可能な検出回路と、
上記被試験ＩＣの上記被試験出力の出力状態が反転する
ためのクロック数よりも一つ少ない数のクロックを上記
被試験ＩＣに入力したときの上記被試験出力の出力状態
および上記検出回路の出力状態を予め設定された値と比
較する第１の比較動作を行うとともに、上記被試験ＩＣ
の上記被試験出力の出力状態が反転するためのクロック
数と同数のクロックを上記被試験ＩＣに入力したときの
上記被試験出力の出力状態および上記検出回路の出力状
態を予め設定された値と比較する第２の比較動作を行う
比較回路と、上記比較回路における上記第１及び第２の
比較動作の比較結果に基いて上記被試験ＩＣの良否を判
定するとともに、上記第１の比較動作の後及び第２の比
較動作の後に上記検出回路をリセットする判定回路とを
有する。
置は、被試験ＩＣの被試験出力の出力状態の反転に応答
して反転検出を示す出力を発生、保持するものであり、
当該保持された出力状態をリセット可能な検出回路と、
上記被試験ＩＣの上記被試験出力の出力状態が反転する
ためのクロック数よりも一つ少ない数のクロックを上記
被試験ＩＣに入力したときの上記被試験出力の出力状態
および上記検出回路の出力状態を予め設定された値と比
較する第１の比較動作を行うとともに、上記被試験ＩＣ
の上記被試験出力の出力状態が反転するためのクロック
数と同数のクロックを上記被試験ＩＣに入力したときの
上記被試験出力の出力状態および上記検出回路の出力状
態を予め設定された値と比較する第２の比較動作を行う
比較回路と、上記比較回路における上記第１及び第２の
比較動作の比較結果に基いて上記被試験ＩＣの良否を判
定するとともに、上記第１の比較動作の後及び第２の比
較動作の後に上記検出回路をリセットする判定回路とを
有する。
【０００７】
【発明の実施の形態】以下、図１〜図３を参照して本願
に係わるＩＣ試験装置の実施の形態について説明する。
に係わるＩＣ試験装置の実施の形態について説明する。
【０００８】図１は、いわゆるＤＵＴによりＩＣの試験
を行なう場合のＩＣ試験装置の概念を示したブロック図
である。以下の説明では、被試験ＩＣ１１としてカウン
タを想定し、このカウンタはｎ個のクロックが入力され
る毎にその出力状態が反転するものとする。
を行なう場合のＩＣ試験装置の概念を示したブロック図
である。以下の説明では、被試験ＩＣ１１としてカウン
タを想定し、このカウンタはｎ個のクロックが入力され
る毎にその出力状態が反転するものとする。
【０００９】クロック発生回路１２は、制御回路１６か
らの制御信号を受けて被試験ＩＣ１１へクロック信号ａ
を出力するものである。検出回路１３は、被試験ＩＣ１
１から出力される出力信号ｂの反転の有無を検出するも
のであり、被試験ＩＣ１１での正常なカウント動作に基
く出力信号ｂの反転動作の他、グリッジノイズ等の瞬間
的な反転動作も検出する。この検出回路１３の詳細は図
２に示した通りであり、Ｄ型フリップフロップおよびゲ
ートから構成されている。なお、図２に示した信号ｂ１
およびｂ２は論理的には全く同一のものであり、したが
って図１ではこれらの信号ｂ１およびｂ２を特に区別を
せずに信号ｂとしている。記憶回路１４は、被試験ＩＣ
１１が正常であれば被試験ＩＣ１１から出力されるであ
ろう値（Ｂ値という。）および検出回路１３から出力さ
れるであろう値（Ｄ値という。以下、Ｂ値およびＤ値を
合わせて期待値という。）を記憶するものである。比較
回路１５は、被試験ＩＣ１１からの出力信号ｂおよび検
出回路１３からの出力信号ｄと記憶回路１４に記憶され
ている期待値ＢおよびＤとを所定のタイミングで比較
し、その比較結果を制御回路１６に送出するものであ
る。制御回路１６は、例えばパーソナルコンピュータ等
で構成され、クロック発生回路１２、検出回路１３およ
び記憶回路１４に所定の制御信号を送出するとともに、
比較回路１５からの比較結果を受けて被試験ＩＣ１１の
良否を判定するものである。
らの制御信号を受けて被試験ＩＣ１１へクロック信号ａ
を出力するものである。検出回路１３は、被試験ＩＣ１
１から出力される出力信号ｂの反転の有無を検出するも
のであり、被試験ＩＣ１１での正常なカウント動作に基
く出力信号ｂの反転動作の他、グリッジノイズ等の瞬間
的な反転動作も検出する。この検出回路１３の詳細は図
２に示した通りであり、Ｄ型フリップフロップおよびゲ
ートから構成されている。なお、図２に示した信号ｂ１
およびｂ２は論理的には全く同一のものであり、したが
って図１ではこれらの信号ｂ１およびｂ２を特に区別を
せずに信号ｂとしている。記憶回路１４は、被試験ＩＣ
１１が正常であれば被試験ＩＣ１１から出力されるであ
ろう値（Ｂ値という。）および検出回路１３から出力さ
れるであろう値（Ｄ値という。以下、Ｂ値およびＤ値を
合わせて期待値という。）を記憶するものである。比較
回路１５は、被試験ＩＣ１１からの出力信号ｂおよび検
出回路１３からの出力信号ｄと記憶回路１４に記憶され
ている期待値ＢおよびＤとを所定のタイミングで比較
し、その比較結果を制御回路１６に送出するものであ
る。制御回路１６は、例えばパーソナルコンピュータ等
で構成され、クロック発生回路１２、検出回路１３およ
び記憶回路１４に所定の制御信号を送出するとともに、
比較回路１５からの比較結果を受けて被試験ＩＣ１１の
良否を判定するものである。
【００１０】つぎに、図１および図２に示したＩＣ試験
装置の動作を図３に示したタイミングチャートを参照し
て説明する。
装置の動作を図３に示したタイミングチャートを参照し
て説明する。
【００１１】クロック発生回路１２からは、制御回路１
６からの制御信号により（ｎ−１）個のクロック信号ａ
が連続的に発生し、このクロック信号ａは被試験ＩＣ１
１に入力される。すなわち、被試験ＩＣ１１の出力状態
が反転するクロック数ｎよりも一つ少ない数のクロック
が被試験ＩＣ１１に入力されるわけである。この段階
で、被試験ＩＣ１１からの出力信号ｂおよび検出回路１
３からの出力信号ｄと記憶回路１４に記憶されている期
待値ＢおよびＤとの異同を比較回路１５で比較し（以
下、この段階の比較動作を反転前の比較動作とい
う。）、その比較結果が制御回路１６に送られる。被試
験ＩＣ１１の動作が正常であれば、図３に示すように信
号ｂおよびｄはともに論理値“０”であり、記憶回路１
４に記憶されている期待値ＢおよびＤと一致する。被試
験ＩＣ１１の動作が正常でなく、例えば被試験ＩＣ１１
の出力がすでに反転している場合やグリッジノイズが発
生した場合には、信号ｂの値と期待値Ｂとの間あるいは
信号ｄの値と期待値Ｄとの間において、少なくとも一方
は不一致となる。比較動作が終了すると、制御回路１６
からの制御信号ｃにより検出回路１３がリセットされる
（図２に示した二つのＤ型フリップフロップがリセット
される。）。リセット動作終了後、制御回路１６からの
制御信号によりクロック発生回路１２からクロック信号
ａが１クロックだけ生じ、このクロック信号ａが被試験
ＩＣ１１に入力される。被試験ＩＣ１１の動作が正常で
あれば、このクロック信号により被試験ＩＣ１１の出力
信号ｂが論理値“０”から“１”へと反転する。この段
階で再び、被試験ＩＣ１１からの出力信号ｂおよび検出
回路１３からの出力信号ｄと記憶回路１４に記憶されて
いる期待値ＢおよびＤとの異同を比較回路１５で比較し
（以下、この段階の比較動作を反転後の比較動作とい
う。）、その比較結果が制御回路１６に送られる。被試
験ＩＣ１１の動作が正常であれば、図３に示すように信
号ｂおよびｄはともに論理値“１”であり、記憶回路１
４に記憶されている期待値ＢおよびＤと一致する。被試
験ＩＣ１１の動作が正常でなく、例えば被試験ＩＣ１１
の出力が反転していない場合には、信号ｂの値と期待値
Ｂとの間および信号ｄの値と期待値Ｄとの間で不一致が
生じる。比較動作が終了すると、制御回路１６からの制
御信号ｃにより検出回路１３が再びリセットされる。
６からの制御信号により（ｎ−１）個のクロック信号ａ
が連続的に発生し、このクロック信号ａは被試験ＩＣ１
１に入力される。すなわち、被試験ＩＣ１１の出力状態
が反転するクロック数ｎよりも一つ少ない数のクロック
が被試験ＩＣ１１に入力されるわけである。この段階
で、被試験ＩＣ１１からの出力信号ｂおよび検出回路１
３からの出力信号ｄと記憶回路１４に記憶されている期
待値ＢおよびＤとの異同を比較回路１５で比較し（以
下、この段階の比較動作を反転前の比較動作とい
う。）、その比較結果が制御回路１６に送られる。被試
験ＩＣ１１の動作が正常であれば、図３に示すように信
号ｂおよびｄはともに論理値“０”であり、記憶回路１
４に記憶されている期待値ＢおよびＤと一致する。被試
験ＩＣ１１の動作が正常でなく、例えば被試験ＩＣ１１
の出力がすでに反転している場合やグリッジノイズが発
生した場合には、信号ｂの値と期待値Ｂとの間あるいは
信号ｄの値と期待値Ｄとの間において、少なくとも一方
は不一致となる。比較動作が終了すると、制御回路１６
からの制御信号ｃにより検出回路１３がリセットされる
（図２に示した二つのＤ型フリップフロップがリセット
される。）。リセット動作終了後、制御回路１６からの
制御信号によりクロック発生回路１２からクロック信号
ａが１クロックだけ生じ、このクロック信号ａが被試験
ＩＣ１１に入力される。被試験ＩＣ１１の動作が正常で
あれば、このクロック信号により被試験ＩＣ１１の出力
信号ｂが論理値“０”から“１”へと反転する。この段
階で再び、被試験ＩＣ１１からの出力信号ｂおよび検出
回路１３からの出力信号ｄと記憶回路１４に記憶されて
いる期待値ＢおよびＤとの異同を比較回路１５で比較し
（以下、この段階の比較動作を反転後の比較動作とい
う。）、その比較結果が制御回路１６に送られる。被試
験ＩＣ１１の動作が正常であれば、図３に示すように信
号ｂおよびｄはともに論理値“１”であり、記憶回路１
４に記憶されている期待値ＢおよびＤと一致する。被試
験ＩＣ１１の動作が正常でなく、例えば被試験ＩＣ１１
の出力が反転していない場合には、信号ｂの値と期待値
Ｂとの間および信号ｄの値と期待値Ｄとの間で不一致が
生じる。比較動作が終了すると、制御回路１６からの制
御信号ｃにより検出回路１３が再びリセットされる。
【００１２】リセット動作が終了すると、再びクロック
発生回路１２から（ｎ−１）個のクロック信号ａが生
じ、上記と同様のシーケンスが行なわれる。そして、反
転前の比較動作において、被試験ＩＣ１１の動作が正常
であれば、図３に示すように信号ｂおよびｄはそれぞれ
論理値“１”および“０”であり、記憶回路１４に記憶
されている期待値ＢおよびＤと一致する。また、反転後
の比較動作において、被試験ＩＣ１１の動作が正常であ
れば、図３に示すように信号ｂおよびｄはそれぞれ論理
値“０”および“１”であり、記憶回路１４に記憶され
ている期待値ＢおよびＤと一致する。
発生回路１２から（ｎ−１）個のクロック信号ａが生
じ、上記と同様のシーケンスが行なわれる。そして、反
転前の比較動作において、被試験ＩＣ１１の動作が正常
であれば、図３に示すように信号ｂおよびｄはそれぞれ
論理値“１”および“０”であり、記憶回路１４に記憶
されている期待値ＢおよびＤと一致する。また、反転後
の比較動作において、被試験ＩＣ１１の動作が正常であ
れば、図３に示すように信号ｂおよびｄはそれぞれ論理
値“０”および“１”であり、記憶回路１４に記憶され
ている期待値ＢおよびＤと一致する。
【００１３】以後同様にしてつぎつぎに反転前後の比較
動作が行なわれ、信号ｂおよびｄの値と期待値Ｂおよび
Ｄとが比較される。そして、制御回路１６により、すべ
ての比較動作において信号ｂおよびｄの値と期待値Ｂお
よびＤとが一致すればその被試験ＩＣ１１は正常すなわ
ち良品と判定され、一つでも不一致があればその被試験
ＩＣ１１は不良品と判定される。
動作が行なわれ、信号ｂおよびｄの値と期待値Ｂおよび
Ｄとが比較される。そして、制御回路１６により、すべ
ての比較動作において信号ｂおよびｄの値と期待値Ｂお
よびＤとが一致すればその被試験ＩＣ１１は正常すなわ
ち良品と判定され、一つでも不一致があればその被試験
ＩＣ１１は不良品と判定される。
【００１４】以上の説明からわかるように、本ＩＣ試験
装置では、（ｎ−１）個のクロックを連続して発生さ
せ、その間は期待値との比較動作は行なわない。したが
って、ｎ個のクロックのうち（ｎ−１）個のクロックを
高速で発生させることができ、簡単なハードウエア構成
であるにもかかわらず、短時間で試験を行なうことが可
能となる。また、検出回路１３により、グリッジノイズ
が発生する不良も発見することができる。
装置では、（ｎ−１）個のクロックを連続して発生さ
せ、その間は期待値との比較動作は行なわない。したが
って、ｎ個のクロックのうち（ｎ−１）個のクロックを
高速で発生させることができ、簡単なハードウエア構成
であるにもかかわらず、短時間で試験を行なうことが可
能となる。また、検出回路１３により、グリッジノイズ
が発生する不良も発見することができる。
【００１５】以上の説明では、被試験ＩＣ１６としてカ
ウンタを想定したが、特に順序回路を多く含む被試験Ｉ
Ｃに対して本ＩＣ試験装置は好適である。
ウンタを想定したが、特に順序回路を多く含む被試験Ｉ
Ｃに対して本ＩＣ試験装置は好適である。
【００１６】
【発明の効果】本願に係わる発明によれば、被試験出力
の出力状態の反転が予測されるクロック及びその１つ前
のクロックにおける実際の被試験出力の出力状態がそれ
ぞれの予測値と比較される。このため、簡単なハードウ
エア構成であるにもかかわらず、短時間で試験を行なう
ことが可能となる。さらに、反転が予測されるクロック
タイミングの前後における被試験出力の出力状態の反転
の有無が検出回路に保存され、これらについても予測値
と比較される。このため、実際に被試験出力の出力状態
の比較動作が行われない期間における異常をも判定可能
であり、しかもクロックに同期した被試験出力の出力状
態と予測値の比較では検出不可能なグリッジノイズをも
検出可能となる。
の出力状態の反転が予測されるクロック及びその１つ前
のクロックにおける実際の被試験出力の出力状態がそれ
ぞれの予測値と比較される。このため、簡単なハードウ
エア構成であるにもかかわらず、短時間で試験を行なう
ことが可能となる。さらに、反転が予測されるクロック
タイミングの前後における被試験出力の出力状態の反転
の有無が検出回路に保存され、これらについても予測値
と比較される。このため、実際に被試験出力の出力状態
の比較動作が行われない期間における異常をも判定可能
であり、しかもクロックに同期した被試験出力の出力状
態と予測値の比較では検出不可能なグリッジノイズをも
検出可能となる。
【図１】本願に係わるＩＣ試験装置の概念を示したブロ
ック図
ック図
【図２】図１の一部を詳細に示した図
【図３】図１の動作を説明するためのタイミングチャー
ト
ト
【図４】従来の技術に係わるＩＣ試験装置の概念を示し
たブロック図
たブロック図
【図５】図４の動作を説明するためのタイミングチャー
ト
ト
１１……被試験ＩＣ １３……検出回路 １５……比較回路 １６……制御回路（判定回路）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30 H03K 21/40
Claims (1)
- 【請求項１】 被試験ＩＣの被試験出力の出力状態の反
転に応答して反転検出を示す出力を発生、保持するもの
であり、当該保持された出力状態をリセット可能な検出
回路と、 上記被試験ＩＣの上記被試験出力の出力状態が反転する
ためのクロック数よりも一つ少ない数のクロックを上記
被試験ＩＣに入力したときの上記被試験出力の出力状態
および上記検出回路の出力状態を予め設定された値と比
較する第１の比較動作を行うとともに、上記被試験ＩＣ
の上記被試験出力の出力状態が反転するためのクロック
数と同数のクロックを上記被試験ＩＣに入力したときの
上記被試験出力の出力状態および上記検出回路の出力状
態を予め設定された値と比較する第２の比較動作を行う
比較回路と、 上記比較回路における上記第１及び第２の比較動作の比
較結果に基いて上記被試験ＩＣの良否を判定するととも
に、上記第１の比較動作の後及び第２の比較動作の後に
上記検出回路をリセットする判定回路とを有することを
特徴とするＩＣ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253479A JP2985056B2 (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置 |
| US08/721,428 US5818849A (en) | 1995-09-29 | 1996-09-27 | IC testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253479A JP2985056B2 (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997196A JPH0997196A (ja) | 1997-04-08 |
| JP2985056B2 true JP2985056B2 (ja) | 1999-11-29 |
Family
ID=17251963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253479A Expired - Fee Related JP2985056B2 (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818849A (ja) |
| JP (1) | JP2985056B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100201333B1 (ko) * | 1996-09-11 | 1999-06-15 | 유기범 | 클럭의 페일 판별 장치 |
| JP3235594B2 (ja) * | 1999-05-10 | 2001-12-04 | 日本電気株式会社 | 半導体装置の検査装置及び半導体装置の検査方法 |
| JP4130801B2 (ja) * | 2001-06-13 | 2008-08-06 | 株式会社アドバンテスト | 半導体デバイス試験装置、及び半導体デバイス試験方法 |
| US7856578B2 (en) * | 2005-09-23 | 2010-12-21 | Teradyne, Inc. | Strobe technique for test of digital signal timing |
| US7574632B2 (en) * | 2005-09-23 | 2009-08-11 | Teradyne, Inc. | Strobe technique for time stamping a digital signal |
| US7573957B2 (en) * | 2005-09-23 | 2009-08-11 | Teradyne, Inc. | Strobe technique for recovering a clock in a digital signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785101B2 (ja) * | 1991-03-20 | 1995-09-13 | 株式会社東芝 | 論理信号検査方法及び検査装置 |
| JP3474214B2 (ja) * | 1992-10-22 | 2003-12-08 | 株式会社東芝 | 論理回路及びこの論理回路を備えたテスト容易化回路 |
| US5619512A (en) * | 1993-11-08 | 1997-04-08 | Nippondenso Co., Ltd. | Integrated circuit having self-testing function |
| KR960010758B1 (ko) * | 1994-06-27 | 1996-08-08 | 엘지반도체 주식회사 | 주파수 측정회로 |
| JP3607325B2 (ja) * | 1994-09-22 | 2005-01-05 | 株式会社アドバンテスト | 半導体試験装置用比較回路 |
-
1995
- 1995-09-29 JP JP7253479A patent/JP2985056B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-27 US US08/721,428 patent/US5818849A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997196A (ja) | 1997-04-08 |
| US5818849A (en) | 1998-10-06 |
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