JPH066221A - A/dコンバータの非直線性の検査方法 - Google Patents
A/dコンバータの非直線性の検査方法Info
- Publication number
- JPH066221A JPH066221A JP16520792A JP16520792A JPH066221A JP H066221 A JPH066221 A JP H066221A JP 16520792 A JP16520792 A JP 16520792A JP 16520792 A JP16520792 A JP 16520792A JP H066221 A JPH066221 A JP H066221A
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Abstract
(57)【要約】
【目的】A/Dコンバータの検査で計算機ループをなく
しハードウェアで不一致パルスカウントにより高速検査
を行う。 【構成】被検査A/Dコンバータと良品と判明している
同一種のA/Dコンバータの両方に同一のアナログ入力
を与えて、両方のデジタル出力の比較を行う不一致のパ
ルス数をカウントすることにより判定を行なう。
しハードウェアで不一致パルスカウントにより高速検査
を行う。 【構成】被検査A/Dコンバータと良品と判明している
同一種のA/Dコンバータの両方に同一のアナログ入力
を与えて、両方のデジタル出力の比較を行う不一致のパ
ルス数をカウントすることにより判定を行なう。
Description
【0001】
【産業上の利用分野】本発明はA/Dコンバータの非直
線性の検査方法に係わり、特に半導体LSIを構成する
A/Dコンバータの非直線性の検査方法に関する。
線性の検査方法に係わり、特に半導体LSIを構成する
A/Dコンバータの非直線性の検査方法に関する。
【0002】
【従来の技術】従来のA/Dコンバータの非直線性の検
査方法では、図3に示すように非検査A/Dコンバータ
(以下DUTと略す)1より分解能の高く高精度の基準
D/Aコンバータ(以下REF D/Aと略す)18を
用い、計算機19にあらかじめプログラムされたREF
入力22を出力ポート20を介してREF D/A18
に与え、REF D/A18からアナログ入力24をD
UT1に与えてDUT1のデジタルDUT出力23を計
算機19の入力ポート21から取り込む。計算機19の
CPU25はこれらREF入力22とDUT出力23か
らDUT1の変化点入力を全て計算し規格との比較を行
いハンドラ9に良、不良の判定出力を行う。尚、符号4
はDUT1およびREF D/A18にクロック信号を
与えるクロック発生器を示す。
査方法では、図3に示すように非検査A/Dコンバータ
(以下DUTと略す)1より分解能の高く高精度の基準
D/Aコンバータ(以下REF D/Aと略す)18を
用い、計算機19にあらかじめプログラムされたREF
入力22を出力ポート20を介してREF D/A18
に与え、REF D/A18からアナログ入力24をD
UT1に与えてDUT1のデジタルDUT出力23を計
算機19の入力ポート21から取り込む。計算機19の
CPU25はこれらREF入力22とDUT出力23か
らDUT1の変化点入力を全て計算し規格との比較を行
いハンドラ9に良、不良の判定出力を行う。尚、符号4
はDUT1およびREF D/A18にクロック信号を
与えるクロック発生器を示す。
【0003】
【発明が解決しようとする課題】この従来のA/Dコン
バータの非直線性の検査方法では、REF D/Aにデ
ータを与えDUTが出力したデータを読込むというサイ
クルをゼロスケールからフルスケールにわたって実行す
る必要があり、DUTが並列型A/Dのような高速動作
を行うものであっても、計算機のCPU処理時間と入出
力ポートの制御時間が1サイクルのほとんどを占めてし
まい検査時間が著しく長くなるという欠点があった。8
BITのDUTを11BITのREF D/Aで検査す
る例では、REF入力データ0〜2047で1回の入出
力サイクルが5mSでは、5mS×2048=1024
0mSで約10秒となる。ビデオ用並列型A/Dコンバ
ータでは30nSの高速変換が可能であり実質検査時間
は30nS×2×2048=122.88mSでしかな
い。
バータの非直線性の検査方法では、REF D/Aにデ
ータを与えDUTが出力したデータを読込むというサイ
クルをゼロスケールからフルスケールにわたって実行す
る必要があり、DUTが並列型A/Dのような高速動作
を行うものであっても、計算機のCPU処理時間と入出
力ポートの制御時間が1サイクルのほとんどを占めてし
まい検査時間が著しく長くなるという欠点があった。8
BITのDUTを11BITのREF D/Aで検査す
る例では、REF入力データ0〜2047で1回の入出
力サイクルが5mSでは、5mS×2048=1024
0mSで約10秒となる。ビデオ用並列型A/Dコンバ
ータでは30nSの高速変換が可能であり実質検査時間
は30nS×2×2048=122.88mSでしかな
い。
【0004】またこの従来の方法では高分解能でかつ高
精度の一般に高価なREF D/Aや入力ポートをもつ
プログラマブルな計算機が必要でありコストが大きいと
いう欠点があった。
精度の一般に高価なREF D/Aや入力ポートをもつ
プログラマブルな計算機が必要でありコストが大きいと
いう欠点があった。
【0005】
【課題を解決するための手段】本発明のA/Dコンバー
タの非直線性の検査方法では、被検査A/Dコンバータ
と同機能同種で良品とわかっている基準コンバータと、
不一致検出器と、不一致パルス発生器と、カウンタとを
備えている。
タの非直線性の検査方法では、被検査A/Dコンバータ
と同機能同種で良品とわかっている基準コンバータと、
不一致検出器と、不一致パルス発生器と、カウンタとを
備えている。
【0006】
【実施例】次に本発明を図面を参照して説明する。図1
は本発明の一実施例のブロック図である。被検査DUT
1と同機能同種で所定の特性を有して良品とわかってい
る基準A/Dコンバータ(以下REFという)2とに可
変電源3から同電位のアナログ入力を与える。またDU
T1とREF2にはクロック発生器4から変換クロック
が入力されており、ただちにDUTデジタル出力10及
びREFデジタル出力11が出力される。この両方の出
力を不一致検出器5(この例ではNANDゲート)に取
り込むと、図2のタイミングチャートに示すようにA部
タイミング15のような不一致信号を取り出せる。
は本発明の一実施例のブロック図である。被検査DUT
1と同機能同種で所定の特性を有して良品とわかってい
る基準A/Dコンバータ(以下REFという)2とに可
変電源3から同電位のアナログ入力を与える。またDU
T1とREF2にはクロック発生器4から変換クロック
が入力されており、ただちにDUTデジタル出力10及
びREFデジタル出力11が出力される。この両方の出
力を不一致検出器5(この例ではNANDゲート)に取
り込むと、図2のタイミングチャートに示すようにA部
タイミング15のような不一致信号を取り出せる。
【0007】この不一致信号をクロックに同期した不一
致パルス発生器6(この例ではモノマルチ回路)よりB
部タイミング16のようなパルスに変換する。カウンタ
7は不一致パルスを常にカウントし、上限設定データ8
に達するとハンドラ9に対しC部タイミング17のよう
に不良判定指示を出力する。
致パルス発生器6(この例ではモノマルチ回路)よりB
部タイミング16のようなパルスに変換する。カウンタ
7は不一致パルスを常にカウントし、上限設定データ8
に達するとハンドラ9に対しC部タイミング17のよう
に不良判定指示を出力する。
【0008】なおカウンタ9は不一致検出器5が一致を
検出した時点でリセットされ常に1コードずつのカウン
トを行う。
検出した時点でリセットされ常に1コードずつのカウン
トを行う。
【0009】
【発明の効果】以上説明したように本発明は、データを
与え読み込むというサイクルが存在せず、かつ一度でも
設定カウントを越えると不良判定できるので、ゼロスケ
ールからフルスケールまで検査する必要がなく、しかも
全てハードウェアで構成するため、DUTが並列型A/
Dのような高速動作を行うのであってもDUTの動作に
応じた高速検査ができるという効果がある。
与え読み込むというサイクルが存在せず、かつ一度でも
設定カウントを越えると不良判定できるので、ゼロスケ
ールからフルスケールまで検査する必要がなく、しかも
全てハードウェアで構成するため、DUTが並列型A/
Dのような高速動作を行うのであってもDUTの動作に
応じた高速検査ができるという効果がある。
【0010】また、本発明の方法では良品とわかってい
る同一DUTを使用し計算器が不要なためコストが小さ
いという効果もある。
る同一DUTを使用し計算器が不要なためコストが小さ
いという効果もある。
【0011】この方法による検査時間は可変電源の立ち
上がりの速さで決まり8BitDUTなら1秒以内の検
査が可能である。
上がりの速さで決まり8BitDUTなら1秒以内の検
査が可能である。
【図1】本発明の一実施例を示すブロック図。
【図2】図1に示した検査回路のタイミングチャート。
【図3】従来技術を示すブロック図。
1 被検査A/Dコンバータ 2 基準A/Dコンバータ 3 可変電源 4 クロック発生器 5 不一致検出器 6 不一致パルス発生器 7 カウンタ 8 上限設定データ 9 ハンドラ 18 基準D/Aコンバータ 19 計算器 20 出力ポート 21 入力ポート 25 CPU
Claims (1)
- 【請求項1】 検査すべきA/Dコンバータにアナログ
入力を与えて出力されたデジタルコードの変化点を知っ
て非直線性を検査するA/Dコンバータの非直線性の検
査方法において、被検査A/Dコンバータと同機能,同
種類でかつ所定の特性を有する良品であることが判明し
ている基準A/Dコンバータを用い、両A/Dコンバー
タに同一のアナログ入力を与えて両A/Dコンバータか
らのデジタル出力の不一致パルス数をカウントすること
により被検査A/Dコンバータの良、不良を判定するこ
とを特徴とするA/Dコンバータの非直線性の検査方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16520792A JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | A/dコンバータの非直線性の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16520792A JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | A/dコンバータの非直線性の検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH066221A true JPH066221A (ja) | 1994-01-14 |
JP2944307B2 JP2944307B2 (ja) | 1999-09-06 |
Family
ID=15807880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16520792A Expired - Fee Related JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | A/dコンバータの非直線性の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2944307B2 (ja) |
-
1992
- 1992-06-24 JP JP16520792A patent/JP2944307B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2944307B2 (ja) | 1999-09-06 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
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