JPH0621816A - Ｄ／ａコンバータテスト回路 - Google Patents
Ｄ／ａコンバータテスト回路Info
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- JPH0621816A JPH0621816A JP17684192A JP17684192A JPH0621816A JP H0621816 A JPH0621816 A JP H0621816A JP 17684192 A JP17684192 A JP 17684192A JP 17684192 A JP17684192 A JP 17684192A JP H0621816 A JPH0621816 A JP H0621816A
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Abstract
(57)【要約】
【目的】 Ｄ／Ａコンバータの変換時間をデジタルテス
タを用いて計測可能にする。 【構成】 第１のＤ／Ａコンバータ２ａの出力と第２の
Ｄ／Ａコンバータ２ｂの出力とを比較し、その差に応じ
た値の論理レベル信号を出力する第１の比較手段８ａ
と、第２のＤ／Ａコンバータ２ｂの出力と第３のＤ／Ａ
コンバータ２ｃの出力とを比較し、その差に応じた値の
論理レベル信号を出力する第２の比較手段８ｂと、第３
のＤＡコンバータ２ｂの出力と第１のＤ／Ａコンバータ
２ａの出力とを比較し、その差に応じた値の論理レベル
信号を出力する第３の比較手段８ｃとを備え、第１、第
２、第３の比較手段は、第１、第２、第３のＤ／Ａコン
バータとともに１チップ上に形成されることを特徴とす
る。
タを用いて計測可能にする。 【構成】 第１のＤ／Ａコンバータ２ａの出力と第２の
Ｄ／Ａコンバータ２ｂの出力とを比較し、その差に応じ
た値の論理レベル信号を出力する第１の比較手段８ａ
と、第２のＤ／Ａコンバータ２ｂの出力と第３のＤ／Ａ
コンバータ２ｃの出力とを比較し、その差に応じた値の
論理レベル信号を出力する第２の比較手段８ｂと、第３
のＤＡコンバータ２ｂの出力と第１のＤ／Ａコンバータ
２ａの出力とを比較し、その差に応じた値の論理レベル
信号を出力する第３の比較手段８ｃとを備え、第１、第
２、第３の比較手段は、第１、第２、第３のＤ／Ａコン
バータとともに１チップ上に形成されることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａコンバータテスト
回路に関する。
回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＩＣともいう）
としてのＤ／Ａコンバータ単体のテストを行う場合アナ
ログ波形の解析が可能なアナログテスタが一般に用いら
れている。又、パソコンやワークステーションなどのデ
ィスプレイへの出力用のＤ／Ａコンバータは、パレット
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
ている。このため、上記Ｄ／Ａコンバータのテストを行
う場合は、デジタルテスタにアナログ波形の生成及び解
析を行うことができる機能のついたデジアナテスタが用
いられている。
としてのＤ／Ａコンバータ単体のテストを行う場合アナ
ログ波形の解析が可能なアナログテスタが一般に用いら
れている。又、パソコンやワークステーションなどのデ
ィスプレイへの出力用のＤ／Ａコンバータは、パレット
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
ている。このため、上記Ｄ／Ａコンバータのテストを行
う場合は、デジタルテスタにアナログ波形の生成及び解
析を行うことができる機能のついたデジアナテスタが用
いられている。
【０００３】
【発明が解決しようとする課題】このような、パレット
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
たＤ／Ａコンバータをテストする際には、変換精度、す
なわち所定レベルのアナログ信号が得られるデジタル入
力をＤ／Ａコンバータに入力した時のＤ／Ａコンバータ
の出力と上記所定レベルとの差、及び変換速度の測定が
できれば良く、波形生成や高度の波形解析機能は必要が
ない。そしてＤ／Ａコンバータの変換精度はデジタルテ
スタのＤＣ（直流）測定ユニットを用いて十分測定可能
である。しかし、デジタルテスタはＩＣの出力遅延時間
といった時間的な測定分解能は高いが、元々デジタルの
出力を対象としているためアナログの出力を測定するに
はコンパレータの精度と分解能が不足している。このた
めデジタルテスタを用いただけではＤ／Ａコンバータの
出力の変換時間の測定ができないという問題があった。
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
たＤ／Ａコンバータをテストする際には、変換精度、す
なわち所定レベルのアナログ信号が得られるデジタル入
力をＤ／Ａコンバータに入力した時のＤ／Ａコンバータ
の出力と上記所定レベルとの差、及び変換速度の測定が
できれば良く、波形生成や高度の波形解析機能は必要が
ない。そしてＤ／Ａコンバータの変換精度はデジタルテ
スタのＤＣ（直流）測定ユニットを用いて十分測定可能
である。しかし、デジタルテスタはＩＣの出力遅延時間
といった時間的な測定分解能は高いが、元々デジタルの
出力を対象としているためアナログの出力を測定するに
はコンパレータの精度と分解能が不足している。このた
めデジタルテスタを用いただけではＤ／Ａコンバータの
出力の変換時間の測定ができないという問題があった。
【０００４】本発明は上記事情を考慮してなされたもの
であってデジタルテスタを用いてＤ／Ａコンバータの変
換時間の測定をも可能にすることのできるＤ／Ａコンバ
ータテスト回路を提供することを目的とする。
であってデジタルテスタを用いてＤ／Ａコンバータの変
換時間の測定をも可能にすることのできるＤ／Ａコンバ
ータテスト回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によるＤ／Ａコン
バータテスト回路は、第１のＤ／Ａコンバータの出力と
第２のＤ／Ａコンバータの出力とを比較し、その差に応
じた値の論理レベル信号を出力する第１の比較手段と、
第２のＤ／Ａコンバータの出力と第３のＤ／Ａコンバー
タの出力とを比較し、その差に応じた値の論理レベル信
号を出力する第２の比較手段と、第３のＤ／Ａコンバー
タの出力と第１のＤ／Ａコンバータの出力とを比較し、
その差に応じた値の論理レベル信号を出力する第３の比
較手段とを備え、前記第１、第２、第３の比較手段は前
記第１、第２、第３のＤ／Ａコンバータとともに１チッ
プ上に形成されることを特徴とする。
バータテスト回路は、第１のＤ／Ａコンバータの出力と
第２のＤ／Ａコンバータの出力とを比較し、その差に応
じた値の論理レベル信号を出力する第１の比較手段と、
第２のＤ／Ａコンバータの出力と第３のＤ／Ａコンバー
タの出力とを比較し、その差に応じた値の論理レベル信
号を出力する第２の比較手段と、第３のＤ／Ａコンバー
タの出力と第１のＤ／Ａコンバータの出力とを比較し、
その差に応じた値の論理レベル信号を出力する第３の比
較手段とを備え、前記第１、第２、第３の比較手段は前
記第１、第２、第３のＤ／Ａコンバータとともに１チッ
プ上に形成されることを特徴とする。
【０００６】
【作用】このように構成された本発明のＤ／Ａコンバー
タテスト回路において、３つのＤ／Ａコンバータ内の２
つのＤ／Ａコンバータの出力をコンパレートレベルとし
て用いることによって、残りの１つのＤ／Ａコンバータ
の出力が基準値の範囲に入っているかどうかを“１”又
は“０”のデジタル値として得ることが可能となる。こ
れによりデジタルテスタ用いることによって、Ｄ／Ａコ
ンバータの変換速度の測定を行うことができる。
タテスト回路において、３つのＤ／Ａコンバータ内の２
つのＤ／Ａコンバータの出力をコンパレートレベルとし
て用いることによって、残りの１つのＤ／Ａコンバータ
の出力が基準値の範囲に入っているかどうかを“１”又
は“０”のデジタル値として得ることが可能となる。こ
れによりデジタルテスタ用いることによって、Ｄ／Ａコ
ンバータの変換速度の測定を行うことができる。
【０００７】
【実施例】本発明によるＤ／Ａコンバータテスト回路の
第１の実施例の構成を図１に示す。この実施例のＤ／Ａ
コンバータテスト回路は、３個のＤ／Ａコンバータ２
ａ、２ｂ、２ｃを有するデジアナ混在ＩＣに用いられ、
３個のコンパレータ８ａ、８ｂ、８ｃをＤ／Ａコンバー
タ２ａ、２ｂ、２ｃとともに１チップ上に設けたもので
ある。３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃは、図
示しないデジタルテスタから送出されるクロックに基づ
いて動作し、クロックの入力直前に入力されたｎビット
のデジタル信号を対応するアナログ信号に変換する。コ
ンパレータ８ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力する。例えば出力
の差が正か又は零に等しい場合は論理“１”レベルの信
号を出力し、出力の差が負の場合は論理“０”レベルの
信号を出力する。コンパレータ８ｂはＤ／Ａコンバータ
２ｂと２ｃの分岐された出力の差に応じた値の信号を出
力する。又コンパレータ８ｃはＤ／Ａコンバータ２ｃと
２ａの分岐された出力の差に応じた値の信号の出力す
る。なお、Ｄ／Ａコンバータ２ａ、２ｂ、２ｃの分岐さ
れたもう一方の出力は通常の出力として図示していない
他の装置に送られる。
第１の実施例の構成を図１に示す。この実施例のＤ／Ａ
コンバータテスト回路は、３個のＤ／Ａコンバータ２
ａ、２ｂ、２ｃを有するデジアナ混在ＩＣに用いられ、
３個のコンパレータ８ａ、８ｂ、８ｃをＤ／Ａコンバー
タ２ａ、２ｂ、２ｃとともに１チップ上に設けたもので
ある。３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃは、図
示しないデジタルテスタから送出されるクロックに基づ
いて動作し、クロックの入力直前に入力されたｎビット
のデジタル信号を対応するアナログ信号に変換する。コ
ンパレータ８ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力する。例えば出力
の差が正か又は零に等しい場合は論理“１”レベルの信
号を出力し、出力の差が負の場合は論理“０”レベルの
信号を出力する。コンパレータ８ｂはＤ／Ａコンバータ
２ｂと２ｃの分岐された出力の差に応じた値の信号を出
力する。又コンパレータ８ｃはＤ／Ａコンバータ２ｃと
２ａの分岐された出力の差に応じた値の信号の出力す
る。なお、Ｄ／Ａコンバータ２ａ、２ｂ、２ｃの分岐さ
れたもう一方の出力は通常の出力として図示していない
他の装置に送られる。
【０００８】次に第１の実施例の作用をＤ／Ａコンバー
タ２ａの変換時間の測定の場合を例にとって説明する。
このＤ／Ａコンバータ２ａにｎビットのデジタルデータ
Ａ０を入力した時に得られる出力をＶ（Ａ０）、ｎビッ
トのデジタルデータＡ１を入力した時に得られる出力を
Ｖ（Ａ１）とし、Ｄ／Ａコンバータ２ａの出力が値Ｖ
（Ａ０）から値Ｖ（Ａ１）（＞Ｖ（Ａ０））に変化する
までの時間を測定するものとする。この場合、Ｄ／Ａコ
ンバータ２ｂ、及び２ｃの一方のＤ／Ａコンバータ、例
えばＤ／Ａコンバータ２ｂの入力として、ｎビットのデ
ジタルデータＡ１に最下位ビットデータ“１”を加算し
たｎビットのデジタルデータＡ１＋１ＬＳＢを予め入力
して、その出力をＶ（Ａ１＋１ＬＳＢ）（＞Ｖ（Ａ１）
とし、他方のＤ／Ａコンバータ２ｃの入力として、ｎビ
ットのデジタルデータＡ１から最下位ビットデータ
“１”を減算したｎビットデジタルデータＡ１−１ＬＳ
Ｂを予め入力してその出力をＶ（Ａ１−１ＬＳＢ）（＜
Ｖ（Ａ１））としておく。例えば、Ａ１が４ビットのデ
ジタルデータ「１０１０」の場合はデータＡ１＋１ＬＳ
Ｂは「１０１１」となり、データＡ１−１ＬＳＢは「１
００１」となる。この時Ｄ／Ａコンバータ２ａの出力の
値はＶ（Ａ０）とし、このＤ／Ａコンバータ２ａにはデ
ジタルデータＡ１が入力されているものとする。なお、
Ｄ／Ａコンバータ２ｂにはデジタルデータＡ１＋１ＬＳ
Ｂが入力され、Ｄ／Ａコンバータ２ｃにはデジタルデー
タＡ１−１ＬＳＢが入力されている。
タ２ａの変換時間の測定の場合を例にとって説明する。
このＤ／Ａコンバータ２ａにｎビットのデジタルデータ
Ａ０を入力した時に得られる出力をＶ（Ａ０）、ｎビッ
トのデジタルデータＡ１を入力した時に得られる出力を
Ｖ（Ａ１）とし、Ｄ／Ａコンバータ２ａの出力が値Ｖ
（Ａ０）から値Ｖ（Ａ１）（＞Ｖ（Ａ０））に変化する
までの時間を測定するものとする。この場合、Ｄ／Ａコ
ンバータ２ｂ、及び２ｃの一方のＤ／Ａコンバータ、例
えばＤ／Ａコンバータ２ｂの入力として、ｎビットのデ
ジタルデータＡ１に最下位ビットデータ“１”を加算し
たｎビットのデジタルデータＡ１＋１ＬＳＢを予め入力
して、その出力をＶ（Ａ１＋１ＬＳＢ）（＞Ｖ（Ａ１）
とし、他方のＤ／Ａコンバータ２ｃの入力として、ｎビ
ットのデジタルデータＡ１から最下位ビットデータ
“１”を減算したｎビットデジタルデータＡ１−１ＬＳ
Ｂを予め入力してその出力をＶ（Ａ１−１ＬＳＢ）（＜
Ｖ（Ａ１））としておく。例えば、Ａ１が４ビットのデ
ジタルデータ「１０１０」の場合はデータＡ１＋１ＬＳ
Ｂは「１０１１」となり、データＡ１−１ＬＳＢは「１
００１」となる。この時Ｄ／Ａコンバータ２ａの出力の
値はＶ（Ａ０）とし、このＤ／Ａコンバータ２ａにはデ
ジタルデータＡ１が入力されているものとする。なお、
Ｄ／Ａコンバータ２ｂにはデジタルデータＡ１＋１ＬＳ
Ｂが入力され、Ｄ／Ａコンバータ２ｃにはデジタルデー
タＡ１−１ＬＳＢが入力されている。
【０００９】今、時刻ｔ1 において、Ｄ／Ａコンバータ
２ａ、２ｂ、２ｃに図示しないデジタルテスタからクロ
ック信号が入力されると、Ｄ／Ａコンバータ２ａの出力
は図２に示すようにＶ（Ａ０）からＶ（Ａ１）に変化す
るが、Ｄ／Ａコンバータ２ｂ、２ｃの出力は各々Ｖ（Ａ
１＋１ＬＳＢ）、Ｖ（Ａ１−１ＬＳＢ）のままで変化し
ない。するとコンパレータ８ａ、８ｃの出力はＤ／Ａコ
ンバータ２ａの出力がＶ（Ａ１−１ＬＳＢ）以下、Ｖ
（Ａ１−１ＬＳＢ）とＶ（Ａ１＋１ＬＳＢ）の間、又は
Ｖ（Ａ１＋１ＬＳＢ）以上の値となる場合に各々変化す
る。これらのコンパレータ８ａ、８ｂ、８ｃの出力をデ
ジタルテスタ（図示せず）に送出することにより、Ｄ／
Ａコンバータ２ａの出力が値Ｖ（Ａ１−１ＬＳＢ）とＶ
（Ａ１＋１ＬＳＢ）の間に入ったかどうかをデジタルテ
スタが判定できる。例えば図２に示すように時刻ｔ2 に
おいてＤ／Ａコンバータ２ａの出力がＶ（Ａ１−１ＬＳ
Ｂ）とＶ（Ａ１＋１ＬＳＢ）の間に入ったと判定した場
合に時間Ｔ1 （＝ｔ2 −ｔ1）がＤ／Ａコンバータ２ａ
の変換時間となる。そして、このＤ／Ａコンバータ２ａ
の変換時間はデジタルテスタに内蔵されているタイマに
よって計測される。なお、Ｄ／Ａコンバータ２ｂ、２ｃ
の変換時間も同様にして計測することができる。
２ａ、２ｂ、２ｃに図示しないデジタルテスタからクロ
ック信号が入力されると、Ｄ／Ａコンバータ２ａの出力
は図２に示すようにＶ（Ａ０）からＶ（Ａ１）に変化す
るが、Ｄ／Ａコンバータ２ｂ、２ｃの出力は各々Ｖ（Ａ
１＋１ＬＳＢ）、Ｖ（Ａ１−１ＬＳＢ）のままで変化し
ない。するとコンパレータ８ａ、８ｃの出力はＤ／Ａコ
ンバータ２ａの出力がＶ（Ａ１−１ＬＳＢ）以下、Ｖ
（Ａ１−１ＬＳＢ）とＶ（Ａ１＋１ＬＳＢ）の間、又は
Ｖ（Ａ１＋１ＬＳＢ）以上の値となる場合に各々変化す
る。これらのコンパレータ８ａ、８ｂ、８ｃの出力をデ
ジタルテスタ（図示せず）に送出することにより、Ｄ／
Ａコンバータ２ａの出力が値Ｖ（Ａ１−１ＬＳＢ）とＶ
（Ａ１＋１ＬＳＢ）の間に入ったかどうかをデジタルテ
スタが判定できる。例えば図２に示すように時刻ｔ2 に
おいてＤ／Ａコンバータ２ａの出力がＶ（Ａ１−１ＬＳ
Ｂ）とＶ（Ａ１＋１ＬＳＢ）の間に入ったと判定した場
合に時間Ｔ1 （＝ｔ2 −ｔ1）がＤ／Ａコンバータ２ａ
の変換時間となる。そして、このＤ／Ａコンバータ２ａ
の変換時間はデジタルテスタに内蔵されているタイマに
よって計測される。なお、Ｄ／Ａコンバータ２ｂ、２ｃ
の変換時間も同様にして計測することができる。
【００１０】上述の第１の実施例のＤ／Ａコンバータテ
スト回路は、３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃ
の各々をテストするものであったが、３個のＤ／Ａコン
バータ２ａ、２ｂ、２ｃの内１個のＤ／Ａコンバータ、
例えばＤ／Ａコンバータ２ｂのみをテストする場合は、
図３に示すように２個のコンパレータ１０ａ、１０ｂを
用いて行うことができる。なお、図３においては、コン
パレータ１０ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力し、コンパレータ
１０ｂはＤ／Ａコンパレータ２ｂと２ｃの分岐された出
力の差に応じた値の信号を出力する。
スト回路は、３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃ
の各々をテストするものであったが、３個のＤ／Ａコン
バータ２ａ、２ｂ、２ｃの内１個のＤ／Ａコンバータ、
例えばＤ／Ａコンバータ２ｂのみをテストする場合は、
図３に示すように２個のコンパレータ１０ａ、１０ｂを
用いて行うことができる。なお、図３においては、コン
パレータ１０ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力し、コンパレータ
１０ｂはＤ／Ａコンパレータ２ｂと２ｃの分岐された出
力の差に応じた値の信号を出力する。
【００１１】次に本発明によるＤ／Ａコンバータテスト
回路の第２の実施例の構成を図４に示す。この第２の実
施例のＤ／Ａコンバータテスト回路は図１に示す第１の
実施例において、微調整用Ｄ／Ａコンバータ４ａ、４
ｂ、４ｃを新たに設けたものである。微調整用Ｄ／Ａコ
ンバータ４ａはＤ／Ａコンバータ２ａの出力の微調整を
行い、微調整用Ｄ／Ａコンバータ４ｂはＤ／Ａコンバー
タ２ｂの出力の微調整を行い、微調整用Ｄ／Ａコンバー
タ４ｃはＤ／Ａコンバータ２ｃの出力の微調整を行う。
例えば、入力デジタル信号の最下位ビットＬＳＢを１ビ
ット変化させた場合の微調整用Ｄ／Ａコンバータ４ａの
出力の変化が、入力デジタル信号の最下位ビットＬＳＢ
を１ビット変化させた場合のＤ／Ａコンバータ２ａの出
力の変化の所定数分の１（例えば１／１０〜１／２０）
となるようにする。
回路の第２の実施例の構成を図４に示す。この第２の実
施例のＤ／Ａコンバータテスト回路は図１に示す第１の
実施例において、微調整用Ｄ／Ａコンバータ４ａ、４
ｂ、４ｃを新たに設けたものである。微調整用Ｄ／Ａコ
ンバータ４ａはＤ／Ａコンバータ２ａの出力の微調整を
行い、微調整用Ｄ／Ａコンバータ４ｂはＤ／Ａコンバー
タ２ｂの出力の微調整を行い、微調整用Ｄ／Ａコンバー
タ４ｃはＤ／Ａコンバータ２ｃの出力の微調整を行う。
例えば、入力デジタル信号の最下位ビットＬＳＢを１ビ
ット変化させた場合の微調整用Ｄ／Ａコンバータ４ａの
出力の変化が、入力デジタル信号の最下位ビットＬＳＢ
を１ビット変化させた場合のＤ／Ａコンバータ２ａの出
力の変化の所定数分の１（例えば１／１０〜１／２０）
となるようにする。
【００１２】このようにすることにより、第２の実施例
のＤ／Ａコンバータテスト回路は第１の実施例と同様の
効果を有するばかりでなく、精度良く測定が可能とな
る。
のＤ／Ａコンバータテスト回路は第１の実施例と同様の
効果を有するばかりでなく、精度良く測定が可能とな
る。
【００１３】次に本発明によるＤ／Ａコンバータテスト
回路の第３の実施例の構成を図５に示す。この第３の実
施例のＤ／Ａコンバータテスト回路は、図１に示す第１
の実施例において、Ｄ／Ａコンバータ４ａ、４ｂ、４ｃ
の分岐された出力を所定のタイミングで各々サンプリン
グし、ホールドするサンプルホールド回路６ａ、６ｂ、
６ｃを新たに設けたものである。これらのサンプホール
ド回路６ａ、６ｂ、６ｃは各々、スイッチ及びコンデン
サからなっている。そして、コンパレータ８ａはサンプ
ルホールド回路６ａと６ｂの出力の差に応じた値の信号
を出力し、コンパレータ８ｂはサンプルホールド回路６
ｂと６ｃの出力の差に応じた値の信号を出力し、コンパ
レータ８ｃはサンプルホールド回路６ｃと６ａの出力の
差に応じた値の信号を出力する。この第３の実施例のＤ
／Ａコンバータテスト回路によってＤ／Ａコンバータの
変換時間、例えばＤ／Ａコンバータ２ａの変換時間の測
定を行う場合は、サンプルホールド回路６ａ、６ｃのス
イッチを常時ＯＮとし、サンプルホールド回路６ａのス
イッチにサンプリングクロックを送り、このサンプリン
グクロックによってＯＮの動作を行わせる。
回路の第３の実施例の構成を図５に示す。この第３の実
施例のＤ／Ａコンバータテスト回路は、図１に示す第１
の実施例において、Ｄ／Ａコンバータ４ａ、４ｂ、４ｃ
の分岐された出力を所定のタイミングで各々サンプリン
グし、ホールドするサンプルホールド回路６ａ、６ｂ、
６ｃを新たに設けたものである。これらのサンプホール
ド回路６ａ、６ｂ、６ｃは各々、スイッチ及びコンデン
サからなっている。そして、コンパレータ８ａはサンプ
ルホールド回路６ａと６ｂの出力の差に応じた値の信号
を出力し、コンパレータ８ｂはサンプルホールド回路６
ｂと６ｃの出力の差に応じた値の信号を出力し、コンパ
レータ８ｃはサンプルホールド回路６ｃと６ａの出力の
差に応じた値の信号を出力する。この第３の実施例のＤ
／Ａコンバータテスト回路によってＤ／Ａコンバータの
変換時間、例えばＤ／Ａコンバータ２ａの変換時間の測
定を行う場合は、サンプルホールド回路６ａ、６ｃのス
イッチを常時ＯＮとし、サンプルホールド回路６ａのス
イッチにサンプリングクロックを送り、このサンプリン
グクロックによってＯＮの動作を行わせる。
【００１４】このようにすることにより、応答速度の遅
いコンパレータでも測定が可能となり、サンプリングの
時刻を変えながらコンパレータの出力を観測することに
より、Ｄ／Ａコンバータの変換時間を高い精度で測定す
ることが可能となる。
いコンパレータでも測定が可能となり、サンプリングの
時刻を変えながらコンパレータの出力を観測することに
より、Ｄ／Ａコンバータの変換時間を高い精度で測定す
ることが可能となる。
【００１５】なお、上記第１乃至第３の実施例におい
て、Ｄ／Ａコンバータの変換時間を求める場合は、図示
しないデジタルテスタによって計測された図２に示す計
測時間Ｔ1 からコンパレータの遅延時間を差引く必要が
ある。
て、Ｄ／Ａコンバータの変換時間を求める場合は、図示
しないデジタルテスタによって計測された図２に示す計
測時間Ｔ1 からコンパレータの遅延時間を差引く必要が
ある。
【００１６】
【発明の効果】本発明によれば、Ｄ／Ａコンバータの変
換時間をデジタルテスタを用いて測定することができ
る。
換時間をデジタルテスタを用いて測定することができ
る。
【図１】第１の実施例の構成を示すブロック図。
【図２】実施例の動作を説明するタイムチャート。
【図３】第１の実施例の変形例の構成を示すブロック
図。
図。
【図４】第２の実施例の構成を示すブロック図。
【図５】第３の実施例の構成を示すブロック図。
２ａ、２ｂ、２ｃ Ｄ／Ａコンバータ ８ａ、８ｂ、８ｃ コンパレータ
Claims (1)
- 【請求項１】第１のＤ／Ａコンバータの出力と第２のＤ
／Ａコンバータの出力とを比較し、その差に応じた値の
論理レベル信号を出力する第１の比較手段と、第２のＤ
／Ａコンバータの出力と第３のＤ／Ａコンバータの出力
とを比較し、その差に応じた値の論理レベル信号を出力
する第２の比較手段と、第３のＤ／Ａコンバータの出力
と第１のＤ／Ａコンバータの出力とを比較し、その差に
応じた値の論理レベル信号を出力する第３の比較手段と
を備え、前記第１、第２、第３の比較手段は前記第１、
第２、第３のＤ／Ａコンバータとともに１チップ上に形
成されることを特徴とするＤ／Ａコンバータテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17684192A JPH0621816A (ja) | 1992-07-03 | 1992-07-03 | Ｄ／ａコンバータテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17684192A JPH0621816A (ja) | 1992-07-03 | 1992-07-03 | Ｄ／ａコンバータテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621816A true JPH0621816A (ja) | 1994-01-28 |
Family
ID=16020773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17684192A Withdrawn JPH0621816A (ja) | 1992-07-03 | 1992-07-03 | Ｄ／ａコンバータテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450655B1 (ko) * | 1997-08-21 | 2004-11-16 | 삼성전자주식회사 | 디지탈 블럭 테스트회로 및 이를 이용한 램 디지탈-아날로그변환장치 |
| WO2007123056A1 (ja) * | 2006-04-17 | 2007-11-01 | Advantest Corporation | 特性取得装置、方法およびプログラム |
| US7868794B2 (en) * | 2008-12-29 | 2011-01-11 | Texas Instruments Incorporated | Methods and apparatus to test and compensate multi-channel digital-to-analog converters |
-
1992
- 1992-07-03 JP JP17684192A patent/JPH0621816A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450655B1 (ko) * | 1997-08-21 | 2004-11-16 | 삼성전자주식회사 | 디지탈 블럭 테스트회로 및 이를 이용한 램 디지탈-아날로그변환장치 |
| WO2007123056A1 (ja) * | 2006-04-17 | 2007-11-01 | Advantest Corporation | 特性取得装置、方法およびプログラム |
| US7999706B2 (en) | 2006-04-17 | 2011-08-16 | Advantest Corporation | Characteristic acquisition device, method and program |
| US7868794B2 (en) * | 2008-12-29 | 2011-01-11 | Texas Instruments Incorporated | Methods and apparatus to test and compensate multi-channel digital-to-analog converters |
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