JP3146522B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、メモリトランジスタに記憶されたデータ
を電気的に消去して新たなデータを書き込むことができ
る電気的消去可能型プログラマブルリードオンリメモリ
装置（以下、ＥＥＰＲＯＭと称す）に関する。

【０００２】

【従来の技術】従来より電源を切っても書き込まれたデ
ータを消失しない不揮発性半導体記憶装置が種々研究開
発されている。特に、近年、ＥＥＰＲＯＭの開発が急速
に進み、各種の製品が実用化されている。

【０００３】ＥＥＰＲＯＭには種々の構造のものがあ
り、近年メモリトランジスタを直列に接続して構成され
たものが提案されている（Ｒ．Ｓｈｉｒｏｔａ他、Ｔｅ
ｃｈｎｉｃａｌ ｄｉｇｅｓｔ ｏｆ １９８８ ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇ
ｙ Ｐ３３〜Ｐ３４）。

【０００４】図１２は、従来の不揮発性半導体記憶装置
の一例を示す等価回路図であり、まず、図１２に示され
た従来例を説明する。符号Ｑ^si,j（i＝１〜２，j＝１〜
４）は選択用トランジスタ、符号Ｑ^Mi,j（i＝１〜２，j
＝１〜６）はメモリトランジスタである。メモリトラン
ジスタＱ^Mi,j（i＝１〜２，j＝１〜６）の制御ゲート電
極は各行毎にワード線Ｘi（i＝１〜６）に接続されてい
る。選択用トランジスタＱ^si,j（i＝１〜２，j＝１〜
４）のうち、ビット線Ｙ1及びＹ2に接続されている第１
の選択用トランジスタ群（図中のＱ^s1,1，Ｑ^s1,3，Ｑ
^s2,1，Ｑ^s2,3）のゲート電極は、それぞれ第１のＺ1，
Ｚ3に接続されており、ソース線にＳに接続されている
第２の選択用トランジスタ群（図中のＱ^s1,2，Ｑ^s14，
Ｑ^s2,2，Ｑ^s2,4）のゲート電極はそれぞれ第２の選択線
Ｚ2，Ｚ4に接続されている。

【０００５】各第１の選択用トランジスタＱ^s1,2〜Ｑ
^s2,3と、３つのメモリトランジスタＱ^M1,1〜Ｑ^M1,3，Ｑ
^M1,4〜Ｑ^M1,6，Ｑ^M2,1〜Ｑ^M2,3，Ｑ^M2,3〜Ｑ^M2,4と、各
第２の選択用トランジスタＱ^s1,2〜Ｑ^s2,4は組をなして
おり、以下、各組メモリアレイ構成群という。ビット線
Ｙ1，Ｙ2とソース線Ｓとの間に直列に接続されており、
ビット線Ｙ1，Ｙ2はメモリアレイ構成群の第１の選択用
トランジスタＱ^s1,1〜Ｑ^s2,3のドレイン電極に接続され
ている。

【０００６】図１３は従来例のビット線Ｙ1（Ｙ2）から
ソース線Ｓまでの間に形成された各メモリアレイ構成群
の平面図であり、図１４は図１３のＡ−Ａ’に沿った断
面図である。

【０００７】図１３，図１４において２１は半導体基
板、２２ａは第１の選択用トランジスタＱ^s1,1（Ｑ^s1,3
〜Ｑ^s2,3）のドレイン領域、２２ｂは第２の選択用トラ
ンジスタＱ^s1,2（Ｑ^s1,4〜Ｑ^s2,4）のソース領域、２２
ｃは各トランジスタを直列に接続する不純物拡散層領
域、２３ａ，２３ｂは第１，第２の選択用トランジスタ
Ｑ^s1,1，Ｑ^s1,2のゲート絶縁膜、４はメモリトランジス
タＱ^M1,1（Ｑ^M1,2〜Ｑ^M2,6）の第１ゲート絶縁膜、２５
はメモリトランジスタＱ^M1,1（Ｑ^M1,2〜Ｑ^M2,6）の第２
ゲート絶縁膜、２６はメモリトランジスタＱ^M1,1（Ｑ
^M1,2〜Ｑ^M2,6）の浮遊ゲート電極、２７はメモリトラン
ジスタＱ^M1,1（Ｑ^M1,2〜Ｑ^M2,6）の制御ゲート電極、２
８ａ，２８ｂは選択用トランジスタＱ^s1,1，Ｑ^s1,2のゲ
ート電極、２９は層間絶縁膜、３０はコンタクト孔、３
１はビット線Ｙ1（Ｙ2）を構成する金属配線である。

【０００８】この不揮発性半導体記憶装置の構造的特徴
は、メモリトランジスタＱ^M1,1の第１ゲート絶縁膜２４
が例えば９０オングストロームと薄く、浮遊ゲート電極
２６と半導体基板２１間、及び浮遊ゲート電極２６とソ
ース・ドレイン電極間のトンネリングが容易に起きるこ
とである。したがって、この従来例はこの動作原理（ト
ンネリング）を利用して電気的書き込みと消去を行う。

【０００９】次にこの不揮発性半導体の動作を、図１２
中の所定のメモリアレイ構成群Ｑ^s1,1，Ｑ^M1,1，Ｑ^M1,
2，Ｑ^M1,3，Ｑ^s1,2にアクセスするとして説明する。
尚、各トランジスタはＮチャンネル型トランジスタとす
る。この場合のデータ消去、データ書き込み、データ読
み出しの各モードにおけるビット線Ｙ1，第１，第２の
選択線Ｚ1，Ｚ2及びワード線Ｘ1，Ｘ2，Ｘ3の電位を表
１に示す。ここで表中の数値の単位はいずれもボルト
（Ｖ）である。

【００１０】

【表１】

【００１１】以下の説明でデータの消去は浮遊ゲート電
極へ電子を注入することを、一方、データの書き込みは
浮遊ゲート電極から電子を引き抜くことである。

【００１２】最初に、データを消去するモードについて
説明する。まずビット線Ｙ1及びソース線Ｓは接地電位
に、ワード線Ｘ1，Ｘ2，Ｘ3を正の高電圧、例えば１７
Ｖに設定する。第１，第２の選択線は５Ｖに設定したた
め、各メモリトランジスタＱ^M1,1，Ｑ^M1,2，Ｑ^M1,3のチ
ャンネル電位、及びソース、ドレイン電極の電位は０Ｖ
に固定される。この時、各メモリトランジスタＱ^M1,1，
Ｑ^M1,2，Ｑ^M1,3の制御ゲート電極２７に印加された正の
高電圧により、第１ゲート絶縁膜２４中の電界が強くな
り、Ｆ−Ｎ電子トンネル現象が発生して、半導体基板２
１及び不純物拡散層２２ｃから第１ゲート絶縁膜２４を
介して、浮遊ゲート電極２６に電子が注入され、各メモ
リトランジスタＱ^M1,1，Ｑ^M1,2，Ｑ^M1,3のしきい値電圧
が上昇する。この状態がデータが消去された状態であ
る。この消去モードには、メモリトランジスタの選択性
はないので、全メモリトランジスタに記憶されていたデ
ータが同時に消去される。

【００１３】次に、データをメモリトランジスタＱ^M1,
1，Ｑ^M1,2，Ｑ^M1,3に書き込むモードについて説明す
る。ビット線Ｙ1と、第１の選択線Ｚ1及び書き込むべき
メモリトランジスタＱ^M1,1，Ｑ^M1,2，Ｑ^M1,3よりもビッ
ト線Ｙ1側に接続されているメモリトランジスタのワー
ド線Ｘ1，Ｘ2，Ｘ3を正の高電圧、例えば２０Ｖに設定
する。同時にも、書き込むべきメモリトランジスタＱ
^M1,1，Ｑ^M1,2，Ｑ^M1,3及びそのメモリトランジスタより
もソース線Ｓ側に接続されているメモリトランジスタの
ワード線Ｘ1，Ｘ2，Ｘ3と、ソース線Ｓを接地電位にす
る。この時、書き込むべきメモリトランジスタの制御ゲ
ート電極２７は接地電位、また、そのメモリトランジス
タのドレイン電極は正の高電位２０Ｖとなっているた
め、書き込むべきメモリトランジスタの第１ゲート絶縁
膜２４には強い電界が加わり、Ｆ−Ｎ電子トンネル現象
により、書き込むべきメモリトランジスタの浮遊ゲート
電極２６から不純物拡散層２２ｃに向けて電子が放出さ
れる。この時、制御ゲート電極２７とドレイン電極に高
電圧が印加されたメモリトランジスタはトランスファト
ランジスタとしてのみ働くが、このバイアス状態のメモ
リトランジスタの第１ゲート絶縁膜２４の電界は小さい
ので、Ｆ−Ｎ電子トンネル現象は起こさない。

【００１４】また、書き込むべきメモリトランジスタよ
りもソース線Ｓに接続されたメモリトランジスタでは、
制御ゲート２７の電位は接地電位となるが、ドレイン電
極電位が書き込むべきメモリトランジスタによって遮断
されるため高くならない。その結果として第１ゲート絶
縁膜２４中の電界は小さくなりＦ−Ｎ電子トンネル現象
を起こさない。これによりメモリトランジスタへの選択
書き込みが達成される。

【００１５】書き込むべきメモリトランジスタが複数の
時は、１個の選択用トランジスタＱ^s1,1に接続されてい
る複数個のメモリトランジスタに対し、上述の方法で順
次ソース側Ｓのメモリトランジスタから書き込む。これ
は、メモリトランジスタの書き込み中の電界ストレスに
よる既書き込みデータの保護、すなわち、しきい値電圧
変動の防止のためである。

【００１６】尚、このデータの書き込み時には第２の選
択用トランジスタＱ^s1,2のゲート電極に接続されている
第２の選択線Ｚ2は０Ｖに保持する必要がある。これ
は、メモリトランジスタの制御ゲート電極電位が０Ｖで
も、既書き込みメモリトランジスタの場合は、チャンネ
ル電流が流れてしまうことから、このチャンネル電流を
遮断するためである。

【００１７】次に、メモリトランジスタに記憶されたデ
ータを読み出す場合について説明する。このモードの場
合、ビット線Ｙ1を１Ｖに、第１，第２の選択線Ｚ1，Ｚ
2を５Ｖに固定する。さらに読み出すべきメモリトラン
ジスタに接続されたワード線Ｘ1，Ｘ2，Ｘ3のみを接地
電位に、他の全てのワード線を５Ｖに設定する。このと
き選択されたメモリトランジスタが消去状態の場合、し
きい値電圧が正であるから、ビット線Ｙ1からソース線
Ｓに電流が流れない。一方、選択されたメモリトランジ
スタが書き込み状態の場合、しきい値電圧は負であるた
めビット線Ｙ1からソース線Ｓに電流が流れる。他の選
択されないメモリトランジスタはすべてトランスファゲ
ートとして働く。この動作モードより、各メモリトラン
ジスタのしきい値は必ず制御ゲート電圧、例として５Ｖ
以下に制御されていなければならない。

【００１８】次に図１２中の４つのメモリアレイ構成群
をメモリトランジスタＱ^M1,3，Ｑ^M2,3，Ｑ^M1,6，Ｑ^M2,6
で代表させて、書き込み状態の４つのメモリアレイ構成
群のバイアス状態を説明する。この時の各ビット線Ｙ
1，Ｙ2、各ワード線Ｘ3，Ｘ6、第１，第２の選択線Ｚ1
〜Ｚ4の電位を表２に示す。

【００１９】

【表２】

【００２０】表２中の数値の単位はボルト（Ｖ）であ
る。

【００２１】さて、メモリトランジスタＱ^M1,3とＱ^M2,3
の制御ゲート電極２７は同一のワード線Ｘ3に、メモリ
トランジスタＱ^M1,6とＱ^M2,6の制御ゲート電極２７も同
一のワード線Ｘ6に、それぞれ接続されている。このた
め、メモリトランジスタＱ^M1,3とＱ^M2,3及びメモリトラ
ンジスタＱ^M1,6とＱ^M2,6の選択書き込みはビット線Ｙ
1，Ｙ2の電位制御によって行われる。

【００２２】いま、メモリトランジスタＱ^M1,3を書き込
みに、一方、メモリトランジスタＱ^M2,3は書き込まない
場合を考える。このとき、メモリトランジスタＱ^M1,3は
上述の書き込みのバイアス状態になるが、メモリトラン
ジスタＱ^M2,3には書き込みたくないので、ビット線Ｙ2
は１０Ｖの中間電位に保たれる。この結果、メモリトラ
ンジスタＱ^M2,3のバイアス状態は制御ゲート電極に０
Ｖ、ドレイン電極に１０Ｖが印加される状態になる。

【００２３】メモリトランジスタＱ^M1,3のバイアス状態
は、制御ゲート電極に０Ｖ、ドレイン電極に２０Ｖが印
加されているのに対し、メモリトランジスタＱ^M2，3の
ドレイン電極は１０Ｖと低いために、第１ゲート絶縁膜
に加わる電界はメモリトランジスタＱ^M1,3に比べてメモ
リトランジスタＱ^M2,3の方が小さくなる。よってメモリ
トランジスタＱ^M2,3はＦ−Ｎ電子トンネリングを起こす
に至らず、メモリトランジスタＱ^M2,3に誤書き込みは起
こらない。

【００２４】尚、メモリトランジスタＱ^M2,1とＱ^M2,2に
は、制御ゲート電極に２０Ｖが、ドレイン電極に１０Ｖ
がそれぞれ印加されるバイアス状態となる。この状態も
消去モードでの制御ゲート電極とドレイン電極との間に
加わる電位差よりも小さいので、Ｆ−Ｎ電子トンネリン
グ現象は起きずに、書き込み時の非書き込みビット線の
非選択メモリトランジスタの消去は起きない。

【００２５】メモリトランジスタＱ^M1,6，Ｑ^M2,6につい
ては、ワード線Ｘ6は０Ｖにバイアスされており、しか
もドレイン電極はゲート電極が第１の選択線Ｚ3によっ
て０Ｖに固定されている第１の選択用トランジスタＱ
^s1,3，Ｑ^s2,3により、ビット線Ｙ1，Ｙ2から切り離され
ているために、電界ストレスは加わらず誤消去及び誤書
き込みは起きない。

【００２６】以上の説明から明らかなように、ワード線
Ｘ1〜Ｘ6を共有するメモリトランジスタＱ^M1,1〜Ｑ^M2,6
の誤書き込みを防ぐには、例えば１０Ｖ等の中間電位が
必要である。尚、この中間電位を用いずにビット線を、
例えば０Ｖと２０Ｖの２つの値の電圧のみで制御しよう
とすると、ワード線を共有するメモリトランジスタ誤書
き込みは防止できるものの、書き込み時の非書き込みビ
ット線に接続されている非選択メモリトランジスタの誤
消去の進行を防ぐことができない。つまり、非書き込み
ビット線に接続されている非選択メモリトランジスタの
しきい値の非意図的な増加を引き起こす。この現象は特
にビット線に近いメモリトランジスタで顕著であり、直
列に接続されたメモリトランジスタの数が多くなるほ
ど、書き込み時に消去の回数が多くなるので問題にな
る。この問題は例えば非書き込みトランジスタのしきい
値が、読み出し時に制御ゲート電極に印加される電圧よ
りも高くなった場合、データの誤読み出しとなり、致命
的な欠陥となる。

【００２７】以上の説明から、従来の不揮発性メモリト
ランジスタは、 （１）消去・書き込み時、共にＦ−Ｎ電子トンネリング
現象を利用する。 （２）メモリトランジスタの他に、ビット線とソース線
の間に選択トランジスタを２個直列に接続する。 （３）書き込み時に、非選択トランジスタの非意図的な
消去を防ぐために、ビット線のバイアスを高・中・低の
３つの電圧を用いる。 等の特徴を有している。

【００２８】

【発明が解決しようとする課題】しかしながら、上述し
たように従来の不揮発性記憶装置は、選択性の書き込み
のために３種類のビット線バイアス電位を必要としてお
り、中間電位と高・低電位との電位差でＦ−Ｎ電子トン
ネリングを制御しているので、各電圧の設定範囲が狭く
なるという欠点を有している。特に中間電位の電圧設定
は、高くとも低くとも不良の原因となるので、特にその
制御が困難である。

【００２９】さらに従来の不揮発性記憶装置は、過消
去、つまり読み出し時の制御ゲート電圧以上にメモリト
ランジスタのしきい値が上昇してしまう問題を内包して
おり、過消去を防止するためには、消去電圧の緻密な設
定とその制御を必要としており、これらはメモリトラン
ジスタの製造方法に対する制限を生じさせ、製造歩留ま
りの低下を生じさせるという欠点も有している。

【００３０】さらに、メモリセルへの書き込みと消去を
共にＦ−Ｎトンネリング現象を利用しているために、書
き込み・消去モードの実行に正の高電圧を必要としてい
る。このため、ビット線制御用トランジスタとワード線
制御用トランジスタとして、高耐圧の接合を使用した高
耐圧トランジスタを用いる必要があるという欠点を有し
ている。

【００３１】さらにメモリトランジスタへの、書き込み
・消去はＦ−Ｎトンネリング現象のみを利用しているの
で、第１ゲート絶縁膜２４は、例えば１００オングスト
ローム以下の極めて薄いシリコン酸化膜を成長させねば
ならず、絶縁膜の膜厚や膜質の制御が難しく、製造歩留
まりを低下させるという欠点も有している。

【００３２】さらに、メモリセルへの書き込みがソース
線Ｓ側からシリアルにしか実行できないので、書き込み
時には一度必ずメモリセルを消去してから、再プログラ
ムをする必要がある。このことはワード消去やワード書
き込み等の機能を実現できないことを意味し、再プログ
ラムに要する時間が長くなり、大容量不揮発性メモリと
して用いるとしても、その用途は極端に制限されてしま
うという欠点を有している。

【００３３】本発明は上記問題点に鑑みてなされたもの
であり、選択的書き込みにおいて中間電位を必要とせ
ず、書き込みを比較的低電圧で実行でき、しかも過書き
込み及び過消去の問題を起こさず、書き込み・消去に対
し電圧マージンが広く、第１ゲート絶縁膜を厚くするこ
とが可能であり、しかも、ワード書き込み、ワード消去
の機能を実現可能な、高集積化に適した不揮発性半導体
記憶装置を提供することを目的としている。

【００３４】

【課題を解決するための手段】本発明の要旨は浮遊ゲー
トと制御ゲートを有するメモリトランジスタと該メモリ
トランジスタと並列に接続された第１の選択用トランジ
スタで構成されるトランジスタ対を複数個直列接続した
メモリアレイ構成群を行列状に配置したメモリアレイ
と、各々が同一の行方向位置に配されたメモリトランジ
スタの制御ゲートに共通接続された第１のワード線と、
該複数の第１のワード線にそれぞれ対応し各々が同一の
行方向位置に配された第１の選択用トランジスタのゲー
トに共通接続された複数の第２のワード線と、メモリア
レイの複数列にそれぞれ対応して設けられた複数のビッ
ト線と、該複数のビット線とメモリアレイ構成群の一端
との間に接続された複数の第２の選択用トランジスタ
と、メモリアレイの複数行にそれぞれ対応して設けられ
各々が同一行に属するメモリアレイ構成群の第２の選択
用トランジスタのゲートに接続された複数の選択線と、
上記複数のメモリアレイ構成群の他端に接続されたソー
ス線とを備えたことである。

【００３５】

【発明の作用】メモリセルトランジスタへの書き込み及
び読み出し時には、選択されたメモリトランジスタと対
を形成する第１選択トランジスタはオフし、非選択メモ
リトランジスタと対をなす第１の選択トランジスタはす
べてオンし、トランスファーゲートとして機能する。

【００３６】

【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の不揮発性半導体記憶装置の第１実施
例を示す平面図、図２，図３は図１のＡ−Ａ’，Ｂ−
Ｂ’にそれぞれ沿った断面図である。図４〜図７も図２
〜図３と同様の断面図であり、それぞれ図１のＣ−
Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’，Ｆ−Ｆ’に沿って断面され
ている。

【００３７】図において、１は例えば１３ΩcmのＰ型半
導体基板、２ａ，２ｂ，２ｃは、例えば、ＡS等のＮ型
不純物のドープされた第１の不純物拡散層、３は、例え
ば、厚さ３００オングストロームのシリコン酸化膜から
なる第１の選択用のＭＯＳ型トランジスタのゲート絶縁
膜、４は例えばＰ（リン）等の不純物を含む多結晶シリ
コンからなる厚さ３０００オングストロームの第１の選
択用のＭＯＳ型トランジスタのゲート電極、５は例え
ば、厚さ３００オングストロームのシリコン酸化膜から
なる第２の選択用のＭＯＳ型トランジスタのゲート絶縁
膜、６は例えば、Ｐ（リン）等の不純物を含む多結晶シ
リコンからなる厚さ３０００オングストロームの第２の
選択用のＭＯＳ型トランジスタのゲート電極、７は例え
ば、化学的気相成長法によって形成された厚さ２５００
オングストロームのシリコン酸化膜からなる層間絶縁
膜、８ａは例えば、ＡS等を高濃度に含むＮ型多結晶シ
リコンからなる厚さ５００オングストロームの第１の選
択用トランジスタの不純物拡散層、８ｂは例えば、Ｂ
（ボロン）等を３×１０¹⁶cm^-3の高濃度に含むＰ型多結
晶シリコンからなる厚さ５００オングストロームの第１
の選択用トランジスタのチャンネル領域である。

【００３８】９は例えば、厚さ１２０オングストローム
のシリコン酸化膜からなるメモリトランジスタの第１ゲ
ート絶縁膜、１０は例えばＰ（リン）等の不純物を含む
多結晶シリコンからなる厚さ２０００オングストローム
のメモリトランジスタ用浮遊ゲート電極、１１は例え
ば、厚さ２００オングストロームのシリコン酸化膜から
なるメモリトランジスタの第２ゲート絶縁膜、１２は例
えば、Ｐ（リン）等の不純物を含む多結晶シリコンから
なる厚さ３０００オングストロームのメモリトランジス
タ用制御ゲート電極である。

【００３９】１３は金属配線と各部の絶縁を行う、例え
ば、厚さ１．０μmのＢＰＳＧ等からなる金属配線層間
膜、１４は層間膜１３に形成されたコンタクト孔、１５
は例えば、厚さ１．０μmのＡｌ等からなる金属配線、
１６は例えば、厚さ６０００オングストロームのシリコ
ン酸化膜からなるフィールド絶縁膜、１７は例えばＡS
等を１０²⁰cm^-2の高濃度にドーピングして厚さ５０００
オングストロームに成長させメモリトランジスタ間を埋
め込んだ多結晶シリコンである。

【００４０】今、第２の選択用のＭＯＳ型トランジスタ
のゲート電極６は、セルアレイ内では図１に示すように
行毎に接続されていて選択線となり、第１の選択用のＭ
ＯＳ型トランジスタのゲート電極４はセルアレイ内で
は、同じく図１に示されているように行毎に接続されて
いて第２のワード線となる。

【００４１】また、制御ゲート電極１２はセルアレイ内
では、図１に示すように、行毎に接続されて第１のワー
ド線となり、フィールド絶縁膜１６は各トランジスタの
不純物拡散層２ａ，２ｃを列毎に分離している。

【００４２】本実施例では半導体基板１上に設けられた
第２の選択用のＭＯＳ型トランジスタと、この第２の選
択用のＭＯＳ型トランジスタに直列に接続された複数の
メモリトランジスタに加えて、このメモリ用トランジス
タのそれぞれと並列に第１の選択用のＭＯＳ型トランジ
スタを接続している。しかも平面的なセル占有面積の増
加を防ぐために、第１の選択用のＭＯＳ型トランジスタ
はメモリトランジスタの上方に積層して設け、高集積化
時のセル間のボイド発生防止のために多結晶シリコン膜
１７を第１の選択用のＭＯＳ型トランジスタの不純物拡
散層８ａに沿ってセル間の空隙を埋め込むように設けて
いる。

【００４３】したがって、本実施例では、第１の選択用
のＭＯＳ型トランジスタ１００は、絶縁膜上の不純物拡
散層８ａからなるソース・ドレイン領域（以下、同じく
８ａ）、多結晶シリコン膜１７、チャンネル領域８ｂ、
チャンネル領域８ｂの上部のゲート絶縁膜３、該ゲート
絶縁膜３上のゲート電極４で構成されており、ソース・
ドレイン領域８ａ、チャンネル領域８ｂは列毎に絶縁分
離されている。第２の選択用のＭＯＳトランジスタ１１
０と複数のメモリトランジスタからなる直列トランジス
タ群のドレイン領域２ａには、コンタクト孔１４が開孔
されていて、ビット線となる金属配線１５が接続されて
いる。また直列トランジスタ群のソース電極は各群で共
通に接続されていて、ソース拡散層配線２ｂを構成して
いる。

【００４４】次に本実施例の動作を図８に示す等価回路
図を用いて説明する。符号Ｑ^si,j（i＝１〜２，j＝１〜
６）は第１の選択用トランジスタであり、符号Ｑ^Mi,j
（i＝１〜２，j＝１〜６）はメモリトランジスタであ
る。メモリトランジスタＱ^Mi,jと第１の選択用トランジ
スタＱ^si,jはそれぞれ対をなし、これらの対が３対直列
に接続されていて、例えばＱ^M1,1，Ｑ^M1,2，Ｑ^M1,3とＱ
^s1,1，Ｑ^s1,2，Ｑ^s1,3からなる１つのメモリアレイ構成
群をなす。メモリセルアレイ８００はこのメモリアレイ
構成群を行列状に配置して得られる。尚、図１の平面図
ではソース拡散層２ａ及びビット線コンタクト１４を２
つのメモリアレイ構成群で共有するようにレイアウト配
置されている。

【００４５】メモリトランジスタのＱ^Mi,jの制御ゲート
電極１２は各行毎に第１のワード線Ｘi（i＝１〜６）に
接続されており、第１の選択用トランジスタＱ^si,jのゲ
ート電極４は各行毎に第２のワード線Ｚi（i＝１〜６）
に接続されている。

【００４６】直列に接続されたメモリアレイ構成群のド
レイン電極２ａは、列毎にビット線Ｙi（i＝１〜２）に
接続されており、一方、ソース電極２ｂは共通にソース
線Ｓに接続されている。さらに第２の選択用トランジス
タＱ^ci（i＝１〜４）のゲート電極６は行毎に接続され
ていて、選択線（Ｃi（i＝１〜２）で制御されている。

【００４７】次に、表３を参照して、書き込みモードに
おける代表的なメモリトランジスタＱ^M1,1，Ｑ^M1,2，Ｑ
^M1,3，Ｑ^M2,1，Ｑ^M1,5，Ｑ^M2,5を選択した場合の各ワー
ド線、各ビット線、各選択線、ソース線のバイアス電位
の例を示す。尚、表３中の数値の単位はいずれもボルト
（Ｖ）である。

【００４８】

【表３】

【００４９】尚、本実施例の説明中、書き込みとは浮遊
ゲート電極１０に電子を注入することによって、メモリ
トランジスタのしきい値電圧を増大させることをいう。
この例での書き込みはチャンネル電流によるホットエレ
クトロン注入を利用している。例えばメモリトランジス
タＱ^M1,1に書き込む場合には、このメモリトランジスタ
Ｑ^M1,1のドレイン電極にはビット線Ｙ1より第２の選択
用トランジスタＱ^c1を介して６Ｖが印加され、制御ゲー
ト電極には第１のワード線Ｘ1より１０Ｖが供給され
る。

【００５０】一方、このメモリトランジスタＱ^M1,1と対
をなし並列に接続されている第１の選択用トランジスタ
Ｑ^s1,1のゲート電極には第２のワード線Ｚ1より０Ｖが
供給されててるのでオフする。したがってこのビット線
Ｙ1よりドレイン電極に供給された電圧による電流の径
路はメモリトランジスタＱ^M1,1を通る径路のみとなる。

【００５１】一方、このメモリトランジスタＱ^M1,1が属
するメモリアレイ構成群の他のメモリトランジスタＱ
^M1,2，Ｑ^M1,3の制御ゲート電極は、第１のワード線Ｘ
2，Ｘ3によりすべて０Ｖに固定される。また、これらと
並列に配された第１の選択用トランジスタＱ^s1,2，Ｑ
^s1,3のゲート電極には第２のワード線Ｚ2，Ｚ3から１０
Ｖが供給され、これらの第１の選択用トランジスタＱ
^s1,2，Ｑ^s1,3はオンする。

【００５２】よって、選択されたメモリトランジスタＱ
^M1,1のソース電極はこれらの選択トランジスタＱ^s1,2，
Ｑ^s1,3を介して、接地電位のソース線Ｓに接続され、ビ
ット線Ｙ1からソース線Ｓにチャンネル電流が流れる。
その結果メモリトランジスタＱ^M1,1のチャンネル部にホ
ットエレクトロンが生じて浮遊ゲート電極に電子が注入
される。

【００５３】しかしながら、選択された同一メモリセル
構成群内の他のメモリトランジスタＱ^M1,2，Ｑ^M1,3は制
御ゲート電極に供給されている電圧が０Ｖであり、ソー
ス・ドレイン電極間に電位差がほとんど生じないため書
き込まれない。

【００５４】同様にメモリトランジスタＱ^M1,2を書き込
むときは、第２の選択用トランジスタＱ^c1のゲート電極
に選択線Ｃ1から１０Ｖを供給し、ドレイン電極にビッ
ト線Ｙ1から６Ｖを供給する。同一メモリアレイ構成群
内の他のメモリトランジスタＱ^M1,1，Ｑ^M1,3の制御ゲー
ト電極には、第１のワード線Ｘ1，Ｘ3から０Ｖを供給
し、他の第１の選択用トランジスタＱ^s1,1，Ｑ^s1,3のゲ
ート電極には第２のワード線Ｚ1，Ｚ3から１０Ｖを供給
し、選択されたメモリトランジスタＱ^M1,2の制御ゲート
に第１のワード線から１０Ｖを供給し、この選択された
メモリトランジスタＱ^M1,2と対をなしている第１の選択
用トランジスタＱ^s1,2のゲート電極に、第２のワード線
Ｚ2から０Ｖを供給する。

【００５５】このようにすれば、選択されたメモリトラ
ンジスタＱ^M1,2と対をなす第１の選択用トランジスタＱ
^s1,2は、このメモリトランジスタＱ^M1,2をバイパスする
径路を遮断し、他の第１の選択用トランジスタＱ^s1,1，
Ｑ^s1,1は非選択メモリトランジスタＱ^M1,1，Ｑ^M1,3をバ
イパスする径路を形成するので、選択されたメモリトラ
ンジスタＱ^M1,2のみにソース・ドレイン間にチャンネル
電流が流れる。こうしてチャンネル部にホットエレクト
ロンが生じ選択されたメモリトランジスタＱ^M1,2の浮遊
ゲートに電子が注入される。この時、第１の選択用トラ
ンジスタＱ^s1,1，Ｑ^s1,3はビット線Ｙ1〜ソース線Ｓ間
のトランスファーゲートとして働く。

【００５６】メモリトランジスタＱ^M1,5で代表される同
一ビット線Ｙ1に接続されている他のメモリアレイ構成
群の誤書き込み・誤消去を防止するために、他のメモリ
アレイ構成群に接続されている第１のワード線Ｘ4〜Ｘ
6、第２のワード線Ｚ4〜Ｚ6及び選択線Ｃ2はすべて０Ｖ
に固定される。このためメモリトランジスタＱ^M1,4，Ｑ
^M1,5，Ｑ^M1,6を通るチャンネル電流は生じず誤書き込み
は生じない。

【００５７】同一ワード線に接続されているメモリトラ
ンジスタ、例えば、Ｑ^M1,1とＱ^M2,1の選択書き込みは、
ビット線電圧によって実現される。すなわち、メモリト
ランジスタＱ^M2,1の書き込み時は、ビット線Ｙ1を０Ｖ
にすることによってメモリトランジスタＱ^M1,1のソース
・ドレイン間電位差を０Ｖにすれば書き込みは行われな
い。尚、ビット線Ｙ1を開放状態にしても同様にチャン
ネル電流は流れないので誤書き込みは行われない。

【００５８】続いて消去モードについて説明する。表
４，表５に消去状態の各ビット線、各ワード線、ソース
線の電位の例を示す。表中の単位はいずれもボルト
（Ｖ）である。ここで消去とは、浮遊ゲート電極から電
子を放出し、メモリトランジスタのしきい値電圧を減少
させることをいう。

【００５９】尚表４はソース線から消去する場合を示
し、表５はビット線から消去する場合を示している。

【００６０】

【表４】

【００６１】

【表５】

【００６２】本実施例での消去はＦ−Ｎ電子トンネリン
グを利用している。すなわち、ソース・ドレイン領域も
しくはどちらか一方に、例えば、２０Ｖ等の高電圧を印
加し、制御ゲート電極に例えば、０Ｖの低電圧を印加し
た場合、浮遊ゲート電極からソースまたはドレイン領域
に向かう第１ゲート絶縁膜中の電界が強くなり、第１ゲ
ート絶縁膜を介してＦ−Ｎトンネリング現象が起こり電
子の放出が起こる性質を利用している。

【００６３】したがって、消去はビット線側からもソー
ス線側からも可能である。まず最初にソース側から消去
を行う場合について説明する。

【００６４】一括消去の場合は、メモリトランジスタの
選択性がなく、全ての第１のワード線Ｘ1〜Ｘ6を０Ｖ
に、全ての第２のワード線Ｚ1〜Ｚ6を２０Ｖに、全ての
選択線Ｃ1，Ｃ2を０Ｖにする。この時、全てのメモリト
ランジスタＱ^Mi,j（i＝１〜２，j＝１〜６）のソース線
側の付随的にはドレイン側の不純物拡散層電位は、高電
位になるので浮遊ゲート電極から電子が放出され消去さ
れる。

【００６５】ワード線を選択して消去する場合は、選択
した第１のワード線のみを０Ｖにして、他の全ての第１
のワード線及び全ての第２のワード線を２０Ｖにする。
また、選択線Ｃ1，Ｃ2は０Ｖにし、ビット線Ｙ1，Ｙ2か
ら各メモリアレイ構成群を切り離す。ソース線には２０
Ｖの高電圧を印加してあるので、この結果、選択された
ワード線以外では浮遊ゲート電極とソース・ドレイン電
極間での電界が小さくなるのでＦ−Ｎ電子トンネリング
現象が起きないので消去されない。このようにして選択
された第１のワード線に接続されたメモリトランジスタ
のみが消去される。

【００６６】一方、ビット線側から消去する場合は、そ
の電圧が印加される不純物拡散層がソース領域からドレ
イン領域に入れ替わるだけで、その他の前述した動作と
同様になる。

【００６７】図９はこれらの書き込み・消去モードにお
けるメモリトランジスタＱ^Mi,jのしきい値電圧の変化を
示している。書き込みが行われた場合、しきい値電圧は
浮遊電極は浮遊ゲート電極に注入された電子により上昇
する。これより、制御ゲート電極に、例えば、０Ｖが印
加されてもチャンネル電流は流れない。

【００６８】反対に消去が行われた場合、しきい値電圧
は浮遊ゲート電極から電子が放出されることにより減少
する。これにより、例えば、制御ゲート電極に０Ｖが印
加されてもチャンネル電流が流れる。

【００６９】図１０はメモリトランジスタＱ^Mi,jのしき
い値電圧の時間に対する変動を示している。尚、ここで
消去とは電気的に行う方法のみ説明しているが、例えば
紫外線照射による一括消去でもよい。続いて読み出しモ
ードの説明を表６を参照して行う。表中の単位はいずれ
もボルト（Ｖ）である。

【００７０】

【表６】

【００７１】以下、メモリトランジスタＱ^M2,1にアクセ
スするとして説明する。選択されたメモリトランジスタ
Ｑ^M2,1の制御ゲート電極に第１のワード線Ｘ１から０Ｖ
を、メモリトランジスタＱ^M2,1と対をなしている第１の
選択用トランジスタＱ^s2,1のゲート電極に第２のワード
線Ｚ1から０Ｖを印加する。第１の選択用トランジスタ
Ｑ^s2,1のチャンネルはオフし、メモリトランジスタＱ
^M2,1のチャンネル部のみを電流径路とする。

【００７２】この選択されたメモリトランジスタＱ^M2,1
が属するメモリアレイ構成群の他の第１の選択用トラン
ジスタＱ^s2,2，Ｑ^s2,3のゲート電極はすべて５Ｖにして
オン状態にし、トランスファーゲートとしてビット線Ｙ
2から選択されたメモリトランジスタＱ^M2,1ドレイン電
極までの電流径路及び選択されたメモリトランジスタＱ
^M2,1からソース線Ｓまでの電流径路を形成する。

【００７３】この結果、選択されたメモリトランジスタ
Ｑ^M2,1が書き込み状態でしきい値電圧が０Ｖ以上であれ
ば、選択されたメモリトランジスタＱ^M2,1の制御ゲート
電極の電位は０Ｖとなっているので、このメモリトラン
ジスタＱ^M2,1によって、ビット線Ｙ2からソース線Ｓへ
の電流径路は遮断され電流は流れない。

【００７４】反対に選択されたメモリトランジスタＱ
^M2,1が消去状態でしきい値電圧が０Ｖ以下であれば、メ
モリトランジスタＱ^M2,1を介してビット線Ｙ2からソー
ス線Ｓに電流が流れる。

【００７５】このように、選択したメモリトランジスタ
の消去、書き込みの状態がビット線からの電流のそれぞ
れ“有”，“無”に対応しており、この電流の有無をビ
ット線に接続されているセンスアンプ等で検出すること
によって、読み出されたデータの“０”，“１”を判断
する。

【００７６】ここで非選択メモリトランジスタの制御ゲ
ート電極は０Ｖでも５Ｖでもよい。なぜなら、このメモ
リトランジスタは対になっている第１の選択用トランジ
スタの存在によって、トランスファーゲートとしての働
きをする必要がないからである。

【００７７】また本実施例では、読み出し時の非選択メ
モリトランジスタのしきい値電圧も同様の意味から、ど
のような値であってもよい。ようするに第１の選択用ト
ランジスタのしきい値電圧が、第２のワード線に印加さ
れた電圧よりも低ければ、この第１の選択用トランジス
タがトランスファーゲートとして働き、本装置の読み出
し機能が果たされる。

【００７８】一方、選択されたメモリトランジスタが属
していない他のメモリアレイ構成群の第１のワード線と
第２のワード線、及び選択線はすべて０Ｖに固定され
る。このため、ビット線Ｙ1，Ｙ2からこれら他のメモリ
アレイ構成群を通る電流径路は遮断される。このため全
てのメモリアレイ構成群の全てのメモリトランジスタの
しきい値電圧が０Ｖ以下であっても動作に影響がない。

【００７９】前述した読み出しモードの他に、本実施例
では、同一の第１のワード線に接続されるメモリトラン
ジスタを並列に読み出すことも可能である。例えばメモ
リトランジスタＱ^M1,1とＱ^M2,1を同時に読み出すには、
ビット線Ｙ1とビット線Ｙ2を別々のセンスアンプ（不図
示）に接続して、それぞれの電流に応じてデータを出力
すればよい。

【００８０】ところで選択線は次のような利点を有す
る。第１に書き込み時に非選択メモリトランジスタを通
して流れる寄生リーク電流を第２の選択用トランジスタ
Ｑ^ciによって遮断できるために、効率的な書き込みが可
能になる。この結果、書き込み時と消去時のメモリトラ
ンジスタＱ^Mi,jのしきい値電圧の変動幅を広く設定でき
る。

【００８１】第２に、ビット線Ｙiに接続される不純物
拡散層を各メモリアレイ構成群の第２の選択用トランジ
スタＱ^ciのドレイン拡散層のみとすることができるの
で、ビット線容量を小さくすることができる。

【００８２】図１１は本発明の第２実施例を示してい
る。図１１は図２に示されている部分に相当する部分の
断面図である。第１実施例との相異点は、第１の選択用
ＭＯＳ型トランジスタのチャンネル部８ａが、第１の選
択用ＭＯＳ型トランジスタのゲート電極４の上部に存在
することである。

【００８３】かかる構成によって、メモリトランジスタ
の制御ゲート１２に加えられる高電圧による電界が、第
１の選択用ＭＯＳ型トランジスタのゲート電極４によっ
て防がれて、第１の選択用トランジスタのチャンネル電
圧が安定するという利点がある。

【００８４】その他機能及び駆動方法については第１実
施例と同様である。また、その他の構成についても同じ
であり、第１実施例の対応部分に付した符号と同一符号
を付して説明は省略する。

【００８５】

【発明の効果】以上説明したように本発明は、メモリト
ランジスタと第１の選択用トランジスタが並列に接続さ
れて一つの対を構成し、さらにこの対が複数直列に接続
されてメモリアレイ構成群となり、このメモリトランジ
スタおよび第１の選択用トランジスタの対とビット線間
に第２の選択用トランジスタが設けられている。

【００８６】また、第１の選択用トランジスタがメモリ
トランジスタの上部に積層して設けられており、第１の
選択用トランジスタを直列に接続している多結晶シリコ
ン上に設けられた第１の選択用トランジスタのソース・
ドレイン領域上に、第１の選択用トランジスタのソース
・ドレイン領域と同一導電型の不純物を高濃度に含む多
結晶シリコン膜を設け、各第１の選択用のトランジスタ
と第２の選択用のトランジスタの間に埋め込むようにし
ている。かかる構成はいかに述べるような効果をもたら
す。

【００８７】（１）選択的書き込み時において中間電位
を設定する必要がなく、２つの値の電圧設定でよい。し
たがって、周辺回路、制御回路の設計が容易である。 （２）過書き込み・過消去の問題を起こさない。これは
メモリトランジスタのしきい値電圧の変動に上限・下限
の制限がないということを意味する。このため、書き込
み、消去時のメモリトランジスタのしきい値電圧の変動
差が大きくとれる。したがって、周辺回路、特に書き込
み系の制御回路の設計が単純でかつ容易である。またメ
モリトランジスタ製造時の変動要因による書き込み特性
の差が生じても、許容範囲が広いので高い製造歩留まり
を有する。 （３）書き込みにホットエレクトロン注入を使用するこ
とができる。このため消去時に比べ、書き込み時の非選
択メモリトランジスタの第１ゲート絶縁膜中に電界を小
さくすることができる。このため書き込み時に同一ワー
ド線に接続された非選択メモリトランジスタの誤書き込
みを容易に防止することができる。また、書き込み後の
メモリトランジスタのしきい値電圧も、制御ゲート電極
の電圧を例えば０Ｖ等の低電圧で行うことができるた
め、書き込み時の制御ゲート電極の電圧が低く、第１の
ワード線を駆動するデコーダには高耐圧の接合を有する
高耐圧トランジスタを使用する必要がなくなり、デコー
ダの設計が容易になる。 （４）書き込みをＦ−Ｎ電子トンネリングで行う必要が
なく、かつ消去をＦ−Ｎ電子トンネリングで行うこと以
外、アバランシェブレークダウンや紫外線照射で行うこ
とも可能であることから、メモリトランジスタの第１ゲ
ート絶縁膜に例えば１３０オングストローム等の比較的
厚いシリコン酸化膜を使用することも可能である。この
ためメモリトランジスタの第１ゲート絶縁膜の製造時の
制御が容易でかつ製造歩留まりも高い。 （５）書き込み時のドレイン電圧が低く、第１ゲート絶
縁膜中の電界が弱いので、既書き込みデータに対する書
き込み時の誤消去も起きにくい。このため、直列に接続
されたメモリトランジスタ群のうちの書き込み順序に制
限がない。このため周辺回路の設計が容易である。 （６）ワード消去、ワード書き込みが可能である。つま
り特定のワード線の情報のみを書き換えることができ
る。そのため全ビット消去、全ビット書き込みを行わな
いで記憶データの更新が可能である。これは、プログラ
ム時間の大幅な短縮ができ、随時蓄積データのプログラ
ム記憶に対し適している。 （７）各メモリトランジスタの上部にそれと対をなして
いる第１の選択用トランジスタが積層して設けられてい
るために、セル占有面積は従来と同等である。また各ト
ランジスタ群のソース側に選択トランジスタが必要な
く、セルアレイを構成した場合のアレイ面積は小さくな
る。 （８）薄い多結晶シリコン膜上に設けられた第１の選択
用トランジスタのソース・ドレイン領域上を多結晶シリ
コン膜で埋め込んでいるために、高集積化したときに第
１の選択用トランジスタのソース・ドレイン領域にボイ
ドができるのを防ぐという利点がある。

【００８８】加えて、電気的には第１の選択用トランジ
スタ間の距離が小さくなるために、第１の選択用トラン
ジスタのソース・ドレインの寄生抵抗を下げる働きもあ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す平面図である。

【図２】図１のＡ−Ａ’に沿った断面図である。

【図３】図１のＢ−Ｂ’に沿った断面図である。

【図４】図１のＣ−Ｃ’に沿った断面図である。

【図５】図１のＤ−Ｄ’に沿った断面図である。

【図６】図１のＥ−Ｅ’に沿った断面図である。

【図７】図１のＦ−Ｆ’に沿った断面図である。

【図８】本発明の第１実施例の等価回路図である。

【図９】本発明の第１実施例のメモリトランジスタの電
圧−電流特性を示すグラフである。

【図１０】本発明の第１実施例のメモリトランジスタの
プログラム特性を示すグラフである。

【図１１】本発明の第２実施例を示す断面図である。

【図１２】従来の不揮発性半導体記憶装置の等価回路図
である。

【図１３】従来例の平面図である。

【図１４】従来の不揮発性半導体記憶装置の断面図であ
る。

【符号の説明】

Ｑ^Mi,j メモリトランジスタ Ｑ^si,j 第１の選択用トランジスタ Ｑ^ci 第２の選択用トランジスタ １，２１ 半導体基板 ２ａ，２ｂ，２ｃ，２２ａ，２２ｂ，２２ｃ 第１の不
純物拡散層 ３，２３ａ 第１の選択用のＭＯＳ型トランジスタのゲ
ート絶縁膜 ４，２８ａ 第１の選択用のＭＯＳ型トランジスタのゲ
ート電極 ６，２８ｂ 第２の選択用のＭＯＳ型トランジスタのゲ
ート電極 ５，２３ｂ 第２の選択用のＭＯＳ型トランジスタのゲ
ート絶縁膜 ７，２９ 層間絶縁膜 ８ａ，８ｃ 第１の選択用ＭＯＳ型トランジスタの不純
物拡散層 ８ｂ 第１の選択用ＭＯＳ型トランジスタのチャンネル
領域 ９，２４ メモリ用ＭＯＳ型トランジスタの第１ゲート
絶縁膜 １０，２６ 浮遊ゲート電極 １１，２５ メモリ用ＭＯＳ型トランジスタの第２ゲー
ト絶縁膜 １２，２７ 制御ゲート電極 １３ 金属配線層間膜 １４，３０ コンタクト孔 １５，３１ 金属配線 １６ フィールド絶縁膜 １７ 多結晶シリコン膜 １００ 第１の選択用ＭＯＳトランジスタ １１０ 第２の選択用ＭＯＳトランジスタ

フロントページの続き (56)参考文献 特開 平４−34981（ＪＰ，Ａ) 特開 平４−298079（ＪＰ，Ａ) 特開 平５−36942（ＪＰ，Ａ) 特開 平４−351792（ＪＰ，Ａ) 特開 平４−218960（ＪＰ，Ａ) 特開 平４−71269（ＪＰ，Ａ) 特開 平１−235278（ＪＰ，Ａ) 特開 平２−112286（ＪＰ，Ａ) 特開 平３−85770（ＪＰ，Ａ) 特開 平３−296276（ＪＰ，Ａ) 特開 平３−14272（ＪＰ，Ａ) 特開 昭60−1697（ＪＰ，Ａ) 特開 昭54−110742（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 浮遊ゲートと制御ゲートを有するメモリ
   トランジスタと該メモリトランジスタと並列に接続され
   た第１の選択用トランジスタで構成されるトランジスタ
   対を複数個直列接続したメモリアレイ構成群を行列状に
   配置したメモリアレイと、各々が同一の行方向位置に配
   されたメモリトランジスタの制御ゲートに共通接続され
   た第１のワード線と、該複数の第１のワード線にそれぞ
   れ対応し各々が同一の行方向位置に配された第１の選択
   用トランジスタのゲートに共通接続された複数の第２の
   ワード線と、メモリアレイの複数列にそれぞれ対応して
   設けられた複数のビット線と、該複数のビット線とメモ
   リアレイ構成群の一端との間に接続された複数の第２の
   選択用トランジスタと、メモリアレイの複数行にそれぞ
   れ対応して設けられ各々が同一行に属するメモリアレイ
   構成群の第２の選択用トランジスタのゲートに接続され
   た複数の選択線と、上記複数のメモリアレイ構成群の他
   端に接続されたソース線とを備えた不揮発性半導体記憶
   装置。
2. 【請求項２】 上記各メモリトランジスタは半導体基板
   中に形成された不純物領域と、半導体基板の表面を被う
   第１ゲート絶縁膜と、第１ゲート絶縁膜上に積層された
   上記浮遊ゲートと、浮遊ゲート上に設けられた第２ゲー
   ト絶縁膜と、第２ゲート絶縁膜上の制御ゲートとを有
   し、上記第１の選択用トランジスタは上記制御ゲートを
   被う層間絶縁膜上の半導体層に設けられたチャンネル領
   域と、該チャンネル領域上の第３ゲート絶縁膜と、該第
   ３ゲート絶縁膜上のゲート電極を有する請求項１記載の
   不揮発性半導体記憶装置。
3. 【請求項３】 上記各メモリトランジスタは半導体基板
   中に形成された不純物領域と、半導体基板の表面を被う
   第１ゲート絶縁膜と、第１ゲート絶縁膜上に積層された
   上記浮遊ゲートと、浮遊ゲート上に設けられた第２ゲー
   ト絶縁膜と、第２ゲート絶縁膜上の制御ゲートとを有
   し、上記第１の選択用トランジスタは上記制御ゲートを
   被う層間絶縁膜上のゲート電極と、該ゲート電極上の第
   ３ゲート絶縁膜と、該第３ゲート絶縁膜上の半導体層に
   設けられたチャンネル領域を有する請求項１記載の不揮
   発性半導体記憶装置。