KR100306500B1 - 전계산화물아일랜드가제거되는메모리어레이및방법 - Google Patents

전계산화물아일랜드가제거되는메모리어레이및방법 Download PDF

Info

Publication number
KR100306500B1
KR100306500B1 KR1019950702537A KR19950702537A KR100306500B1 KR 100306500 B1 KR100306500 B1 KR 100306500B1 KR 1019950702537 A KR1019950702537 A KR 1019950702537A KR 19950702537 A KR19950702537 A KR 19950702537A KR 100306500 B1 KR100306500 B1 KR 100306500B1
Authority
KR
South Korea
Prior art keywords
cells
rows
cell
memory
select
Prior art date
Application number
KR1019950702537A
Other languages
English (en)
Other versions
KR950704789A (ko
Inventor
그라함 알. 월스텐홀름
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR950704789A publication Critical patent/KR950704789A/ko
Application granted granted Critical
Publication of KR100306500B1 publication Critical patent/KR100306500B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

EPROM 셀과 같은 프로그램가능한 트랜지스터 셀의 어레이를 포함하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리 (44)는 전기적 분리를 제공하기 위한 전계 산화물 아일랜드의 사용을 없앤다. 상기 셀은 X개의 행 및 Y개의 열로 배치되어 있으며 상기 행중 적어도 2개의 행에 있는 셀은 선택셀로서 지정되어 있고 나머지 셀은 메모리 셀로서 지정되어 있다. 상기 선택 셀(46)이 상기 메모리 셀(48) 중 선택된 메모리 셀에 프로그래밍 전압을 공급하게 하는 제어 회로가 제공되어 있다. 상기 선택 셀중 교번 선택 셀은 저 한계 (활성) 상태에 있는 인접한 선택 셀에 대하여 전기적 분리를 제공하도록 고 한계 (불활성) 상태로 초기 프로그램된다.

Description

[발명의 명칭]
전계 산화물 아일랜드가 제거되는 메모리 어레이 및 방법
[발명의 배경]
[발명의 분야]
본 발명은 일반적으로 반도체 메모리에 관한 것이며 구체적으로 기술하면 전기적 분리를 제공하도록 전계 산화물 아일랜드 (field oxide island)를 사용하는 것을 제거하는 전기적으로 프로그램가능한 메모리 (EPROM 및 섬광(flash)) 어레이에 관한 것이다.
[배경 기술]
전기적으로 프로그램가능한 판독 전용 메모리 (EPROM)는 전력 공급이 없을 때 메모리내에 저장되어 있는 데이타가 손실되지 않는다는 것을 의미하는 비휘발성인 메모리 형태이다. EPROM 디바이스는 자외선 광에의 노출에 의해 소거된다. 흔히 섬광 메모리로서 언급되는 메모리의 형태는 EPROM의 비휘발성에 완전한 전기적 소거 및 재프로그램 기능을 추가한다.
제1도는 16개의 메모리 셀로 구성되어 있는 종래의 EPROM 메모리 어레이(10)에 대한 도면이다. 제2(a)도 및 제2(b)도는 제1도의 절단선 2A - 2A 및 2B - 2B를 통해 취해져 있다. 실시태양의 메모리 셀(12a)은 드레인 영역(14) 및 소오스 영역(22)을 포함한다. 인접해 있는 실시태양의 메모리 셀(12b)은 트랜지스터(12a)와 동등하게 공유되어 있는 드레인 영역(14)을 포함한다.
도우핑된 폴리실리콘 (폴리 2)으로 형성된 워드라인(16)은 트랜지스터용 제어 게이트로서의 기능을 이행한다. 부동 게이트(24)는 도우핑된 폴리실리콘(폴리 1)으로 형성되어 있으며 트랜지스터 메모리 셀 채널 및 워드라인 (16 ; 제2(b)도 참조) 사이에 배치되어 있다. 박막 산화물 (20)은 트랜지스터의 표면상에 및 부동 게이트(24) 및 트랜지스터 채널 영역사이에 확장되어 있다.
접점 개구부(15)는 금속 비트라인(18)이 메모리 셀의 드레인과 접촉될 수 있도록 형성되어 있다. 제1도에서 알 수 있는 바와 같이, 매몰된 N+ 비트라인(18)은 소오스 영역을 서로 접속시키는 기능을 이행한다. 제2(b)도에서 알 수 있는 바와 같이, 소오스 영역(22)은 N+ 영역으로 구성되어 있다.
제3도는 메모리 셀(12)이 프로그램되는 방식을 예시한 것이다. 우선, 비교적 높은 전압(Vpp; 전형적으로는 13볼트)은 폴리 2 워드라인(16 ; 제어게이트)에 인가된다. 중간 전압(Vd ; 전형적으로는 6볼트)은 드레인 영역(14)에 인가되고 저전압(Vss ; 전형적으로는 0볼트)은 소오스 영역(22)에 인가된다. “고온(hot)”전자는 드레인의 에지부분에서 발생된다. 제어 게이트 전극(폴리 2 워드라인 ; 16)상의 고전압(Vpp)에 기인하여 어느 정도의 자유전자가 게이트 산화물(20)의 양단에 걸쳐 있으며 그러한 고전압은 전자가 트랩되어 있는 상태에 있는 부동게이트(폴리 1)(24)에 입력된다.
소거는 부동게이트(24)를 방전시킴으로써 달성된다. EPROM 셀의 경우에, 방전은 자외선 광에의 노출에 의해 달성된다. 섬광 메모리 셀의 경우에, 소거 메카니즘은 공지되어 있는 바와 같이, 파울러-노어드하임(Fowler-Nordheim)터널링이다.
메모리 셀은 전압(Vd ; 전형적으로는 +3볼트)을 드레인에 인가하고 소오스(Vss)를 접지시킴으로써 판독된다. 양(+) 전압(Vcc)이 제어 게이트(워드라인 ; 16)에 인가된다. 상기 셀이 이전에 프로그램되었을 경우, 전자가 상기 셀의 한계 (threshold) 전압을 증가시켰을 것이며, 게이트/소오스 전압은 상기 셀을 도통상태로 제공하기에 충분하지 않을 것이다. 따라서, 어떠한 전류도 흐르지 않게 된다.
반대로, 상기 셀이 프로그램되어져 있지 않은 경우, 게이트/소오스 전압은 상기 셀을 도통상태로 제공하기에 충분하여서 전류가 흐르게 된다. 전류의 흐름이나 전류흐름의 차단은 감지 증폭기(도시되지 않음)에 의해 검출된다.
제4도는 셀 (Q1-Q4, Q5-Q8, Q9-Q12)이 개별적인 행을 이루고 있으며 공통 워드라인 (WL-1, WL-2, WL-3)을 각각 지니는 총체적으로 12개의 메모리셀 (Q1-Q12)을 포함하는 종래 실시태양의 메모리 어레이의 한 세그먼트에 대한 개략도이다. 도시된 3개의 비트라인은 BL-1, BL-2 및 BL-3이다. 적절한 비트라인은 메모리 셀의 각각의 열과 관련된 적어도 하나의 선택 트랜지스터가 있는 4개의 실시태양의 선택 트랜지스터(28A-28D)에 접속되어 있다. 비트라인(BL-1, BL-3)은 접점(30A, 30B)에 의해 접근될 수 있는 금속 비트라인 (도시되지 않음)으로 고정된 N+ 라인을 포함하며 비트라인(BL-2)은 선택 트랜지스터 (28B, 28C)를 통해 간접적으로 접근될 수 있는 매몰된 라인이다.
선택 트랜지스터(28A, 28B)는 공통 행으로 이루어져 있으며 선택라인 (선택 1)에 접속된 제어게이트를 지닌다. 마찬가지로, 선택 트랜지스터 (28C, 28D)는 공통 행으로 이루어져 있으며 선택라인 (선택 2)에 접속된 제어 게이트를 지닌다. 바람직하게는, 선택 트랜지스터 (28A, 28B, 28C, 28D)와 동일한 방식으로 메모리 셀 세그먼트의 반대 단부에 접속되어 있는 제2세트의 선택 트랜지스터 (28A′, 28B′, 28C′, 28D′)가 제공되어 있다. 라인 (선택 1, 선택 2)과 각각 병렬로 구동되는 제2쌍의 선택라인 (선택 1′, 선택 2′)은 상기 제2세트의 선택 트랜지스터를 제어하기 위하여 제공되어 있다. 상기 제2세트의 선택 트랜지스터는 접점 (30A, 30B)과 각각 병렬로 구동되는 접점 (30A′, 30B′)에 접속되어 있다.
제5도를 참조하면, 제4도의 메모리 어레이 세그먼트를 구현하는 집적회로의 레이아웃에 대한 평면도가 도시되어 있다. 상기 제2세트의 선택 트랜지스터 (28A′, 28′, 28C′, 28D′)는 도시되어 있지 않다. 상기 어레이의 각각의 셀은 비트라인 (BL) 및 워드라인 (WL)의 교차 부분에 근접하는 영역에 위치되어 있다. 선택 트랜지스터 (28A)는 비트라인 (BL-1) 및 선택라인 (선택 1)의 교차 부분에 근접하는 영역에 배치되어 있다. 마찬가지로, 선택 트랜지스터 (28B, 28C, 28D)는 라인 (선택 1)/비트라인 (B1-3), 라인 (선택 2)/비트라인 (B1-1), 및 라인 (선택 2)/비트라인 (BL-4)의 교차 부분의 영역에 근접하게 각각 위치되어 있다.
전기적 분리는 전계 산화물 (FOX) 영역의 사용에 의해 제공된다. FOX 영역이 선택 트랜지스터 또는 메모리 셀의 어레이에 배치되어 있는 경우에는 이들을 흔히 FOX 아일랜드라고 언급한다. 예를들면, FOX 아일랜드 (32A)는 트랜지스터 (28A, 28B) 사이의 영역으로 하방 확장되어 있다. 또한, 트랜지스터 (28C) 및 선택 트랜지스터 (도시되지 않음) 사이에도 FOX 아일랜드 (32C)가 있다. 또 다른 예로서, FOX 아일랜드 (32D)는 트랜지스터 (28C, 28D) 사이에 배치되어 있다.
선택 트랜지스터 (28A-28D)는 메모리 셀로서 사용된 디바이스 (Q1-Q12)와 같은 부동 게이트 트랜지스터라기 보다는 오히려 종래의 MOS 트랜지스터인 것이 전형적이다. 그러나, 메모리 셀로서 사용된 선택 트랜지스터와 동일한 부동 게이트 트랜지스터 디바이스를 사용함으로써 회로 레이아웃을 단순화시키는 것은 종래사항이다. 부동 게이트 선택 트랜지스터는 어떠한 전하도 부동 게이트상에 존재하지 않도록 프로그램되지 않은 것이다. 따라서, 부동 게이트 트랜지스터의 한계 전압은 상기 셀이 종래의 선택 트랜지스터에 의해 달성되는 선택 기능을 이행하게 할 정도로 충분히 낮다.
메모리 셀 어레이 및 셀 선택 부분모두에서의 동일한 형태의 부동 게이트 트랜지스터의 사용은 개선된 메모리 레이아웃 스킴을 제공하였다. 그러나, 그러한 종래의 접근 방법에는 단점이 있다.
제5도 메모리내에 위치한 FOX 아일랜드 (32)는 여러 이유로 해서 불리하다. 우선, FOX 아일랜드(32) 및 비트/선택 라인의 교차 부분은 상기 어레이에서의 가장 큰 계단을 나타낸다. 제6도는 선택라인(선택 2)을 따라 제5도의 선택 라인 6-6을 통해 취해진 단면도를 도시한 것이다. 상기 구조의 최대 높이는 도면번호 (32)로 도시된 FOX 아일랜드상의 폴리 1 라인 (24) 및 선택 라인 (선택 2)의 결합이다.
제5도로 부터 취해진 단면도이며 제6도 단면도에 90°를 이루는 제7도를 참조하면, FOX 아이랜드 (32D)의 중심으로부터 상기 아일랜드의 상부표면까지의 거리는 대략 2000Å인 것이 전형적이다. 폴리 1 부동게이트 (24)의 두께는 전형적으로는 1500Å이며 유전체 ONO (산화물-질화물-산화물) 샌드위치층 (40)의 두께는 500Å이다. 이것에는 전체적으로는 4500Å이며 선택 2 라인을 형성하는 폴리 2층 및 텅스텐 실리사이드 층이 부가된다. 이는 대략 8500Å의 총체적인 합계를 제공한다. 이러한 크기의 계단을 통해 BPSG(붕규산 유리)와 같은 데포지트된 산화물층을 신뢰성있게 평탄화시키는 것이 어렵다.
그 이외에도, 메모리 어레이내에 배치된 FOX 아일랜드 (32)의 존재는 폴리 1 및 SAE 에치 (자기 정렬된 에치)에서 폴리 1 스트링거를 형성하려는 경향을 초래시킨다. 더우기, FOX 아일랜드는 상기 어레이의 사이즈를 증가시키며 또한 비트라인의 저항을 증가시킨다.
본 발명은 FOX 아일랜드를 사용하여 선택 트랜지스터사이에 전기적 분리를 제공할 필요성을 제거한다. 따라서, 상기에 주지된 FOX 아일랜드의 사용으로부터 생기는 단점이 제거된다. 본 발명의 이들 및 다른 이점은 당업자라면 도면과 함께 이하의 본 발명의 상세한 설명을 정독하는 경우에 자명해질 것이다.
[발명의 요약]
본 발명은 프로그램가능한 트랜지스터 셀의 어레이를 포함하는 전기적으로 프로그램가능한 반도체 메모리에 관한 것이다. 한 예는 EPROM 및 섬광 메모리에서 사용되는 바와 같은 제어 전극 및 부동게이트 전극을 포함하는 부동 게이트 트랜지스터이다. 그러한 셀은 높은 한계 상태 (전하가 부동게이트상에 배치된 상태)로 프로그램되거나 낮은 한계 상태 (어떠한 전하도 부동 게이트상에 배치되어 있지 않은 상태)로 프로그램될 수 있다. 낮은 한계 상태에서는, 상기 셀이 비교적 낮게 인가된 제어 게이트 전압으로 도통 상태로 될 수 있는 반면에 그러한 낮은 제어게이트 전압은, 상기 셀이 높은 한계 상태로 프로그램 되어진 경우 상기 셀을 도통하게하는데 불충분하다.
상기 셀은 Y개의 열 및 X개의 행으로 배치되어 있으며 셀의 행중 적어도 하나는 메모리 셀로서 지정되어 있고 상기 행중 적어도 2개는 선택 셀로서 지정되어 있다. 전형적으로는, 상기 메모리는 선택 셀의 행보다 상당히 많은 메모리 셀의 행을 포함한다.
더우기, 상기 메모리는 선택 셀이 프로그래밍 전압을 메모리 셀중 선택된 셀에 공급하게 하기 위한 제어 수단을 포함한다. 그러한 프로그래밍 전압은 예를들면 메모리 셀의 드레인 전극에 인가될 양(+) 전극 및 상기 셀의 소오스 전극에 인가될 접지 접속부를 포함할 수 있다.
선택 셀의 2개의 행은 전계 산화물 (FOX) 아일랜드가 선택 셀사이에 전기적 분리를 제공하기 위하여 사용될 필요성을 제거한다. 예를들면, 상기 선택 셀은 고(high) 및 저(low) 한계상태로 교번하여 프로그램될 수 있다. 저 한계 상태로 프로그램된 선택 셀은 이때 메모리 셀에 프로그래밍 전압을 인가하는데 사용될 수 있다. 더우기, 저 전압 상태로 프로그램된 셀중간에 배치되고 고전압 상태로 프로그램된 선택 셀은, 전형적으로 FOX 아일랜드에 의해 제공되어진 전기적 분리를 제공하는 기능을 이행한다. 그러한 FOX 아일랜드의 기피는 상기 FOX 아일랜드의 사용과 연관된 여러 문제점을 제거한다.
본 발명은 또한 Y개의 열 및 X개의 행으로 배치된 프로그램가능한 트랜지스터 셀의 어레이를 포함하는 비휘발성 반도체 메모리를 프로그램하는 방법에 관한 것이다. 그러한 셀은, 예를들면, 부동 및 제어 게이트 전극을 갖는 EPROM 셀 또는 섬광 메모리 셀을 포함할 수 있다.
상기 방법은 행 및 열을 따라 모두 저 및 고 한계 상태를 번갈아 가지는, 상기 어레이의 적어도 2개의 행에 위치한 셀을 프로그램하는 단계를 포함한다. 고한계 상태로 프로그램된 셀은 이때 저 한계 상태로 프로그램된 셀에 전기적 분리를 제공하는 기능을 이행할 수 있다.
청구된 방법은 교번하는 저 한계 상태 셀을 통해 프로그래밍 전압을 인가함으로써 상기 어레이의 나머지 셀중 선택된 셀을 프로그램하는 단계를 부가적으로 포함한다. 이러한 접근 방법은 다시 전기적 분리를 제공하기 위한 FOX 아일랜드의 사용 및 그로부터 생기는 부수적인 단점을 제거한다.
[도면의 간단한 설명]
제1도는 그중에서도 특히 직교 비트 라인 및 워드라인을 보여주는 종래의 EPROM 메모리의 메모리 셀 어레이의 세그먼트에 대한 평면도이다.
제2(a)도는 절단선 2A-2A를 통해 취해진 제1도의 메모리 셀 어레이에 대한 단면도이다.
제2(b)도는 절단선 2B-2B를 통해 취해진 제1도의 메모리 셀 어레이에 대한 단면도이다.
제3도는 셀이 프로그램되는 방식을 보여주는 종래의 EPROM셀에 대한 도면이다.
제4도는 12개의 메모리 셀 및 8개의 메모리 셀 선택 트랜지스터를 포함하는 종래의 메모리의 세그먼트에 대한 개략도이다.
제5도는 제4도의 개략도에 따른 종래의 메모리의 세그먼트에 대한 평면도이다.
제6도는 절단선 6-6을 통해 취해진 제5도의 종래의 메모리에 대한 단면도이다.
제7도는 절단선 7-7을 따라 취해진 제5도의 종래의 메모리에 대한 확대 단면도이다.
제8도는 본 발명에 따른 메모리 세그먼트의 개략도이다.
제9도는 본 발명에 따른 제8도 메모리의 세그먼트에 대한 평면도이다.
제10도는 절단선 10-10을 통해 취해진 제9도의 메모리 세그먼트에 대한 단면도이다.
제11(a)도는 본 발명의 제8도 어레이의 선택 트랜지스터가 프로그램될 수 있는 방식을 도시한 것이다.
제11(b)도는 선택 트랜지스터가 프로그램된 후에 제8도 어레이의 선택 트랜지스터 부분을 도시한 것이다.
제11(c)도는 제8도 어레이의 셀이 프로그램되는 방식을 도시한 것이다.
제12도는 본 발명의 단순화된 블록 선도이다.
[발명의 상세한 설명]
첨부된 도면을 다시 참조하면, 제8도는 본 발명을 구현하는 메모리 세그먼트에 대한 개략도이다. 본 명세서에서 때때로 프로그램 가능한 트랜지스터 셀(Q1-Q12)로서 언급되는 메모리 셀은 제4도의 선행기술 메모리에서 사용되고 제3도에 도시된 바와 같은 부동 게이트 트랜지스터와 유사한 종래의 EPROM 셀이다. 선택 트랜지스터 (42A-42H)는 제3도에 도시된 바와같은 부동 게이트 트랜지스터 디바이스인 것이 또한 바람직스럽다. 비록 도시되어 있지는 않지만, 도시된 선택 트랜지스터와 병렬로 구동되는 메모리 셀의 반대 단부에 배치된 또 다른 세트의 선택 트랜지스터가 있는 것이 바람직스럽다는 점에 유념하기 바란다.
앞서 기술한 바와 같이, 메모리의 메모리 셀 선택 부분에서의 부동 게이트 트랜지스터 디바이스의 사용은 공지되었다. 그러나, 이전 설계는 여전히 분리를 제공하기 위한 FOX 아일랜드의 사용을 필요로 한다. 본 발명은 고 한계 상태 (부동게이트가 충전됨)로 프로그램되어진 부동 게이트 셀 또는 유사한 프로그램 가능한 셀을 사용하여 인접한 선택 트랜지스터 사이에 분리를 제공한다. 따라서, 프로그램되지 않은 선택 트랜지스터와는 달리, 분리 트랜지스터는 메모리 어레이의 셀을 프로그램하기 위해 프로그래밍 전압이 인가되는 경우에 도통 상태로 되지 않는다.
따라서, 제8도의 셀 선택 회로는 메모리 셀의 각각의 열내에 트랜지스터 선택 디바이스를 포함한다. 다른 모든 셀 선택 트랜지스터는 고 한계 (불활성) 상태로 프로그램됨으로써 저 한계 (활성) 상태 셀 선택 디바이스는 적절한 메모리 셀을 접근시키는 기능을 이행할 수 있다. 상기 불황성 선택 디바이스는 부가적으로 인접한 활성 디바이스 사이에 필요한 전기적 분리를 제공하는 기능을 이행한다.
제9도는 본 발명에 따라 구성된 메모리의 레이아웃의 대칭을 도시한 것이다. FOX 아일랜드는 분리용으로 사용되지 않음으로써 앞서 주지된 부수적인 문제점이 생기지 않는다. 제9도의 절단선 10-10을 통해 취해진 제10도의 단면도에서 알 수 있는 바와 같이, 최대 계단 높이는 제6도 및 제7도에 도시된 선행기술의 구조에 비하여 극적으로 감소된다.
선택 트랜지스터 (42)는 초기에 적절한 상태로 프로그램되어야 한다. 선택 트랜지스터 중 교번하는 선택 트랜지스터는 행 및 열 모두를 따라 고 한계 상태 (불활성)로 프로그램된다. 고 한계 트랜지스터 중간에 배치된 선택 트랜지스터는 저 한계 상태 (활성)에 있으며 메모리 셀 트랜지스터를 접근시키는데 사용된다.
제11(a)도는 적절한 선택 트랜지스터가 고 한계 상태로 프로그램되는 방식을 도시한 것이다. 제11(a)도 구조는 추가적인 구조가 도시된 것 이외는 제8도의 구조와 유사하다. 제11(a)도의 프로그래밍 예에서, 선택 트랜지스터 (42C)는 고 한계 상태로 프로그램되어 있다.
우선, 메모리 셀과 연관된 워드라인 (WL) 접지 전위로 모두 강제된다. 그 이외에도, 프로그램되지 않는 선택 트랜지스터의 행과 연관된 선택 2라인은 접지 전위로 강제된다. 선택 트랜지스터 (42C)와 연관된 라인 (선택 1)은 고 전위(Vpp)로 야기된다. 비트라인 (BL-5)과 연관된 접점(30C)은 개방 (부동) 상태로 되고 비트라인 (BL-1)과 연관된 접점 (30A)은 접지 전위로 강제된다.
트랜지스터 (42B)는 이미 저 한계 상태로 되어 있으며 게이트 전극에 인가된 전위 (Vpp)에 의해 도통상태로 된다. 도통 트랜지스터(42B)는, 전압 (Vd ; 전형적으로는 +6 볼트)이 드레인 전극 (비트라인 (BL-3)에 접속됨)에 직접 인가되기 때문에 접지에 가깝게 트랜지스터 (42C)의 소오스 전극(비트라인 (BL-2)에 접속됨)을 야기시키는 기능을 이행한다. 따라서, 제3(a)도에서 알 수 있는 바와 같이, 적절한 전압은 트랜지스터 (42C)에 인가되어 상기 트랜지스터를 고 한계 상태로 프로그램하게 한다.
나머지 교번 선택 트랜지스터는 또한 제11(b)도에 도시된 바와 같은 고 한계 상태로 프로그램된다. 상기 도면에서 알 수 있는 바와 같이, 선택 트랜지스터 (42)의 한계 레벨은 행 (X축) 및 열 (Y축)을 따라 그 사이에서 교번한다.
일단 선택 트랜지스터가 프로그램되어진 경우, 메모리 셀은 프로그램될 수 있다. 제11(c)도는 실시태양의 메모리 셀 (Q3)이 메모리 어레이에서 프로그램되는 방식을 도시한 것이다. 접지 전위는 접점 (30A)에 인가되고 전압 (Vcc)은 선택 1라인에 인가된다. 전압 (Vcc)은 접점(30B)에 인가된다. 이러한 전압 결합에 기인하여 저 한계 선택 트랜지스터 (42B)는 도통상태로 된다. 그러나, 상기 전압은 고 한계 트랜지스터 (42C)를 도통상태로 제공하기에는 충분하지 않다.
고전압 (Vpp)은 셀 (Q3)이 위치되어 있는 행에 대한 워드라인 (WL-1)에 인가된다. 전압 (Vd)은 셀 (Q3)의 드레인 전극에 접속되며 Q3의 소오스 전극은 선택 트랜지스터 (42B)를 통해 접지 전위에 연결된다. 따라서, 셀 (Q3)에 인가된 전압은 상기 셀을 프로그램하는데 적합하다. 그러는 동안, 고 한계 선택 트랜지스터는 인접한 저 한계 디바이스에 대하여 전기적 분리를 제공하는 기능을 이행한다.
제12도는 본 발명의 단순화된 전반적인 블록선도이다. 대체로 도면 번호 (44)로 지정된 어레이는 트랜지스터 셀의 X개의 행 및 Y개의 열을 포함한다. 행중 적어도 2개는 선택 셀 어레이 (46)를 형성하도록 선택 셀로서 지정되어 있으며 나머지 셀은 메모리 셀 어레이 (48)를 형성하도록 메모리 셀로서 지정되어 있다.
요소(50)는 종래의 어드레스 데코더를 나타내며 요소(52)는 선택 셀이 메모리 셀 어레이(48)를 프로그램하는데 사용되는 여러 전압을 공급하게 하는 종래의 제어 회로를 나타낸다.
따라서, 전기적 분리를 제공하기 위한 전계 산화물 (FOX) 아일랜드에 대한 필요성을 없애는 신규한 비휘발성 반도체 메모리 어레이 및 그 제조방법이 개시되어져 있다. 비록 바람직한 실시예가 어느 정도 상세히 기술되었지만, 첨부된 특허청구의 범위에 의해 정의된 바와 같은 사상 및 범위로 부터 이탈하지 않고서도 당업자라면 일정한 변경이 이루어질 수 있다는 것을 이해하여야 한다. 예를들면, 본 발명은 섬광 메모리와 같은 EPROM과는 달리 프로그램가능한 메모리 형태에서 사용될 수 있다.

Claims (13)

  1. 전기적으로 프로그램가능한 비휘발성 반도체 메모리에 있어서, Y개의 열 및 X개의 행으로 배치된 프로그램가능한 트랜지스터 셀의 어레이로서, 메모리 셀로서 지정된 상기 셀들의 적어도 하나의 행, 및 선택 셀로서 지정된 상기 셀들의 적어도 2개의 행을 포함하는 프로그램가능한 트랜지스터 셀의 어레이; 및 상기 선택 셀이 상기 메모리 셀 중 선택된 메모리 셀에 프로그래밍 전압을 공급하도록 하는 제어 수단을 포함하며, 상기 프로그램가능한 트랜지스터는 저 한계 상태 또는 고 한계 상태로 프로그램가능하며, 상기 적어도 2개의 행 및 상기 열에 위치한 상기 선택 셀들은 고 한계 상태 및 저한계 상태를 번갈아 가지도록 프로그램되는 것을 특징으로 하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 메모리는 전기적으로 소거가능하며, 상기 제어 수단은 상기 선택 셀이 상기 메모리 셀에 메모리 소거 전압을 공급하게 하는 기능을 또한 이행하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 트랜지스터 셀 각각은 부동 게이트 전극 및 제어 게이트 전극을 포함하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 제어 수단은, 저 한계 상태로 프로그램된 선택 셀이 상기 프로그래밍 전압을 공급하도록 하며, 상기 고 한계 상태로 프로그램된 선택 셀은 상기 저 한계 상태로 프로그램된 인접한 선택 셀들 사이에 전기적 분리를 제공하는 기능을 이행하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  5. 제1항에 있어서, 선택 셀중 2개의 행은 서로 인접하여 배치된 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 트랜지스터 셀 각각은 부동 게이트 전극 및 제어 게이트 전극을 포함하며, 상기 행들 중 하나에 위치한 선택 셀은 공통으로 접속된 제어 게이트 전극을 지니는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  7. 전기적으로 프로그램가능한 비휘발성 반도체 메모리에 있어서, 고 또는 저 한계 전압 상태로 프로그램가능한 트랜지스터 셀의 어레이로서, 메모리 셀로서 지정된 셀들의 적어도 하나의 행 및 선택 셀로서 지정된 상기 셀들의 적어도 2개의 행을 포함하는 X개의 행 및 Y개의 열로 배치되며, 상기 행 및 열 내의 상기 선택 셀들은 고 한계 상태 및 저 한계 상태를 번갈아 가지도록 프로그램된, 트랜지스터 셀의 어레이; 및 상기 저 한계 상태로 프로그램된 상기 선택 셀이 메모리 셀중 선택된 메모리 셀에 프로그래밍 전압을 공급하게 하며, 상기 고 한계 상태로 프로그램된 선택 셀은 저 한계 상태로 프로그램된 인접한 선택 셀들 사이에 전기적 분리를 제공하는 기능을 이행하게 하는 제어 수단을 포함하는 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  8. 제7항에 있어서, 상기 트랜지스터 셀 각각은 부동 게이트 및 제어게이트를 지니며, 상기 행들 중 하나에 배치된 선택 셀들의 제어게이트는 공통으로 접속된 전기적으로 프로그램가능한 비휘발성 반도체 메모리.
  9. Y개의 열 및 X개의 행으로 배치된 프로그램가능한 트랜지스터 셀의 어레이를 포함하는 비휘발성 반도체 메모리를 프로그램하는 방법에 있어서, 행 및 열을 따라서 모두, 저 한계 상태 및 고 한계 상태를 번갈아 가지도록, 상기 어레이 중 적어도 2개의 행에 있는 셀들을 프로그램하는 단계; 및 상기 교번하는 저 한계 상태 셀을 통해 프로그래밍 전압을 인가함으로써 상기 어레이의 나머지 셀중 선택된 셀을 프로그램하는 단계를 포함하는 비휘발성 반도체 메모리의 프로그램 방법.
  10. 제9항에 있어서, 상기 교번 상태로 프로그램된 어레이 중 적어도 2개의 행은 인접한 행에 배치되어 있는 비휘발성 반도체 메모리의 프로그램 방법.
  11. 제9항에 있어서, 상기 트랜지스터 셀 각각은 부동 게이트 전극 및 제어 게이트 전극을 포함하는 비휘발성 반도체 메모리의 프로그램 방법.
  12. Y개의 열 및 X개의 행으로 배치되어 있는 프로그램가능한 트랜지스터 셀의 어레이를 포함하며, 상기 어레이 중 적어도 2개의 행에 위치한 셀들이 행 및 열을 따라 모두 저한계 상태 및 고 한계 상태를 번갈아 가지도록 프로그램되어져 있고 저 한계 셀이 선택 셀로서 지정되어 있는 비휘발성 반도체 메모리를 프로그램하는 방법에 있어서, 상기 선택 셀에 프로그래밍 전압을 입력하는 단계; 및 상기 프로그래밍 전압이 상기 적어도 2개의 행에 배치된 셀 이외의 나머지 셀 중 선택된 셀에 인가되도록 상기 선택 셀을 제어하는 단계를 포함하는 비휘발성 반도체 메모리의 프로그램 방법.
  13. 제12항에 있어서, 상기 트랜지스터 셀은 부동 게이트 및 제어 게이트 전극을 포함하는 비휘발성 반도체 메모리의 프로그램 방법.
KR1019950702537A 1992-12-21 1993-12-21 전계산화물아일랜드가제거되는메모리어레이및방법 KR100306500B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/994,120 US5319593A (en) 1992-12-21 1992-12-21 Memory array with field oxide islands eliminated and method
US07/994120 1992-12-21
PCT/US1993/012452 WO1994015341A1 (en) 1992-12-21 1993-12-21 Memory array with field oxide islands eliminated and method

Publications (2)

Publication Number Publication Date
KR950704789A KR950704789A (ko) 1995-11-20
KR100306500B1 true KR100306500B1 (ko) 2001-11-30

Family

ID=25540304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950702537A KR100306500B1 (ko) 1992-12-21 1993-12-21 전계산화물아일랜드가제거되는메모리어레이및방법

Country Status (6)

Country Link
US (3) US5319593A (ko)
EP (1) EP0674799B1 (ko)
JP (1) JPH08504994A (ko)
KR (1) KR100306500B1 (ko)
DE (1) DE69313300T2 (ko)
WO (1) WO1994015341A1 (ko)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719806A (en) * 1991-02-18 1998-02-17 Yamane; Masatoshi Memory cell array
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JPH07147095A (ja) * 1993-03-31 1995-06-06 Sony Corp 半導体不揮発性記憶装置およびデコーダ回路
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5420818A (en) * 1994-01-03 1995-05-30 Texas Instruments Incorporated Static read only memory (ROM)
US5623443A (en) * 1994-03-11 1997-04-22 Waferscale Integration, Inc. Scalable EPROM array with thick and thin non-field oxide gate insulators
JP3450896B2 (ja) * 1994-04-01 2003-09-29 三菱電機株式会社 不揮発性メモリ装置
US5650960A (en) * 1994-05-18 1997-07-22 United Microelectronics Corporation Polysilicon programming memory cell
JP3397895B2 (ja) * 1994-07-05 2003-04-21 三洋電機株式会社 固体撮像素子
US5583808A (en) * 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
KR960039402A (ko) * 1995-04-25 1996-11-25 죤.티. 레흐버그 집적 회로 장치
US5587949A (en) * 1995-04-27 1996-12-24 National Semiconductor Corporation Method for programming an ETOX EPROM or flash memory when cells of the array are formed to store multiple bits of data
US5646886A (en) * 1995-05-24 1997-07-08 National Semiconductor Corporation Flash memory having segmented array for improved operation
JP2871593B2 (ja) * 1996-05-30 1999-03-17 日本電気株式会社 半導体記憶装置およびその製造方法
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5793677A (en) * 1996-06-18 1998-08-11 Hu; Chung-You Using floating gate devices as select gate devices for NAND flash memory and its bias scheme
KR100238199B1 (ko) * 1996-07-30 2000-01-15 윤종용 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6087221A (en) * 1997-08-22 2000-07-11 Micron Technology, Inc. Method of fabricating two dissimilar devices with diminished processing steps
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
KR100262457B1 (ko) * 1998-05-04 2000-08-01 윤종용 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6713346B2 (en) * 1999-03-01 2004-03-30 Micron Technology, Inc. Methods of forming a line of flash memory cells
US6228782B1 (en) * 1999-05-11 2001-05-08 Advanced Micro Devices, Inc. Core field isolation for a NAND flash memory
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
JP4697993B2 (ja) * 1999-11-25 2011-06-08 スパンション エルエルシー 不揮発性半導体メモリ装置の制御方法
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6275414B1 (en) * 2000-05-16 2001-08-14 Advanced Micro Devices, Inc. Uniform bitline strapping of a non-volatile memory cell
US6624022B1 (en) 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
US6477083B1 (en) * 2000-10-11 2002-11-05 Advanced Micro Devices, Inc. Select transistor architecture for a virtual ground non-volatile memory cell array
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US7098107B2 (en) 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US6730564B1 (en) * 2002-08-12 2004-05-04 Fasl, Llc Salicided gate for virtual ground arrays
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
TW591761B (en) * 2003-07-11 2004-06-11 Macronix Int Co Ltd NAND type binary nitride read only memory and the manufacturing method
US6885044B2 (en) * 2003-07-30 2005-04-26 Promos Technologies, Inc. Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7399674B2 (en) * 2004-10-22 2008-07-15 Macronix International Co., Ltd. Method of fabricating NAND-type flash EEPROM without field oxide isolation
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
DE102005004107A1 (de) * 2005-01-28 2006-08-17 Infineon Technologies Ag Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen und Verfahren
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7652329B2 (en) * 2007-07-13 2010-01-26 Semiconductor Components Industries, Llc Vertical MOS transistor and method therefor
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
JP4907563B2 (ja) * 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
CN101866931A (zh) * 2010-05-19 2010-10-20 中国科学院微电子研究所 半导体结构及其形成方法
CN102347333B (zh) * 2010-08-03 2013-06-12 钜晶电子股份有限公司 单次可编程只读存储器及其制造方法与操作方法
FR2988513B1 (fr) * 2012-03-23 2014-11-21 Soitec Silicon On Insulator Cellule eprom

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02232900A (ja) * 1989-03-06 1990-09-14 Toshiba Corp 不揮発性半導体メモリ装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54161853A (en) * 1978-06-12 1979-12-21 Seiko Epson Corp Read-only memory
JPS54161553A (en) * 1978-06-13 1979-12-21 Kawasaki Heavy Ind Ltd Electron beam welding method
US4342100A (en) * 1979-01-08 1982-07-27 Texas Instruments Incorporated Implant programmable metal gate MOS read only memory
US4295209A (en) * 1979-11-28 1981-10-13 General Motors Corporation Programming an IGFET read-only-memory
US4651302A (en) * 1984-11-23 1987-03-17 International Business Machines Corporation Read only memory including an isolation network connected between the array of memory cells and the output sense amplifier whereby reading speed is enhanced
WO1987004879A1 (en) * 1986-02-07 1987-08-13 Silicon Communications Corporation Electrically erasable programmable logic array (eepla)
FR2604022B1 (fr) * 1986-09-16 1992-09-11 Eurotechnique Sa Memoire non volatile a grille flottante sans oxyde epais
US5050125A (en) * 1987-11-18 1991-09-17 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cellstructure
GB2215156B (en) * 1988-02-17 1991-11-27 Intel Corp Processor controlled command port architecture for flash memory
US4895520A (en) * 1989-02-02 1990-01-23 Standard Microsystems Corporation Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US5204835A (en) * 1990-06-13 1993-04-20 Waferscale Integration Inc. Eprom virtual ground array
US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
JP3060680B2 (ja) * 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02232900A (ja) * 1989-03-06 1990-09-14 Toshiba Corp 不揮発性半導体メモリ装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
4 *

Also Published As

Publication number Publication date
DE69313300D1 (de) 1997-09-25
US5422844A (en) 1995-06-06
DE69313300T2 (de) 1998-02-12
US5319593A (en) 1994-06-07
US5512504A (en) 1996-04-30
EP0674799B1 (en) 1997-08-20
WO1994015341A1 (en) 1994-07-07
KR950704789A (ko) 1995-11-20
JPH08504994A (ja) 1996-05-28
EP0674799A1 (en) 1995-10-04

Similar Documents

Publication Publication Date Title
KR100306500B1 (ko) 전계산화물아일랜드가제거되는메모리어레이및방법
EP0639860B1 (en) Non-volatile semiconductor memory
JP3854348B2 (ja) Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法
US6191975B1 (en) Non-volatile NAND type semiconductor memory device with stacked gate memory cells and a stacked gate select transistor
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
US5483484A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
EP0042964B1 (en) Memory matrix using one-transistor floating gate mos cells
JPS5829631B2 (ja) 半導体メモリ
JPH06196711A (ja) 不揮発性記憶装置とその製造方法
KR960016106B1 (ko) 비 휘발성 반도체 메모리 장치
KR100635924B1 (ko) 플래시 메모리 장치의 동작 방법
EP0763856A1 (en) Semiconductor storage device and method of driving the same
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
JP3675500B2 (ja) 不揮発性半導体記憶装置
JP2001024163A (ja) 半導体メモリ
US5355332A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
KR100241523B1 (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
JP2724150B2 (ja) 不揮発性半導体メモリ装置
JP3210373B2 (ja) 不揮発性半導体記憶装置
JP2960082B2 (ja) 不揮発性半導体メモリ
JP3228996B2 (ja) 不揮発性半導体記憶装置
JP2960377B2 (ja) メモリセルアレー
US6307229B2 (en) Nonvolatile semiconductor memory device structure with superimposed bit lines and short-circuit metal strips
US20020011621A1 (en) Semiconductor nonvolatile memory with low programming voltage
US20070171712A1 (en) Bitline transistor architecture for flash memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130729

Year of fee payment: 13

EXPY Expiration of term