JP2930440B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2930440B2
JP2930440B2 JP3082709A JP8270991A JP2930440B2 JP 2930440 B2 JP2930440 B2 JP 2930440B2 JP 3082709 A JP3082709 A JP 3082709A JP 8270991 A JP8270991 A JP 8270991A JP 2930440 B2 JP2930440 B2 JP 2930440B2
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    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の出力バッファを
有し、それら出力バッファのスイッチング動作によって
発生するスイッチングノイズを低減可能とする半導体集
積回路、特に電源電位及び接地電位の供給方式を改良し
た半導体集積回路に関するものである。
【０００２】
【従来の技術】最近、出力バッファの高速化、電流駆動
能力の向上に伴い、スイッチングノイズによる回路の誤
動作が大きな問題となってきている。こうした問題の対
策として、スイッチングノイズの発生を小さく抑える出
力バッファが、例えば、特開昭６２−４８８０６号公報
等によって開示されている。
【０００３】図２は、従来の出力バッファの一構成例を
示す構成図である。
【０００４】半導体集積回路内に形成された該出力バッ
ファは入力端子Ｄ，Ｓを有し、その入力端子Ｄ，Ｓが制
御回路１０に接続されている。制御回路１０は集積回路
内部の電源電圧端子Ｖ１と接地端子Ｇ１との間に接続さ
れ、その出力側がＰ−ＭＯＳ１１及びＮ−ＭＯＳ１２の
ゲートに接続されると共に、遅延回路１３，１４を介し
てＰ−ＭＯＳ１５及びＮ−ＭＯＳ１６のゲートに接続さ
れている。
【０００５】遅延回路１３は“Ｈ”レベルから“Ｌ”レ
ベルの遷移のみを、遅延回路１４は“Ｌ”レベルから
“Ｈ”レベルへの遷移のみを遅らせる特性を有してい
る。さらに、該Ｐ−ＭＯＳ１１及びＮ−ＭＯＳ１２とＰ
−ＭＯＳ１５及びＮ−ＭＯＳ１６とが、電源電圧端子Ｖ
１と接地端子Ｇ１との間にそれぞれ直列接続され、それ
らの接続点が出力端子ＯＵＴに接続されている。
【０００６】次に、動作を説明する。
【０００７】例えば、入力端子Ｄが“Ｈ”レベルから
“Ｌ”レベルに変化すると、まず、Ｐ−ＭＯＳ１１のゲ
ートが“Ｌ”レベルから“Ｈ”レベルに変化する。この
変化に対して、遅延回路１３はほとんど遅延を与えるこ
となく伝播させ、Ｐ−ＭＯＳ１５のゲートも“Ｌ”レベ
ルから“Ｈ”レベルに変化し、Ｐ−ＭＯＳ１１，１５は
ほぼ同時にオフする。
【０００８】次いで、Ｎ−ＭＯＳ１２のゲートが“Ｌ”
レベルから“Ｈ”レベルに変化する。この変化に対して
は、遅延回路１４は大きな遅延時間を与えて伝播させ
る。その結果、Ｎ−ＭＯＳ１２がオンし、出力端子ＯＵ
Ｔの電荷を放電させる。この放電が充分進行した時点
で、Ｎ−ＭＯＳ１６のゲートが“Ｌ”レベルから“Ｈ”
レベルに変化してオンする。
【０００９】このように、放電開始直後においてはＮ−
ＭＯＳ１２だけしかオンしないので、放電によるピーク
電流を小さくでき、ノイズの発生を小さくできる。ま
た、放電が充分進行し、ノイズを増大させる恐れのなく
なった時点で、Ｎ−ＭＯＳ１６がオンするので、直流的
な電流駆動能力は、Ｎ−ＭＯＳ１２，１６の総和とな
り、ノイズを低減しつつ電流駆動能力の向上が図れる。
【００１０】以上のように、従来装置では、一組の電源
電圧端子Ｖ１と接地端子Ｇ１の間に複数の出力トランジ
スタ対（Ｐ−ＭＯＳ１１，Ｎ−ＭＯＳ１２、Ｐ−ＭＯＳ
１５，Ｎ−ＭＯＳ１６）を設けて、これら出力トランジ
スタ対のオン・タイミングをずらすことでノイズの発生
を低減する工夫を行っていた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記構
成の出力バッファでは、複数の出力バッファが同時にス
イッチングするとき、そのスイッチングの間、一定の出
力レベルを保持すべき他の出力バッファにおいて、その
出力端子に生ずるノイズが充分、低減できないという問
題があった。以下、この問題について図を用いて説明す
る。
【００１２】図３は図２の出力バッファを含む従来の半
導体集積回路の部分回路図、及び図４は図３中のモニタ
バッファの周辺部分回路図である。
【００１３】図３において、この半導体集積回路は、外
部からの電源電圧ＶＣＣと接地電位ＧＮＤとの間に、ｎ
個の同時スイッチする出力バッファ（以下、スイッチバ
ッファという）ＳＢ１〜ＳＢｎと、スイッチバッファＳ
Ｂ１〜ＳＢｎがスイッチする期間、一定の出力レベルを
保持する出力バッファ（以下、モニタバッファという）
ＭＢとを備えている。これらは図２の出力バッファと同
一の回路構成であり、外部からの電源電圧ＶＣＣが寄生
インダクタンスＬＶ、内部の電源電圧線１０を介してス
イッチバッファＳＢ１〜ＳＢｎ及びモニタバッファＭＢ
の電源電圧端子Ｖ１にそれぞれ接続され、さらに、接地
電位ＧＮＤが、寄生インダクタンスＬＧ、内部の接地線
２０を介してスイッチバッファＳＢ１〜ＳＢｎ及びモニ
タバッファＭＢの接地端子Ｇ１にそれぞれ接続されてい
る。
【００１４】また、各スイッチバッファＳＢ１〜ＳＢｎ
及びモニタバッファＭＢの入力側Ｄ，Ｃには、入力端子
Ｄ１，Ｃ１〜Ｄｎ，Ｃｎ及び入力端子ＤＭ，ＣＭがそれ
ぞれ接続されている。各出力端子ＯＵＴには、集積回路
基板上に設けられた出力パッドＰ１〜Ｐｎ，ＰＭを介し
て出力ピンＯ１〜Ｏｎ，ＯＭが接続され、それらの間に
は寄生インダクタンスＬ１〜Ｌｎ，ＬＭが存在してい
る。そして、出力ピンＯ１〜Ｏｎ，ＯＭには負荷容量Ｃ
１〜Ｃｎ，ＣＭがそれぞれ接続されている。
【００１５】今、ｎ個のスイッチバッファＳＢ１〜ＳＢ
ｎの出力ピンＯ１〜Ｏｎ，ＯＭのすべてが“Ｈ”レベル
から“Ｌ”レベルに変化したとすると、ｎ個の負荷容量
分の電荷の放電電流Ｉｄｃが接地線２０より寄生インダ
クタンスＬＧを通って外部の接地電位ＧＮＤ側へ流れ出
し、寄生インダクタンスＬＧに大きなノイズ電圧波Ｖｇ
ｎが発生する。このノイズ電圧波Ｖｇｎがモニタバッフ
ァＭＢを通ってその出力ピンＯＭに伝播する。
【００１６】前述したように、各スイッチバッファＳＢ
１〜ＳＢｎ及びモニタバッファＭＢは、複数対の出力ト
ランジスタを備えているので、ノイズ電圧波Ｖｇｎのピ
ークは分散されて小さくなる。ところが、モニタバッフ
ァＭＢにおいては、例えば各スイッチバッファＳＢ１〜
ＳＢｎが全て“Ｈ”レベルから“Ｌ”レベルにスイッチ
する間、該モニタバッファＭＢが“Ｌ”レベルを保持し
ているとすると、図４に示すＮ−ＭＯＳ１２，１６の両
方がオンしていることになり、そのオン抵抗は出力トラ
ンジスタを複数対に分割していないものと同様に、小さ
いものとなる。この様に、モニタバッファＭＢの全ての
出力トランジスタの等価オン抵抗が小さいと、寄生イン
ダクタンスＬＭ及び負荷容量ＣＭが共振して、出力ピン
ＯＭに生ずるノイズが接地線２０に生ずるノイズ電圧波
Ｖｇｎより大きなものとなる場合がある。その様子を図
５に示す。仮に、接地線２０に生ずるノイズ電圧Ｖｇｎ
を方形波と仮定すると、出力ピンＯＭの応答は、この図
５に示すように、方形波Ｖｇｎのピーク値ＶＧＰを中心
に振動する波形ＶＬＮとなり、出力ピンＯＭのノイズ波
形ＶＬＮのピーク値ＶＬＰは、２ＶＧＰ＞ＶＬＰ＞ＶＧ
Ｐとなって、接地線２０のノイズピーク電圧より高くな
る。
【００１７】以上のように、従来の構成では、出力ピン
ＯＭに生ずるノイズが電源電位線１０や接地線２０に生
ずるノイズより大きくなるため、ノイズの発生量のみ低
減しても、結局、出力ピンＯＭには大きなノイズが生ず
る。その結果、該出力ピンＯＭに接続された次段のＩＣ
等の回路の誤動作を招くという問題があった。
【００１８】本発明は前記従来技術の持っていた課題と
して、出力ピンに生ずる大きなノイズが次段回路の誤動
作を招くという点について解決した半導体集積回路を提
供するものである。
【００１９】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、上位電位線と下位電位線との間に
接続され、入力電位に基づきスイッチング動作を行って
前記上位電位線または下位電位線上の電位に対応した所
定の出力電位を出力端子へ出力する複数の出力バッファ
を有する半導体集積回路において、次のような手段を講
じたものである。即ち、前記上位電位線及び下位電位線
をそれぞれ分岐して複数の電位供給線対として構成し、
前記各出力バッファは、前記複数の電位供給線対におけ
る各上位電位線側から前記出力端子へ供給される電流を
前記入力電位に基づきそれぞれスイッチングする複数の
第１のスイッチ素子と、前記各第１のスイッチ素子に対
してそれぞれ相補的にオン・オフ動作し、前記出力端子
側から前記上位電位線に対応する下位電位線側へ供給さ
れる電流をそれぞれスイッチングする複数の第２のスイ
ッチ素子と、前記入力電位に基づき、前記各第１のスイ
ッチ素子または第２のスイッチ素子を一定の遅延時間を
持って順次オンする制御手段と、前記複数の第１のスイ
ッチ素子のうち、少なくとも前記制御手段により最初に
オンする第１のスイッチ素子に接続され、前記上位電位
線に生ずるノイズを消去するための上位用電圧閾値素子
と、前記制御手段により最初にオンする前記第１のスイ
ッチ素子に対応した第２のスイッチ素子に接続され、前
記下位電位線に生ずるノイズを消去するための下位用電
圧閾値素子とを、それぞれ備えたものである。
【００２０】第２の発明では、上位電位線と下位電位線
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記上位電位線を複数
に分岐し、前記各出力バッファは、分岐された前記各上
位電位線側から前記出力端子へ供給される電流を前記入
力電位に基づきそれぞれスイッチングする複数の第１の
スイッチ素子と、前記各第１のスイッチ素子に対してそ
れぞれ相補的にオン・オフ動作し、前記出力端子側から
前記下位電位線側へ供給される電流をそれぞれスイッチ
ングする複数の第２のスイッチ素子と、前記入力電位に
基づき、前記各第１のスイッチ素子または第２のスイッ
チ素子を一定の遅延時間を持って順次オンする制御手段
と、前記複数の第１のスイッチ素子のうち、少なくとも
前記制御手段により最初にオンする第１のスイッチ素子
に接続され、前記上位電位線に生ずるノイズを消去する
ための上位用電圧閾値素子とを、それぞれ備えたもので
ある。
【００２１】第３の発明では、上位電位線と下位電位線
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記下位電位線を複数
に分岐し、前記各出力バッファは、前記上位電位線側か
ら前記出力端子へ供給される電流を前記入力電位に基づ
きそれぞれスイッチングする複数の第１のスイッチ素子
と、前記各第１のスイッチ素子に対してそれぞれ相補的
にオン・オフ動作し、前記出力端子側から、分岐された
前記各下位電位線側へ供給される電流をそれぞれスイッ
チングする複数の第２のスイッチ素子と、前記入力電位
に基づき、前記各第１のスイッチ素子または第２のスイ
ッチ素子を一定の遅延時間を持って順次オンする制御手
段と、前記複数の第２のスイッチ素子のうち、少なくと
も前記制御手段により最初にオンする第２のスイッチ素
子に接続され、前記下位電位線に生ずるノイズを消去す
るための下位用電圧閾値素子とを、それぞれ備えたもの
である。
【００２２】第４の発明では、前記第１、第２または第
３の発明において、前記上位用及び下位用電圧閾値素子
は、各ゲートが前記出力端子に接続されたＭＯＳトラン
ジスタで構成したものである。
【００２３】第５の発明では、前記第１、第２または第
３の発明において、前記上位用電圧閾値素子は、ベース
が前記第１のスイッチ素子の出力側に、コレクタが前記
上位電位線に、エミッタが前記出力端子にそれぞれ接続
された第１のバイポーラトランジスタで構成し、前記下
位用電圧閾値素子は、ベースが前記第２のスイッチ素子
の出力側に、コレクタが前記出力端子に、エミッタが前
記下位電位線にそれぞれ接続された第２のバイポーラト
ランジスタで構成したものである。
【００２４】
【作用】第１〜第５の発明では、以上のように半導体集
積回路を構成したので、複数の出力バッファ（スイッチ
バッファ）がスイッチングするに際し、まず、最初にオ
ンする第１または第２のスイッチ素子に対応した上位電
位線または下位電位線に大きなノイズ電圧波が発生す
る。その時、一定レベルの出力を保持する出力バッファ
（モニタバッファ）では、その上位用または下位用電圧
閾値素子がオフして前記ノイズ電圧波の出力端子への伝
播を防ぐ。さらに、制御手段により、各出力端子の負荷
の充放電が充分進行した後、次段以降の第１または第２
のスイッチ素子が順次オンするので、次段以降の上位電
位線または下位電位線に生ずるノイズ電圧波は極めて小
さなものにできる。これにより、モニタバッファの出力
端子に生ずるノイズも小さくすることができる。したが
って、前記課題を解決できるのである。
【００２５】
【実施例】図１は本発明の第１の実施例を示す出力バッ
ファの回路図であり、図６は図１の出力バッファを含む
半導体集積回路の部分回路図である。
【００２６】図６において、この半導体集積回路は、集
積回路外部に設けられた電源電圧端子ＶＣＣ及び接地端
子ＧＮＤからそれぞれ分岐された複数の電源電圧線（上
位電位線）ＶＣＣ１〜ＶＣＣ３及び接地線（下位電位
線）ＧＮＤ１〜ＧＮＤ３を有し、それら各電源電圧線Ｖ
ＣＣ１と接地線ＧＮＤ１、電源電圧線ＶＣＣ２と接地線
ＧＮＤ２、電源電圧線ＶＣＣ３と接地線ＧＮＤ３が、そ
れぞれ電位供給線対として構成されている。
【００２７】これら各電位供給線対には、同一の回路構
成であるｎ個のスイッチバッファＳ−Ｂ１〜Ｓ−Ｂｎと
モニタバッファＭ−Ｂとが接続されている。スイッチバ
ッファＳ−Ｂ１〜Ｓ−Ｂｎの入力側には入力端子Ｄ−
１，Ｃ−１〜Ｄ−ｎ，Ｃ−ｎが接続され、出力側には出
力パッドＰ−１〜Ｐ−ｎを介して出力ピンＯ−１〜Ｏ−
ｎがそれぞれ接続されている。同様に、モニタバッファ
Ｍ−Ｂの入力側には入力端子Ｄ−Ｍ，Ｃ−Ｍが接続さ
れ、出力側には出力パッドＰ−Ｍを介して出力ピンＯ−
Ｍが接続されている。
【００２８】さらに、電源電圧端子ＶＣＣと各電源電圧
線ＶＣＣ１〜ＶＣＣ３との間には寄生インダクタンスＬ
Ｖ１〜ＬＶ３が、接地端子ＧＮＤと各接地線ＧＮＤ１〜
ＧＮＤ３との間には寄生インダクタンスＬＧ１〜ＬＧ３
がそれぞれ存在し、同様に、各出力パッドＰ−１〜Ｐ−
ｎ，Ｄ−Ｍと各出力ピンＯ−１〜Ｏ−ｎ，Ｃ−Ｍとの間
には、寄生インダクタンスＬ−１〜Ｌ−ｎ，Ｌ−Ｍがそ
れぞれ存在している。また、各出力ピンＯ−１〜Ｏ−
ｎ，Ｏ−Ｍと接地電位との間には、例えば５０〜数百Ｐ
Ｆの負荷容量Ｃ−１〜Ｃ−ｎ，Ｃ−Ｍがそれぞれ接続さ
れている。
【００２９】続いて、出力バッファとしてのスイッチバ
ッファＳ−Ｂ１〜Ｓ−Ｂｎ及びモニタバッファＭ−Ｂの
回路構成を図１を参照して説明する。
【００３０】この出力バッファは制御回路３０を有し、
その入力側には入力端子３０ａ，３０ｂが接続され、出
力側にはスイッチ回路４０，５０及び遅延回路６０，７
０が接続されている。なお、制御回路３０及び遅延回路
６０，７０により、制御手段が構成されている。
【００３１】制御回路３０は、入力側が入力端子３０
ａ，３０ｂにそれぞれ接続されたインバータ３１，３２
を有し、そのインバータ３１，３２の出力側が２入力Ｎ
ＯＲゲート３３の入力側にそれぞれ接続されている。さ
らに、インバータ３１の出力側及び入力端子３０ｂが２
入力ＮＡＮＤゲート３４の入力側にそれぞれ接続され、
ＮＯＲゲート３３及びＮＡＮＤゲート３４の出力側がノ
ードＮ３３，Ｎ３４に接続されると共に、インバータ３
５，３６を介してノードＮ３５，Ｎ３６にそれぞれ接続
されている。なお、制御回路３０の電源及び接地電位に
ついては、図示してないが、電源電圧線ＶＣＣ３及び接
地線ＧＮＤ３より得るものとする。
【００３２】スイッチ回路４０は、ゲートがノードＮ３
５に接続されたＰ−ＭＯＳ４１（第１のスイッチ素子）
を有し、そのＰ−ＭＯＳ４１のソースが電源電圧線ＶＣ
Ｃ１に、ドレインがＰ−ＭＯＳ４２（上位用電圧閾値素
子）のソースにそれぞれ接続されている。さらに、Ｐ−
ＭＯＳ４２のゲート及びドレインが出力端子ＯＵＴに共
通接続されている。スイッチ回路５０は、ドレイン及び
ゲートが出力端子ＯＵＴに共通接続されたＮ−ＭＯＳ５
１（下位用電圧閾値素子）を有し、そのソースがＮ−Ｍ
ＯＳ５２（第２のスイッチ素子）のドレインに接続され
ている。Ｎ−ＭＯＳ５２のゲートはノードＮ３６に、ソ
ースが接地線ＧＮＤ１にそれぞれ接続されている。
【００３３】一方、遅延回路６０は、ソースが電源電圧
線ＶＣＣ３に、ゲートがノードＮ３３に、ドレインがノ
ードＮ６１にそれぞれ接続されたＰ−ＭＯＳ６１と、ド
レインがノードＮ３５に、ゲートが出力端子ＯＵＴに、
ソースがノードＮ６１にそれぞれ接続されたＮ−ＭＯＳ
６２とで構成されている。遅延回路７０は、ゲートがノ
ードＮ３４に、ソースが接地線ＧＮＤ３に、ドレインが
ノードＮ７１にそれぞれ接続されたＮ−ＭＯＳ７１と、
ゲートが出力端子ＯＵＴに、ソースがノードＮ３６に、
ドレインがノードＮ７１にそれぞれ接続されたＰ−ＭＯ
Ｓ７２とで構成されている。
【００３４】そして、ノードＮ６１がＰ−ＭＯＳ８０の
ゲートに接続され、そのＰ−ＭＯＳ８０のソースが電源
電圧線ＶＣＣ２に、ドレインが出力端子ＯＵＴにそれぞ
れ接続されている。さらに、ノードＮ７１がＮ−ＭＯＳ
９０のゲートに接続され、そのＮ−ＭＯＳ９０のドレイ
ンが出力端子ＯＵＴに、ソースが接地線ＧＮＤ２にそれ
ぞれ接続されている。
【００３５】次に、以上のように構成される半導体集積
回路の動作（Ａ），（Ｂ）を説明する。
【００３６】（Ａ）スイッチバッファＳ−Ｂ１〜Ｓ−Ｂ
ｎの動作 入力端子３０ｂが“Ｌ”レベルであると、ノードＮ３３
は“Ｌ”レベル、ノードＮ３５は“Ｈ”レベル、ノード
Ｎ３６は“Ｌ”レベル、及びノードＮ３４は“Ｈ”レベ
ルとなり、スイッチ回路４０のＮ−ＭＯＳ５２及びスイ
ッチ回路５０のＰ−ＭＯＳ４１がオフする。
【００３７】一方、遅延回路６０では、Ｐ−ＭＯＳ６１
がオンであり、ノードＮ３５が“Ｈ”レベルであるの
で、Ｎ−ＭＯＳ６２のオン、オフにかかわらず（つま
り、出力端子ＯＵＴの論理レベルにかかわらず）ノード
Ｎ６１は“Ｈ”レベルとなる。その結果、Ｐ−ＭＯＳ８
０はオフする。また、遅延回路７０では、Ｎ−ＭＯＳ７
１がオンであり、ノードＮ３６が“Ｌ”レベルであるの
で、Ｐ−ＭＯＳ７２のオン、オフにかかわらず、ノード
Ｎ７１は“Ｌ”レベルとなる。その結果、Ｎ−ＭＯＳ９
０もオフする。
【００３８】このように、Ｐ−ＭＯＳ８０、Ｎ−ＭＯＳ
９０、及びスイッチ回路４０，５０が全てオフ状態とな
るので、本回路はハイインピーダンス状態となる。
【００３９】次に、入力端子３０ｂが“Ｈ”レベルとな
ると、本回路は「出力状態」となり、出力端子ＯＵＴに
入力端子３０ａの論理レベルが発生する。まず、この
「出力状態」の静的な動作について説明する。
【００４０】入力端子３０ａの初期状態が“Ｈ”レベル
であったとすると、ノードＮ３３は“Ｈ”レベル、ノー
ドＮ３５は“Ｌ”レベル、ノードＮ３６は“Ｌ”レベ
ル、ノードＮ３４は“Ｈ”レベルとなる。したがって、
Ｎ−ＭＯＳ５２はオフとなってスイッチ回路５０はオフ
する。一方、遅延回路７０では、Ｎ−ＭＯＳ７１がオン
すると共に、ノードＮ３６が“Ｌ”レベルであるので、
出力端子ＯＵＴの論理レベルにかかわらず、ノードＮ７
１が“Ｌ”レベルとなる。よって、Ｎ−ＭＯＳ９０はオ
フする。
【００４１】この時、スイッチ回路４０では、Ｐ−ＭＯ
Ｓ４１がオンしている。さらに、Ｐ−ＭＯＳ４２は、出
力端子ＯＵＴの電圧Ｖｏｕｔが、Ｖｏｕｔ≦ＶＣＣ−Ｖ
ｔｐ、（但し、ＶＣＣ；電源電圧、Ｖｔｐ；Ｐ−ＭＯＳ
のスレッショルド電圧）である範囲でオンとなる。通
常、スレッショルド電圧Ｖｔｐは０．８Ｖ程度であるか
ら、ＶＣＣ＝５ｖ，Ｖｏｕｔ≦４．２ｖで、スイッチ回
路４０はオンし、出力端子ＯＵＴの電圧Ｖｏｕｔを４．
２ｖ程度まで引き上げる。
【００４２】一方、遅延回路６０では、ノードＮ３５が
“Ｌ”レベルであるので、出力端子ＯＵＴの電圧Ｖｏｕ
ｔが、Ｖｏｕｔ＞Ｖｔｎ、（但し、Ｖｔｎ；Ｎ−ＭＯＳ
のスレッショルド電圧）であれば、Ｎ−ＭＯＳ６２がオ
ンする。スレッショルド電圧Ｖｔｎは０．８Ｖ程度であ
るから、Ｖｔｎ《Ｖｏｕｔ（≒４．２ｖ）となり、ノー
ドＮ６１は“Ｌ”レベルとなってＰ−ＭＯＳ８０もオン
となり、出力端子ＯＵＴは“Ｈ”レベル（ＶＣＣ＝５
ｖ）に安定する。
【００４３】次に、動的な動作について説明する。
【００４４】いま、入力端子３０ａが“Ｈ”レベルから
“Ｌ”レベルに変化したとすると、ノードＮ３３は
“Ｌ”レベル、ノードＮ３５は“Ｈ”レベル、ノードＮ
３６は“Ｈ”レベル、ノードＮ３４は“Ｌ”レベルに変
化する。この結果、Ｐ−ＭＯＳ４１がオフし、スイッチ
回路４０オフとなる。また、Ｐ−ＭＯＳ６１がオンする
と同時に、ノードＮ３５が“Ｈ”レベルであるので、ノ
ードＮ６１は“Ｈ”レベルとなり、Ｐ−ＭＯＳ８０もオ
フする。
【００４５】一方、Ｎ−ＭＯＳ５２がオンし、また出力
端子ＯＵＴが当初“Ｈ”レベルにあるため、Ｎ−ＭＯＳ
５１もオンしてスイッチ回路５０がオン状態となる。こ
うして、出力端子ＯＵＴの負荷容量Ｏ−１〜Ｏ−ｎの放
電が始まり、特に放電開始直後では、スイッチ回路５０
を通って、接地線ＧＮＤ３へ大きな放電電流ＩＣＤ１が
瞬間的に流れる。
【００４６】遅延回路７０では、Ｎ−ＭＯＳ７１がオフ
するが、Ｐ−ＭＯＳ７２は当初オフとなっていてノード
Ｎ７１は“Ｌ”レベルに保持される。次いで、出力端子
ＯＵＴの電圧Ｖｏｕｔが、Ｖｏｕｔ≦４．２ｖとなる
と、Ｐ−ＭＯＳ７２がオンとなり、ノードＮ７１の電位
が上昇する。しかし、電圧Ｖｏｕｔが４．２ｖ程度での
Ｐ−ＭＯＳ７２を流れる電流は、数μＡ程度であって、
Ｎ−ＭＯＳ９０の大きなゲート容量（つまり、例えば
“Ｌ”レベル出力電圧０．４ｖにおいて１２ｍＡのシン
ク電流を保証するとき、Ｎ−ＭＯＳ９０のゲート幅Ｗ／
ゲート長Ｌは５０００μｍ／１μｍ程度で、その容量は
１ＰＦ程度となる）を充分駆動できず、ノードＮ７１の
電位が実質的に上昇するのは、電圧Ｖｏｕｔ≒ＶＣＣ−
２Ｖｔｐ≒３．４ｖ程度となる時点からである。Ｐ−Ｍ
ＯＳ７２のオン抵抗によって、この時点よりさらに遅れ
てノードＮ７１が“Ｈ”レベルとなってＮ−ＭＯＳ９０
はオンとなる。
【００４７】このときのノードＮ７１の電位の立上がり
時間は、ノードＮ３６の立上がり時間より、かなり長く
なる（２倍程度）。それは、ノードＮ３６を駆動するイ
ンバータ３６の入力電位が速やかに立ち上がるのに対し
て、Ｐ−ＭＯＳ７２のゲートの接続された出力端子ＯＵ
Ｔの電位は、ノードＮ７１が駆動される間、３．４〜２
ｖ程度にとどまり、０ｖ《Ｖｏｕｔ《５ｖ、となるから
である。
【００４８】このように、Ｎ−ＭＯＳ９０は、出力端子
ＯＵＴの負荷の放電が充分進行してからオンするので、
該Ｎ−ＭＯＳ９０を通して接地線ＧＮＤ２へ流れる放電
電流ＩＣＤ２のピークは、電流ＩＣＤ１の１／２〜１／
３程度と小さくできる。また、Ｎ−ＭＯＳ９０のゲート
電位（ノードＮ７１）の立上がり時間も、スイッチ回路
５０のＮ−ＭＯＳ５２のゲート電位（ノードＮ３６）の
立上がり時間と比較して、２倍程度と長いので、電流Ｉ
ＣＤ２の時間当たりの電流量の変化も緩やかなものにで
きる。
【００４９】次に、入力端子３０ａが“Ｌ”レベルから
“Ｈ”レベルに変化した場合の動作を説明する。
【００５０】まず、スイッチ回路５０及びＮ−ＭＯＳ９
０がオフし、スイッチ回路４０がオンして出力端子ＯＵ
Ｔの充電がなされ、この充電が充分進行した時点でＰ−
ＭＯＳ８０がオンする。この時も、充電開始直後に電源
電圧線ＶＣＣ１よりスイッチ回路４０を通って大きな充
電電流ＩＰＲ１が瞬間的に流れる。また、充電が充分進
行してから、電源電圧線ＶＣＣ２よりＰ−ＭＯＳ８０を
通って充電電流ＩＰＲ２が流れるが、この電流ＩＰＲ２
のピークは、電流ＩＰＲ１のそれより遥かに小さく、そ
の時間当たりの電流の変化も小さくできる。
【００５１】（Ｂ）モニタバッファＭ−Ｂ周辺の動作 続いて、モニタバッファＭ−Ｂ周辺の動作を明らかにし
つつ、本発明において出力ピンＯ−１〜Ｏ−ｎ，Ｃ−Ｍ
に生ずるノイズが低減できることを、図７及び図８を参
照しつつ説明する。なお、図７は図１の部分回路図であ
り、モニタバッファＭ−Ｂの周辺を示すものである。図
８は図６の各端子等における電圧波形図である。
【００５２】まず、スイッチバッファＳ−Ｂ１〜Ｓ−Ｂ
ｎの出力ピンＯ−１〜Ｏ−ｎが同時に“Ｈ”レベルから
“Ｌ”レベルに変化したとする。この時、これまでの説
明より、放電開始直後では各スイッチバッファＳ−Ｂ１
〜Ｓ−Ｂｎから接地線ＧＮＤ１を通り、接地端子ＧＮＤ
にｎ×ＩＣＤ１の大きな放電電流が瞬間的に流れる。従
って、寄生インダクタンスＬＧ１に大きな逆起電圧が生
じて、図８に示すように、接地線ＧＮＤ１に大きなノイ
ズ電圧ＶＧＮ１が生ずる。その後、放電が充分進行した
時点で、各スイッチバッファＳ−Ｂ１〜Ｓ−Ｂｎから接
地線ＧＮＤ２を通り、接地端子ＧＮＤにｎ×ＩＣＤ２な
る放電電流が流れる。
【００５３】前述したように、ＩＣＤ２《ＩＣＤ１であ
り、電流ＩＣＤ２の時間当たりの変化も電流ＩＣＤ１と
比べて極めて小さい。これにより、接地線ＧＮＤ１に生
ずるノイズ電圧ＶＧＮ２は、図８に示すように、ノイズ
電圧ＶＧＮ１の数分の１に極めて小さくできる。
【００５４】次に、モニタバッファＭ−Ｂにおけるノイ
ズ伝播について説明する。
【００５５】図７において、接地線ＧＮＤ１，ＧＮＤ２
に生ずるノイズがモニタバッファＭ−Ｂの出力ピンＯ−
Ｍに伝播する恐れがある場合は、該出力ピンＯ−Ｍが
“Ｌ”レベルを保持している場合である。この場合、Ｎ
−ＭＯＳ９０はオンであり、ＶＯＭ−ＶＧ１≧Ｖｔｎ
（但し、ＶＯＭ；出力ピンＯ−Ｍの電位、ＶＧ１；接地
線ＧＮＤ１の電位）、であるかぎりスイッチ回路５０も
オン状態である。また、この時、出力パッドＰ−Ｍ及び
出力ピンＯ−Ｍは共に“Ｌ”レベル（０ｖ）となってい
る。
【００５６】ここで、接地線ＧＮＤ１に大きなノイズＶ
ＧＮ１が発生すると、出力パッドＰ−Ｍ及び出力ピンＯ
−Ｍの電位が接地線ＧＮＤ１の電位ＶＧ１（＝ＶＧＮ
１）より低くなって、ＶＯＭ−ＶＧ１＝０［ｖ］−ＶＧ
Ｎ１＜０［ｖ］＜Ｖｔｎ、となる。従って、スイッチ回
路５０において、電圧閾値素子であるＮ−ＭＯＳ５１が
オフとなり、接地線ＧＮＤ１のノイズは出力ピンＯＭに
は伝播しない。この時、Ｎ−ＭＯＳ９０はオンであるか
ら、図８に示すように、出力ピンＯ−Ｍは“Ｌ”レベル
（０ｖ）で安定している。
【００５７】また、接地線ＧＮＤ２にノイズ電圧ＶＧＮ
２が生ずると、これはＮ−ＭＯＳ９０を通って出力ピン
Ｏ−Ｍに伝播する。しかし、このノイズ電圧ＶＧＮ２
は、前述したように、ノイズ電圧ＶＧＮ１の数分の１程
度に小さくできるので、出力ピンＯ−Ｍに生ずるノイズ
電圧ＶＬＮも小さくできる。これにより、寄生インダク
タンスＬ−Ｍと負荷容量Ｃ−Ｍとの共鳴現象によって、
ＶＬＮ＞ＶＧＮ２となっても、ＶＧＮ２《ＶＧＮ１であ
るので、従来回路のノイズ電圧ＶＬｎ（図８に示す）よ
り大幅なノイズ低減が達成できる。
【００５８】以上の説明において、各電位の正負及びト
ランジスタの極性を入れ替えれば、ｎ個のスイッチバッ
ファＳ−Ｂ１〜Ｓ−Ｂｎが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとき、“Ｈ”レベルの出力を保持するモニ
タバッファＭ−Ｂの出力ピンＯ−Ｍに生ずるノイズにつ
いても、同様に、大幅な低減が可能であることが明らか
である。
【００５９】図９は、本発明の第２の実施例を示す出力
バッファの部分回路図である。
【００６０】この出力バッファが図１の出力バッファと
異なる点は、スイッチ回路５０をスイッチ回路５０ａに
置換えた点であり、その他の構成要素は図１と同一であ
る。スイッチ回路５０ａは、接地線ＧＮＤ１にソースが
接続されたＮ−ＭＯＳ５１ａ（第２の電圧閾値素子）を
有し、そのドレインがＮ−ＭＯＳ５２ａ（第２のスイッ
チ素子）のソースに、ゲートが出力端子ＯＵＴにそれぞ
れ接続されている。さらに、Ｎ−ＭＯＳ５２ａのドレイ
ンが出力端子ＯＵＴに、ゲートがノードＮ３６にそれぞ
れ接続されている。
【００６１】いま、ノードＮ３６が“Ｌ”レベルである
と、Ｎ−ＭＯＳ５２ａがオフしてスイッチ回路５０ａは
オフ状態となる。また、ノードＮ３６が“Ｈ”レベルで
あると、Ｎ−ＭＯＳ５２ａはオンとなる。この時、Ｖｏ
ｕｔ−Ｖｔｎ≧ＶＧ１であれば、Ｎ−ＭＯＳ５１ａがオ
ンとなり、スイッチ回路５０ａはオン状態となる。Ｖｏ
ｕｔ−Ｖｔｎ＜ＶＧ１であれば、Ｎ−ＭＯＳ５１ａがオ
フとなり、スイッチ回路５０ａはオフ状態となる。この
ように、動作はスイッチ回路５０と同様であり、第１の
実施例と同様の効果が得られる。
【００６２】図１０は、本発明の第３の実施例を示す出
力バッファの部分回路図である。
【００６３】この出力バッファが図１の出力バッファと
異なる点は、スイッチ回路４０をスイッチ回路４０ａに
置換えた点であり、その他の構成要素は図１と同一であ
る。スイッチ回路４０ａは、ゲートがノードＮ３５に接
続されたＰ−ＭＯＳ４１ａ（第１のスイッチ素子）を有
し、そのＰ−ＭＯＳ４１ａのドレインが出力端子ＯＵＴ
に接続され、さらにそのソースがＰ−ＭＯＳ４２ａ（上
位用電圧閾値素子）、のドレインに接続されている。そ
のうえ、Ｐ−ＭＯＳ４２ａのソースが電源電圧線ＶＣＣ
１に、ゲートが出力端子ＯＵＴにそれぞれ接続されてい
る。
【００６４】このスイッチ回路４０ａは、各電位及び極
性を反転すれば、上記第２の実施例と等価であるので、
第２の実施例と同様な効果が得られる。
【００６５】図１１は、本発明の第４の実施例を示す出
力バッファの部分回路図である。
【００６６】この出力バッファが図１の出力バッファと
異なる点は、スイッチ回路５０をスイッチ回路５０ｂに
置換えた点であり、その他の構成要素は図１と同一であ
る。スイッチ回路５０ｂは、コレクタが出力端子ＯＵＴ
に、エミッタが接地線ＧＮＤ１にそれぞれ接続されたバ
イポーラトランジスタ５１ｂ（第２のバイポーラトラン
ジスタ）を有し、そのバイポーラトランジスタ５１ｂの
ベースがＮ−ＭＯＳ５２ｂのソースに接続されている。
さらに、Ｎ−ＭＯＳ５２ｂのドレインが出力端子ＯＵＴ
に、ゲートがノードＮ３６にそれぞれ接続され、そのソ
ースがＮ−ＭＯＳ５３ｂのドレインに接続されている。
Ｎ−ＭＯＳ５３ｂのソースは接地線ＧＮＤ３に、ゲート
がノードＮ３４にそれぞれ接続されている。
【００６７】ノードＮ３６が“Ｌ”レベルであるとき、
ノードＮ３４は“Ｈ”レベルとなっている。この結果、
Ｎ−ＭＯＳ５２ｂがオフし、Ｎ−ＭＯＳ５３ｂがオンし
てバイポーラトランジスタ５１ｂはオフとなる。従っ
て、スイッチ回路５０ｂはオフとなる。また、ノードＮ
３６が“Ｈ”レベルであるとき、ノードＮ３４は“Ｌ”
レベルであってＮ−ＭＯＳ５２ｂがオン、Ｎ−ＭＯＳ５
３ｂがオフである。ここで、Ｖｏｕｔ−ＶＢＥ＞ＶＧ１
（但し、ＶＢＥ；順方向ベース・エミッタ接合電圧
（０．７ｖ））、であれば、バイポーラトランジスタ５
１ｂはオンである。
【００６８】一方、接地線ＧＮＤ１にノイズが乗り、Ｖ
Ｇ１＞Ｖｏｕｔ−ＶＢＥとなると、バイポーラトランジ
スタ５１ｂはそのベースとエミッタが逆バイアスとなっ
てオフとなる。即ち、バイポーラトランジスタ５１ｂは
電圧閾値素子として働く。このように、スイッチ回路５
０ｂにおいても、スイッチ回路５０と同様の論理動作を
行い、接地線ＧＮＤ１に生ずるノイズが出力端子ＯＵＴ
に伝播することを防止できる。
【００６９】図１２は、本発明の第５の実施例を示す出
力バッファの部分回路図である。
【００７０】この出力バッファが図１の出力バッファと
異なる点は、スイッチ回路４０をスイッチ回路４０ｂに
置換えた点であり、その他の構成要素は図１と同一であ
る。スイッチ回路４０ｂは、コレクタが電源電圧線ＶＣ
Ｃ１に、エミッタが出力端子ＯＵＴにそれぞれ接続され
たバイポーラトランジスタ４１ｂ（第１のバイポーラト
ランジスタ）を有し、そのバイポーラトランジスタ４１
ｂのベースがＰ−ＭＯＳ４２ｂ（第１のスイッチ素子）
のドレイン及びＮ−ＭＯＳ４３ｂのドレインに共通接続
されている。さらに、Ｐ−ＭＯＳ４２ｂ及びＮ−ＭＯＳ
４３ｂの各ゲートがノードＮ３５に共通接続され、Ｐ−
ＭＯＳ４２ｂのソースが電源電圧線ＶＣＣ３に、Ｎ−Ｍ
ＯＳ４３ｂのソースが出力端子ＯＵＴにそれぞれ接続さ
れている。
【００７１】ノードＮ３５が“Ｈ”レベルであると、Ｐ
−ＭＯＳ４２ｂがオフ、Ｎ−ＭＯＳ４３ｂがオンとなっ
てバイポーラトランジスタ４１ｂがオフし、スイッチ回
路４０ｂはオフとなる。
【００７２】ノードＮ３５が“Ｌ”レベルであると、出
力端子ＯＵＴの電位Ｖｏｕｔ、電源電圧線ＶＣＣ３の電
位Ｖｖ３に対して、Ｖｖ３−ＶＢＥ≧Ｖｏｕｔ、であれ
ば、バイポーラトランジスタ４１ｂはオンし、スイッチ
回路４０ｂはオン状態となる。一方、電源電圧線ＶＣＣ
１に負のノイズが乗ってその電位が低下する場合、バイ
ポーラトランジスタ４１ｂのベースがコレクタに逆電流
が瞬間的に生ずるが、ベースと電源電圧線ＶＣＣ３との
間にあるＰ−ＭＯＳ４２ｂによって減衰するので、ノイ
ズの出力端子ＯＵＴへの伝播は防止できる。即ち、バイ
ポーラトランジスタ４１ｂも電圧閾値素子として働く。
【００７３】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。
【００７４】（ａ）制御回路３０中のインバータ３１を
省略して、入力端子３０ａの反転論理の出力を得ること
も可能である。
【００７５】（ｂ）遅延回路６０，７０において、イン
バータ回路を偶数段縦続接続して構成してもよい。
【００７６】（ｃ）電源電圧線ＶＣＣ２及び接地線ＧＮ
Ｄ２からなる電位供給線対のいずれにも大きなノイズが
生ぜず、また、電源電圧線ＶＣＣ３及び接地線ＧＮＤ３
にも大きなノイズが生じない場合は、同電位を供給する
電源電圧線ＶＣＣ２と電源電圧線ＶＣＣ３とを、また接
地線ＧＮＤ２と接地線ＧＮＤ３とをそれぞれ接続して共
通のパッケージピンより電位を供給しても、上記実施例
と同様の効果が得られる。
【００７７】（ｄ）本発明の適用を電源電圧線側または
接地線側のいずれか一方のみに限り、出力端子ＯＵＴと
外部電源電圧端子ＶＣＣまたは外部接地端子ＧＮＤとの
間の回路構成を従来の図２と同一とするような変形も可
能である。
【００７８】
【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、上位電位線及び下位電位線のいずれか
一方または両方を分岐し、各出力バッファに、複数の第
１及び第２のスイッチ素子、制御手段、上位用電圧閾値
素子及び下位用電圧閾値素子をそれぞれ設け、制御手段
により該第１または第２のスイッチ素子が順次オンする
ようにしたので、複数の出力バッファが同時にスイッチ
ングして、最初にオンする第１または第２のスイッチ素
子に対応した上位電位線または下位電位線に大きなノイ
ズ電圧波が発生しても、このノイズの伝播経路に上位用
電圧閾値素子または下位用電圧閾値素子が設けられてい
るため、出力端子への伝播を防止することができる。
【００７９】さらに、制御手段により、各出力端子の負
荷の充放電が充分進行した後、次段以降の第１または第
２のスイッチ素子が順次オンするので、次段以降の上位
電位線または下位電位線に生ずるノイズ電圧波は極めて
小さなものにできる。これにより、出力端子に生ずるノ
イズの大幅な低減が可能となり、出力端子に接続されて
いる次段回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す出力バッファの回
路図である。
【図２】従来の出力バッファの一構成例を示す構成図で
ある。
【図３】従来の半導体集積回路の部分回路図である。
【図４】図３中のモニタバッファの周辺部分回路図であ
る。
【図５】図３中の接地線に生ずるノイズ電圧波を示す図
である。
【図６】図１の出力バッファを含む半導体集積回路の部
分回路図である。
【図７】図１の部分回路図である。
【図８】図６の各端子等における電圧波形図である。
【図９】本発明の第２の実施例を示す出力バッファの部
分回路図である。
【図１０】本発明の第３の実施例を示す出力バッファの
部分回路図である。
【図１１】本発明の第４の実施例を示す出力バッファの
部分回路図である。
【図１２】本発明の第５の実施例を示す出力バッファの
部分回路図である。
【符号の説明】
３０ 制御回路 ４１，４１ａ，４２ｂ，８０ 第１のスイッチ素子 ５２，５２ａ，５２ｂ，９０ 第２のスイッチ素子 ４１ｂ，４２，４２ａ 上位用電圧閾値素子 ５１，５１ａ，５１ｂ 下位用電圧閾値素子 ６０，７０ 遅延回路 ＶＣＣ１〜３ 電源電圧線 ＧＮＤ１〜３ 接地線 ＯＵＴ 出力端子

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 上位電位線と下位電位線との間に接続さ
    れ、入力電位に基づきスイッチング動作を行って前記上
    位電位線または下位電位線上の電位に対応した所定の出
    力電位を出力端子へ出力する複数の出力バッファを有す
    る半導体集積回路において、前記上位電位線及び下位電
    位線をそれぞれ分岐して複数の電位供給線対として構成
    し、前記各出力バッファは、前記複数の電位供給線対に
    おける各上位電位線側から前記出力端子へ供給される電
    流を前記入力電位に基づきそれぞれスイッチングする複
    数の第１のスイッチ素子と、前記各第１のスイッチ素子
    に対してそれぞれ相補的にオン・オフ動作し、前記出力
    端子側から前記上位電位線に対応する下位電位線側へ供
    給される電流をそれぞれスイッチングする複数の第２の
    スイッチ素子と、前記入力電位に基づき、前記各第１の
    スイッチ素子または第２のスイッチ素子を一定の遅延時
    間を持って順次オンする制御手段と、前記複数の第１の
    スイッチ素子のうち、少なくとも前記制御手段により最
    初にオンする第１のスイッチ素子に接続され、前記上位
    電位線に生ずるノイズを消去するための上位用電圧閾値
    素子と、前記制御手段により最初にオンする前記第１の
    スイッチ素子に対応した第２のスイッチ素子に接続さ
    れ、前記下位電位線に生ずるノイズを消去するための下
    位用電圧閾値素子とを、それぞれ備えたことを特徴とす
    る半導体集積回路。
  2. 【請求項２】 上位電位線と下位電位線との間に接続さ
    れ、入力電位に基づきスイッチング動作を行って前記上
    位電位線または下位電位線上の電位に対応した所定の出
    力電位を出力端子へ出力する複数の出力バッファを有す
    る半導体集積回路において、前記上位電位線を複数に分
    岐し、前記各出力バッファは、分岐された前記各上位電
    位線側から前記出力端子へ供給される電流を前記入力電
    位に基づきそれぞれスイッチングする複数の第１のスイ
    ッチ素子と、前記各第１のスイッチ素子に対してそれぞ
    れ相補的にオン・オフ動作し、前記出力端子側から前記
    下位電位線側へ供給される電流をそれぞれスイッチング
    する複数の第２のスイッチ素子と、前記入力電位に基づ
    き、前記各第１のスイッチ素子または第２のスイッチ素
    子を一定の遅延時間を持って順次オンする制御手段と、
    前記複数の第１のスイッチ素子のうち、少なくとも前記
    制御手段により最初にオンする第１のスイッチ素子に接
    続され、前記上位電位線に生ずるノイズを消去するため
    の上位用電圧閾値素子とを、それぞれ備えたことを特徴
    とする半導体集積回路。
  3. 【請求項３】 上位電位線と下位電位線との間に接続さ
    れ、入力電位に基づきスイッチング動作を行って前記上
    位電位線または下位電位線上の電位に対応した所定の出
    力電位を出力端子へ出力する複数の出力バッファを有す
    る半導体集積回路において、前記下位電位線を複数に分
    岐し、前記各出力バッファは、前記上位電位線側から前
    記出力端子へ供給される電流を前記入力電位に基づきそ
    れぞれスイッチングする複数の第１のスイッチ素子と、
    前記各第１のスイッチ素子に対してそれぞれ相補的にオ
    ン・オフ動作し、前記出力端子側から分岐された前記各
    下位電位線側へ供給される電流をそれぞれスイッチング
    する複数の第２のスイッチ素子と、前記入力電位に基づ
    き、前記各第１のスイッチ素子または第２のスイッチ素
    子を一定の遅延時間を持って順次オンする制御手段と、
    前記複数の第２のスイッチ素子のうち、少なくとも前記
    制御手段により最初にオンする第２のスイッチ素子に接
    続され、前記下位電位線に生ずるノイズを消去するため
    の下位用電圧閾値素子とを、それぞれ備えたことを特徴
    とする半導体集積回路。
  4. 【請求項４】請求項１、２または３記載の半導体集積回
    路において、前記上位用及び下位用電圧閾値素子は、各
    ゲートが前記出力端子に接続されたＭＯＳトランジスタ
    で構成した半導体集積回路。
  5. 【請求項５】 請求項１、２または３記載の半導体集積
    回路において、前記上位用電圧閾値素子は、ベースが前
    記第１のスイッチ素子の出力側に、コレクタが前記上位
    電位線に、エミッタが前記出力端子にそれぞれ接続され
    た第１のバイポーラトランジスタで構成し、前記下位用
    電圧閾値素子は、ベースが前記第２のスイッチ素子の出
    力側に、コレクタが前記出力端子に、エミッタが前記下
    位電位線にそれぞれ接続された第２のバイポーラトラン
    ジスタで構成した半導体集積回路。
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KR (1) KR920020707A (ja)
DE (1) DE69215574T2 (ja)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296765A (en) * 1992-03-20 1994-03-22 Siliconix Incorporated Driver circuit for sinking current to two supply voltages
JPH066195A (ja) * 1992-06-18 1994-01-14 Mitsubishi Electric Corp 出力ドライバ回路
JP2837054B2 (ja) * 1992-09-04 1998-12-14 三菱電機株式会社 絶縁ゲート型半導体装置
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
US5418474A (en) * 1993-09-24 1995-05-23 National Semiconductor Corporation Circuit for reducing transient simultaneous conduction
DE69315350T2 (de) * 1993-12-23 1998-06-10 Sgs Thomson Microelectronics Eine kombinierte CMOS und NPN Ausgangs-Pull-up-Schaltung
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
JPH07307649A (ja) * 1994-05-13 1995-11-21 Fujitsu Ltd 電子装置
US5414314A (en) * 1994-06-09 1995-05-09 Maxim Integrated Products High swing interface stage
US5880624A (en) * 1994-07-08 1999-03-09 Kabushiki Kaisha Toshiba Constant potential generating circuit and semiconductor device using same
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
US5598119A (en) * 1995-04-05 1997-01-28 Hewlett-Packard Company Method and apparatus for a load adaptive pad driver
KR960043524A (ko) * 1995-05-23 1996-12-23 홍-치우 후 출력 버퍼링 장치
US5760633A (en) * 1995-06-08 1998-06-02 International Business Machines Corporation Low power low noise circuit design using half Vdd
JP2834034B2 (ja) * 1995-06-22 1998-12-09 日本電気アイシーマイコンシステム株式会社 半導体装置
KR0172238B1 (ko) * 1995-06-30 1999-03-30 김주용 멀티-비트 데이타 출력 완충장치
JP2814963B2 (ja) * 1995-08-14 1998-10-27 日本電気株式会社 Ａｄ変換器
US5723992A (en) * 1995-10-19 1998-03-03 Aspec Technology, Inc. Low leakage output driver circuit which can be utilized in a multi-voltage source
JPH09200031A (ja) * 1996-01-19 1997-07-31 Canon Inc 相補型トランジスタ出力回路
JPH09205351A (ja) * 1996-01-25 1997-08-05 Sony Corp レベルシフト回路
US6194923B1 (en) * 1996-10-08 2001-02-27 Nvidia Corporation Five volt tolerant output driver
US5894238A (en) * 1997-01-28 1999-04-13 Chien; Pien Output buffer with static and transient pull-up and pull-down drivers
US5793228A (en) * 1997-01-31 1998-08-11 International Business Machines Corporation Noise-tolerant dynamic circuits
US6472917B2 (en) * 1997-03-19 2002-10-29 Hitachi, Ltd. Semiconductor integrated circuit device having compensation for wiring distance delays
US5887004A (en) * 1997-03-28 1999-03-23 International Business Machines Corporation Isolated scan paths
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6114895A (en) * 1997-10-29 2000-09-05 Agilent Technologies Integrated circuit assembly having output pads with application specific characteristics and method of operation
KR100280435B1 (ko) * 1998-01-23 2001-02-01 김영환 엠씨유의파워노이즈방지회로
US6307399B1 (en) * 1998-06-02 2001-10-23 Integrated Device Technology, Inc. High speed buffer circuit with improved noise immunity
TW415145B (en) * 1998-06-03 2000-12-11 Texas Instruments Inc Dynamic output control circuit
US6060938A (en) * 1998-08-19 2000-05-09 Fairchild Semiconductor Corp. Output buffer for reducing switching noise
US6242942B1 (en) 1998-11-13 2001-06-05 Integrated Device Technology, Inc. Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics
US6356102B1 (en) 1998-11-13 2002-03-12 Integrated Device Technology, Inc. Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals
US6091260A (en) * 1998-11-13 2000-07-18 Integrated Device Technology, Inc. Integrated circuit output buffers having low propagation delay and improved noise characteristics
JP3239357B2 (ja) * 1999-01-29 2001-12-17 日本電気株式会社 チャージポンプ回路
JP3499157B2 (ja) * 1999-06-15 2004-02-23 日本テキサス・インスツルメンツ株式会社 クランプ回路及びそれを用いたインターフェース回路
US6373295B2 (en) * 1999-06-21 2002-04-16 Semiconductor Components Industries Llc Rail-to-rail driver for use in a regulator, and method
JP3888019B2 (ja) * 2000-02-28 2007-02-28 ヤマハ株式会社 出力バッファ回路
US6441643B1 (en) * 2000-02-28 2002-08-27 International Business Machines Corporation Method and apparatus for driving multiple voltages
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6774676B1 (en) * 2003-02-24 2004-08-10 National Semiconductor Corporation Dual threshold buffer with hysteresis
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838328A (zh) 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
DE102005030886B3 (de) * 2005-07-01 2007-02-08 Infineon Technologies Ag Schaltungsanordnung mit einem Transistorbauelement und einem Freilaufelement
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
KR100776751B1 (ko) 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
JP2008263446A (ja) * 2007-04-12 2008-10-30 Matsushita Electric Ind Co Ltd 出力回路
US9252764B1 (en) * 2013-03-12 2016-02-02 Cirrus Logic, Inc. Systems and methods for reducing spike voltages in a switched output stage
US8872561B2 (en) 2013-03-14 2014-10-28 Cirrus Logic, Inc. Systems and methods for edge control based on detecting current direction in a switched output stage
US8970258B2 (en) 2013-03-14 2015-03-03 Cirrus Logic, Inc. Systems and methods for edge control in a switched output stage
US9847706B2 (en) 2013-03-14 2017-12-19 Cirrus Logic, Inc. Systems and methods for reducing voltage ringing in a power converter

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216518A (ja) * 1985-03-22 1986-09-26 Nec Corp トライ・ステ−ト回路
KR920006438B1 (ko) * 1985-04-22 1992-08-06 엘 에스 아이 로직 코포레이션 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼
US4731553A (en) * 1986-09-30 1988-03-15 Texas Instruments Incorporated CMOS output buffer having improved noise characteristics
US4818901A (en) * 1987-07-20 1989-04-04 Harris Corporation Controlled switching CMOS output buffer
US4806794A (en) * 1987-07-22 1989-02-21 Advanced Micro Devices, Inc. Fast, low-noise CMOS output buffer
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
JPH01196921A (ja) * 1988-02-01 1989-08-08 Mitsubishi Electric Corp アナログーデイジタル変換装置
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
US5063308A (en) * 1988-12-21 1991-11-05 Intel Corporation Output driver with static and transient parts
US4961010A (en) * 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
KR920002426B1 (ko) * 1989-05-31 1992-03-23 현대전자산업 주식회사 집적회로의 출력버퍼회로
JPH03169115A (ja) * 1989-11-28 1991-07-22 Mitsubishi Electric Corp 半導体集積回路
US5036222A (en) * 1990-02-22 1991-07-30 National Semiconductor Corporation Output buffer circuit with output voltage sensing for reducing switching induced noise
US5001369A (en) * 1990-07-02 1991-03-19 Micron Technology, Inc. Low noise output buffer circuit
US5097149A (en) * 1990-07-02 1992-03-17 Micron Technology, Inc. Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like

Also Published As

Publication number Publication date
KR920020707A (ko) 1992-11-21
EP0509489A1 (en) 1992-10-21
DE69215574T2 (de) 1997-06-12
DE69215574D1 (de) 1997-01-16
US5237213A (en) 1993-08-17
EP0509489B1 (en) 1996-12-04
JPH04315316A (ja) 1992-11-06

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