JP2930440B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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Description
【0001】
【産業上の利用分野】本発明は、複数の出力バッファを
有し、それら出力バッファのスイッチング動作によって
発生するスイッチングノイズを低減可能とする半導体集
積回路、特に電源電位及び接地電位の供給方式を改良し
た半導体集積回路に関するものである。
有し、それら出力バッファのスイッチング動作によって
発生するスイッチングノイズを低減可能とする半導体集
積回路、特に電源電位及び接地電位の供給方式を改良し
た半導体集積回路に関するものである。
【0002】
【従来の技術】最近、出力バッファの高速化、電流駆動
能力の向上に伴い、スイッチングノイズによる回路の誤
動作が大きな問題となってきている。こうした問題の対
策として、スイッチングノイズの発生を小さく抑える出
力バッファが、例えば、特開昭62−48806号公報
等によって開示されている。
能力の向上に伴い、スイッチングノイズによる回路の誤
動作が大きな問題となってきている。こうした問題の対
策として、スイッチングノイズの発生を小さく抑える出
力バッファが、例えば、特開昭62−48806号公報
等によって開示されている。
【0003】図2は、従来の出力バッファの一構成例を
示す構成図である。
示す構成図である。
【0004】半導体集積回路内に形成された該出力バッ
ファは入力端子D,Sを有し、その入力端子D,Sが制
御回路10に接続されている。制御回路10は集積回路
内部の電源電圧端子V1と接地端子G1との間に接続さ
れ、その出力側がP−MOS11及びN−MOS12の
ゲートに接続されると共に、遅延回路13,14を介し
てP−MOS15及びN−MOS16のゲートに接続さ
れている。
ファは入力端子D,Sを有し、その入力端子D,Sが制
御回路10に接続されている。制御回路10は集積回路
内部の電源電圧端子V1と接地端子G1との間に接続さ
れ、その出力側がP−MOS11及びN−MOS12の
ゲートに接続されると共に、遅延回路13,14を介し
てP−MOS15及びN−MOS16のゲートに接続さ
れている。
【0005】遅延回路13は“H”レベルから“L”レ
ベルの遷移のみを、遅延回路14は“L”レベルから
“H”レベルへの遷移のみを遅らせる特性を有してい
る。さらに、該P−MOS11及びN−MOS12とP
−MOS15及びN−MOS16とが、電源電圧端子V
1と接地端子G1との間にそれぞれ直列接続され、それ
らの接続点が出力端子OUTに接続されている。
ベルの遷移のみを、遅延回路14は“L”レベルから
“H”レベルへの遷移のみを遅らせる特性を有してい
る。さらに、該P−MOS11及びN−MOS12とP
−MOS15及びN−MOS16とが、電源電圧端子V
1と接地端子G1との間にそれぞれ直列接続され、それ
らの接続点が出力端子OUTに接続されている。
【0006】次に、動作を説明する。
【0007】例えば、入力端子Dが“H”レベルから
“L”レベルに変化すると、まず、P−MOS11のゲ
ートが“L”レベルから“H”レベルに変化する。この
変化に対して、遅延回路13はほとんど遅延を与えるこ
となく伝播させ、P−MOS15のゲートも“L”レベ
ルから“H”レベルに変化し、P−MOS11,15は
ほぼ同時にオフする。
“L”レベルに変化すると、まず、P−MOS11のゲ
ートが“L”レベルから“H”レベルに変化する。この
変化に対して、遅延回路13はほとんど遅延を与えるこ
となく伝播させ、P−MOS15のゲートも“L”レベ
ルから“H”レベルに変化し、P−MOS11,15は
ほぼ同時にオフする。
【0008】次いで、N−MOS12のゲートが“L”
レベルから“H”レベルに変化する。この変化に対して
は、遅延回路14は大きな遅延時間を与えて伝播させ
る。その結果、N−MOS12がオンし、出力端子OU
Tの電荷を放電させる。この放電が充分進行した時点
で、N−MOS16のゲートが“L”レベルから“H”
レベルに変化してオンする。
レベルから“H”レベルに変化する。この変化に対して
は、遅延回路14は大きな遅延時間を与えて伝播させ
る。その結果、N−MOS12がオンし、出力端子OU
Tの電荷を放電させる。この放電が充分進行した時点
で、N−MOS16のゲートが“L”レベルから“H”
レベルに変化してオンする。
【0009】このように、放電開始直後においてはN−
MOS12だけしかオンしないので、放電によるピーク
電流を小さくでき、ノイズの発生を小さくできる。ま
た、放電が充分進行し、ノイズを増大させる恐れのなく
なった時点で、N−MOS16がオンするので、直流的
な電流駆動能力は、N−MOS12,16の総和とな
り、ノイズを低減しつつ電流駆動能力の向上が図れる。
MOS12だけしかオンしないので、放電によるピーク
電流を小さくでき、ノイズの発生を小さくできる。ま
た、放電が充分進行し、ノイズを増大させる恐れのなく
なった時点で、N−MOS16がオンするので、直流的
な電流駆動能力は、N−MOS12,16の総和とな
り、ノイズを低減しつつ電流駆動能力の向上が図れる。
【0010】以上のように、従来装置では、一組の電源
電圧端子V1と接地端子G1の間に複数の出力トランジ
スタ対(P−MOS11,N−MOS12、P−MOS
15,N−MOS16)を設けて、これら出力トランジ
スタ対のオン・タイミングをずらすことでノイズの発生
を低減する工夫を行っていた。
電圧端子V1と接地端子G1の間に複数の出力トランジ
スタ対(P−MOS11,N−MOS12、P−MOS
15,N−MOS16)を設けて、これら出力トランジ
スタ対のオン・タイミングをずらすことでノイズの発生
を低減する工夫を行っていた。
【0011】
【発明が解決しようとする課題】しかしながら、上記構
成の出力バッファでは、複数の出力バッファが同時にス
イッチングするとき、そのスイッチングの間、一定の出
力レベルを保持すべき他の出力バッファにおいて、その
出力端子に生ずるノイズが充分、低減できないという問
題があった。以下、この問題について図を用いて説明す
る。
成の出力バッファでは、複数の出力バッファが同時にス
イッチングするとき、そのスイッチングの間、一定の出
力レベルを保持すべき他の出力バッファにおいて、その
出力端子に生ずるノイズが充分、低減できないという問
題があった。以下、この問題について図を用いて説明す
る。
【0012】図3は図2の出力バッファを含む従来の半
導体集積回路の部分回路図、及び図4は図3中のモニタ
バッファの周辺部分回路図である。
導体集積回路の部分回路図、及び図4は図3中のモニタ
バッファの周辺部分回路図である。
【0013】図3において、この半導体集積回路は、外
部からの電源電圧VCCと接地電位GNDとの間に、n
個の同時スイッチする出力バッファ(以下、スイッチバ
ッファという)SB1〜SBnと、スイッチバッファS
B1〜SBnがスイッチする期間、一定の出力レベルを
保持する出力バッファ(以下、モニタバッファという)
MBとを備えている。これらは図2の出力バッファと同
一の回路構成であり、外部からの電源電圧VCCが寄生
インダクタンスLV、内部の電源電圧線10を介してス
イッチバッファSB1〜SBn及びモニタバッファMB
の電源電圧端子V1にそれぞれ接続され、さらに、接地
電位GNDが、寄生インダクタンスLG、内部の接地線
20を介してスイッチバッファSB1〜SBn及びモニ
タバッファMBの接地端子G1にそれぞれ接続されてい
る。
部からの電源電圧VCCと接地電位GNDとの間に、n
個の同時スイッチする出力バッファ(以下、スイッチバ
ッファという)SB1〜SBnと、スイッチバッファS
B1〜SBnがスイッチする期間、一定の出力レベルを
保持する出力バッファ(以下、モニタバッファという)
MBとを備えている。これらは図2の出力バッファと同
一の回路構成であり、外部からの電源電圧VCCが寄生
インダクタンスLV、内部の電源電圧線10を介してス
イッチバッファSB1〜SBn及びモニタバッファMB
の電源電圧端子V1にそれぞれ接続され、さらに、接地
電位GNDが、寄生インダクタンスLG、内部の接地線
20を介してスイッチバッファSB1〜SBn及びモニ
タバッファMBの接地端子G1にそれぞれ接続されてい
る。
【0014】また、各スイッチバッファSB1〜SBn
及びモニタバッファMBの入力側D,Cには、入力端子
D1,C1〜Dn,Cn及び入力端子DM,CMがそれ
ぞれ接続されている。各出力端子OUTには、集積回路
基板上に設けられた出力パッドP1〜Pn,PMを介し
て出力ピンO1〜On,OMが接続され、それらの間に
は寄生インダクタンスL1〜Ln,LMが存在してい
る。そして、出力ピンO1〜On,OMには負荷容量C
1〜Cn,CMがそれぞれ接続されている。
及びモニタバッファMBの入力側D,Cには、入力端子
D1,C1〜Dn,Cn及び入力端子DM,CMがそれ
ぞれ接続されている。各出力端子OUTには、集積回路
基板上に設けられた出力パッドP1〜Pn,PMを介し
て出力ピンO1〜On,OMが接続され、それらの間に
は寄生インダクタンスL1〜Ln,LMが存在してい
る。そして、出力ピンO1〜On,OMには負荷容量C
1〜Cn,CMがそれぞれ接続されている。
【0015】今、n個のスイッチバッファSB1〜SB
nの出力ピンO1〜On,OMのすべてが“H”レベル
から“L”レベルに変化したとすると、n個の負荷容量
分の電荷の放電電流Idcが接地線20より寄生インダ
クタンスLGを通って外部の接地電位GND側へ流れ出
し、寄生インダクタンスLGに大きなノイズ電圧波Vg
nが発生する。このノイズ電圧波Vgnがモニタバッフ
ァMBを通ってその出力ピンOMに伝播する。
nの出力ピンO1〜On,OMのすべてが“H”レベル
から“L”レベルに変化したとすると、n個の負荷容量
分の電荷の放電電流Idcが接地線20より寄生インダ
クタンスLGを通って外部の接地電位GND側へ流れ出
し、寄生インダクタンスLGに大きなノイズ電圧波Vg
nが発生する。このノイズ電圧波Vgnがモニタバッフ
ァMBを通ってその出力ピンOMに伝播する。
【0016】前述したように、各スイッチバッファSB
1〜SBn及びモニタバッファMBは、複数対の出力ト
ランジスタを備えているので、ノイズ電圧波Vgnのピ
ークは分散されて小さくなる。ところが、モニタバッフ
ァMBにおいては、例えば各スイッチバッファSB1〜
SBnが全て“H”レベルから“L”レベルにスイッチ
する間、該モニタバッファMBが“L”レベルを保持し
ているとすると、図4に示すN−MOS12,16の両
方がオンしていることになり、そのオン抵抗は出力トラ
ンジスタを複数対に分割していないものと同様に、小さ
いものとなる。この様に、モニタバッファMBの全ての
出力トランジスタの等価オン抵抗が小さいと、寄生イン
ダクタンスLM及び負荷容量CMが共振して、出力ピン
OMに生ずるノイズが接地線20に生ずるノイズ電圧波
Vgnより大きなものとなる場合がある。その様子を図
5に示す。仮に、接地線20に生ずるノイズ電圧Vgn
を方形波と仮定すると、出力ピンOMの応答は、この図
5に示すように、方形波Vgnのピーク値VGPを中心
に振動する波形VLNとなり、出力ピンOMのノイズ波
形VLNのピーク値VLPは、2VGP>VLP>VG
Pとなって、接地線20のノイズピーク電圧より高くな
る。
1〜SBn及びモニタバッファMBは、複数対の出力ト
ランジスタを備えているので、ノイズ電圧波Vgnのピ
ークは分散されて小さくなる。ところが、モニタバッフ
ァMBにおいては、例えば各スイッチバッファSB1〜
SBnが全て“H”レベルから“L”レベルにスイッチ
する間、該モニタバッファMBが“L”レベルを保持し
ているとすると、図4に示すN−MOS12,16の両
方がオンしていることになり、そのオン抵抗は出力トラ
ンジスタを複数対に分割していないものと同様に、小さ
いものとなる。この様に、モニタバッファMBの全ての
出力トランジスタの等価オン抵抗が小さいと、寄生イン
ダクタンスLM及び負荷容量CMが共振して、出力ピン
OMに生ずるノイズが接地線20に生ずるノイズ電圧波
Vgnより大きなものとなる場合がある。その様子を図
5に示す。仮に、接地線20に生ずるノイズ電圧Vgn
を方形波と仮定すると、出力ピンOMの応答は、この図
5に示すように、方形波Vgnのピーク値VGPを中心
に振動する波形VLNとなり、出力ピンOMのノイズ波
形VLNのピーク値VLPは、2VGP>VLP>VG
Pとなって、接地線20のノイズピーク電圧より高くな
る。
【0017】以上のように、従来の構成では、出力ピン
OMに生ずるノイズが電源電位線10や接地線20に生
ずるノイズより大きくなるため、ノイズの発生量のみ低
減しても、結局、出力ピンOMには大きなノイズが生ず
る。その結果、該出力ピンOMに接続された次段のIC
等の回路の誤動作を招くという問題があった。
OMに生ずるノイズが電源電位線10や接地線20に生
ずるノイズより大きくなるため、ノイズの発生量のみ低
減しても、結局、出力ピンOMには大きなノイズが生ず
る。その結果、該出力ピンOMに接続された次段のIC
等の回路の誤動作を招くという問題があった。
【0018】本発明は前記従来技術の持っていた課題と
して、出力ピンに生ずる大きなノイズが次段回路の誤動
作を招くという点について解決した半導体集積回路を提
供するものである。
して、出力ピンに生ずる大きなノイズが次段回路の誤動
作を招くという点について解決した半導体集積回路を提
供するものである。
【0019】
【課題を解決するための手段】第1の発明では、前記課
題を解決するために、上位電位線と下位電位線との間に
接続され、入力電位に基づきスイッチング動作を行って
前記上位電位線または下位電位線上の電位に対応した所
定の出力電位を出力端子へ出力する複数の出力バッファ
を有する半導体集積回路において、次のような手段を講
じたものである。即ち、前記上位電位線及び下位電位線
をそれぞれ分岐して複数の電位供給線対として構成し、
前記各出力バッファは、前記複数の電位供給線対におけ
る各上位電位線側から前記出力端子へ供給される電流を
前記入力電位に基づきそれぞれスイッチングする複数の
第1のスイッチ素子と、前記各第1のスイッチ素子に対
してそれぞれ相補的にオン・オフ動作し、前記出力端子
側から前記上位電位線に対応する下位電位線側へ供給さ
れる電流をそれぞれスイッチングする複数の第2のスイ
ッチ素子と、前記入力電位に基づき、前記各第1のスイ
ッチ素子または第2のスイッチ素子を一定の遅延時間を
持って順次オンする制御手段と、前記複数の第1のスイ
ッチ素子のうち、少なくとも前記制御手段により最初に
オンする第1のスイッチ素子に接続され、前記上位電位
線に生ずるノイズを消去するための上位用電圧閾値素子
と、前記制御手段により最初にオンする前記第1のスイ
ッチ素子に対応した第2のスイッチ素子に接続され、前
記下位電位線に生ずるノイズを消去するための下位用電
圧閾値素子とを、それぞれ備えたものである。
題を解決するために、上位電位線と下位電位線との間に
接続され、入力電位に基づきスイッチング動作を行って
前記上位電位線または下位電位線上の電位に対応した所
定の出力電位を出力端子へ出力する複数の出力バッファ
を有する半導体集積回路において、次のような手段を講
じたものである。即ち、前記上位電位線及び下位電位線
をそれぞれ分岐して複数の電位供給線対として構成し、
前記各出力バッファは、前記複数の電位供給線対におけ
る各上位電位線側から前記出力端子へ供給される電流を
前記入力電位に基づきそれぞれスイッチングする複数の
第1のスイッチ素子と、前記各第1のスイッチ素子に対
してそれぞれ相補的にオン・オフ動作し、前記出力端子
側から前記上位電位線に対応する下位電位線側へ供給さ
れる電流をそれぞれスイッチングする複数の第2のスイ
ッチ素子と、前記入力電位に基づき、前記各第1のスイ
ッチ素子または第2のスイッチ素子を一定の遅延時間を
持って順次オンする制御手段と、前記複数の第1のスイ
ッチ素子のうち、少なくとも前記制御手段により最初に
オンする第1のスイッチ素子に接続され、前記上位電位
線に生ずるノイズを消去するための上位用電圧閾値素子
と、前記制御手段により最初にオンする前記第1のスイ
ッチ素子に対応した第2のスイッチ素子に接続され、前
記下位電位線に生ずるノイズを消去するための下位用電
圧閾値素子とを、それぞれ備えたものである。
【0020】第2の発明では、上位電位線と下位電位線
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記上位電位線を複数
に分岐し、前記各出力バッファは、分岐された前記各上
位電位線側から前記出力端子へ供給される電流を前記入
力電位に基づきそれぞれスイッチングする複数の第1の
スイッチ素子と、前記各第1のスイッチ素子に対してそ
れぞれ相補的にオン・オフ動作し、前記出力端子側から
前記下位電位線側へ供給される電流をそれぞれスイッチ
ングする複数の第2のスイッチ素子と、前記入力電位に
基づき、前記各第1のスイッチ素子または第2のスイッ
チ素子を一定の遅延時間を持って順次オンする制御手段
と、前記複数の第1のスイッチ素子のうち、少なくとも
前記制御手段により最初にオンする第1のスイッチ素子
に接続され、前記上位電位線に生ずるノイズを消去する
ための上位用電圧閾値素子とを、それぞれ備えたもので
ある。
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記上位電位線を複数
に分岐し、前記各出力バッファは、分岐された前記各上
位電位線側から前記出力端子へ供給される電流を前記入
力電位に基づきそれぞれスイッチングする複数の第1の
スイッチ素子と、前記各第1のスイッチ素子に対してそ
れぞれ相補的にオン・オフ動作し、前記出力端子側から
前記下位電位線側へ供給される電流をそれぞれスイッチ
ングする複数の第2のスイッチ素子と、前記入力電位に
基づき、前記各第1のスイッチ素子または第2のスイッ
チ素子を一定の遅延時間を持って順次オンする制御手段
と、前記複数の第1のスイッチ素子のうち、少なくとも
前記制御手段により最初にオンする第1のスイッチ素子
に接続され、前記上位電位線に生ずるノイズを消去する
ための上位用電圧閾値素子とを、それぞれ備えたもので
ある。
【0021】第3の発明では、上位電位線と下位電位線
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記下位電位線を複数
に分岐し、前記各出力バッファは、前記上位電位線側か
ら前記出力端子へ供給される電流を前記入力電位に基づ
きそれぞれスイッチングする複数の第1のスイッチ素子
と、前記各第1のスイッチ素子に対してそれぞれ相補的
にオン・オフ動作し、前記出力端子側から、分岐された
前記各下位電位線側へ供給される電流をそれぞれスイッ
チングする複数の第2のスイッチ素子と、前記入力電位
に基づき、前記各第1のスイッチ素子または第2のスイ
ッチ素子を一定の遅延時間を持って順次オンする制御手
段と、前記複数の第2のスイッチ素子のうち、少なくと
も前記制御手段により最初にオンする第2のスイッチ素
子に接続され、前記下位電位線に生ずるノイズを消去す
るための下位用電圧閾値素子とを、それぞれ備えたもの
である。
との間に接続され、入力電位に基づきスイッチング動作
を行って前記上位電位線または下位電位線上の電位に対
応した所定の出力電位を出力端子へ出力する複数の出力
バッファを有する半導体集積回路において、次のような
手段を講じたものである。即ち、前記下位電位線を複数
に分岐し、前記各出力バッファは、前記上位電位線側か
ら前記出力端子へ供給される電流を前記入力電位に基づ
きそれぞれスイッチングする複数の第1のスイッチ素子
と、前記各第1のスイッチ素子に対してそれぞれ相補的
にオン・オフ動作し、前記出力端子側から、分岐された
前記各下位電位線側へ供給される電流をそれぞれスイッ
チングする複数の第2のスイッチ素子と、前記入力電位
に基づき、前記各第1のスイッチ素子または第2のスイ
ッチ素子を一定の遅延時間を持って順次オンする制御手
段と、前記複数の第2のスイッチ素子のうち、少なくと
も前記制御手段により最初にオンする第2のスイッチ素
子に接続され、前記下位電位線に生ずるノイズを消去す
るための下位用電圧閾値素子とを、それぞれ備えたもの
である。
【0022】第4の発明では、前記第1、第2または第
3の発明において、前記上位用及び下位用電圧閾値素子
は、各ゲートが前記出力端子に接続されたMOSトラン
ジスタで構成したものである。
3の発明において、前記上位用及び下位用電圧閾値素子
は、各ゲートが前記出力端子に接続されたMOSトラン
ジスタで構成したものである。
【0023】第5の発明では、前記第1、第2または第
3の発明において、前記上位用電圧閾値素子は、ベース
が前記第1のスイッチ素子の出力側に、コレクタが前記
上位電位線に、エミッタが前記出力端子にそれぞれ接続
された第1のバイポーラトランジスタで構成し、前記下
位用電圧閾値素子は、ベースが前記第2のスイッチ素子
の出力側に、コレクタが前記出力端子に、エミッタが前
記下位電位線にそれぞれ接続された第2のバイポーラト
ランジスタで構成したものである。
3の発明において、前記上位用電圧閾値素子は、ベース
が前記第1のスイッチ素子の出力側に、コレクタが前記
上位電位線に、エミッタが前記出力端子にそれぞれ接続
された第1のバイポーラトランジスタで構成し、前記下
位用電圧閾値素子は、ベースが前記第2のスイッチ素子
の出力側に、コレクタが前記出力端子に、エミッタが前
記下位電位線にそれぞれ接続された第2のバイポーラト
ランジスタで構成したものである。
【0024】
【作用】第1〜第5の発明では、以上のように半導体集
積回路を構成したので、複数の出力バッファ(スイッチ
バッファ)がスイッチングするに際し、まず、最初にオ
ンする第1または第2のスイッチ素子に対応した上位電
位線または下位電位線に大きなノイズ電圧波が発生す
る。その時、一定レベルの出力を保持する出力バッファ
(モニタバッファ)では、その上位用または下位用電圧
閾値素子がオフして前記ノイズ電圧波の出力端子への伝
播を防ぐ。さらに、制御手段により、各出力端子の負荷
の充放電が充分進行した後、次段以降の第1または第2
のスイッチ素子が順次オンするので、次段以降の上位電
位線または下位電位線に生ずるノイズ電圧波は極めて小
さなものにできる。これにより、モニタバッファの出力
端子に生ずるノイズも小さくすることができる。したが
って、前記課題を解決できるのである。
積回路を構成したので、複数の出力バッファ(スイッチ
バッファ)がスイッチングするに際し、まず、最初にオ
ンする第1または第2のスイッチ素子に対応した上位電
位線または下位電位線に大きなノイズ電圧波が発生す
る。その時、一定レベルの出力を保持する出力バッファ
(モニタバッファ)では、その上位用または下位用電圧
閾値素子がオフして前記ノイズ電圧波の出力端子への伝
播を防ぐ。さらに、制御手段により、各出力端子の負荷
の充放電が充分進行した後、次段以降の第1または第2
のスイッチ素子が順次オンするので、次段以降の上位電
位線または下位電位線に生ずるノイズ電圧波は極めて小
さなものにできる。これにより、モニタバッファの出力
端子に生ずるノイズも小さくすることができる。したが
って、前記課題を解決できるのである。
【0025】
【実施例】図1は本発明の第1の実施例を示す出力バッ
ファの回路図であり、図6は図1の出力バッファを含む
半導体集積回路の部分回路図である。
ファの回路図であり、図6は図1の出力バッファを含む
半導体集積回路の部分回路図である。
【0026】図6において、この半導体集積回路は、集
積回路外部に設けられた電源電圧端子VCC及び接地端
子GNDからそれぞれ分岐された複数の電源電圧線(上
位電位線)VCC1〜VCC3及び接地線(下位電位
線)GND1〜GND3を有し、それら各電源電圧線V
CC1と接地線GND1、電源電圧線VCC2と接地線
GND2、電源電圧線VCC3と接地線GND3が、そ
れぞれ電位供給線対として構成されている。
積回路外部に設けられた電源電圧端子VCC及び接地端
子GNDからそれぞれ分岐された複数の電源電圧線(上
位電位線)VCC1〜VCC3及び接地線(下位電位
線)GND1〜GND3を有し、それら各電源電圧線V
CC1と接地線GND1、電源電圧線VCC2と接地線
GND2、電源電圧線VCC3と接地線GND3が、そ
れぞれ電位供給線対として構成されている。
【0027】これら各電位供給線対には、同一の回路構
成であるn個のスイッチバッファS−B1〜S−Bnと
モニタバッファM−Bとが接続されている。スイッチバ
ッファS−B1〜S−Bnの入力側には入力端子D−
1,C−1〜D−n,C−nが接続され、出力側には出
力パッドP−1〜P−nを介して出力ピンO−1〜O−
nがそれぞれ接続されている。同様に、モニタバッファ
M−Bの入力側には入力端子D−M,C−Mが接続さ
れ、出力側には出力パッドP−Mを介して出力ピンO−
Mが接続されている。
成であるn個のスイッチバッファS−B1〜S−Bnと
モニタバッファM−Bとが接続されている。スイッチバ
ッファS−B1〜S−Bnの入力側には入力端子D−
1,C−1〜D−n,C−nが接続され、出力側には出
力パッドP−1〜P−nを介して出力ピンO−1〜O−
nがそれぞれ接続されている。同様に、モニタバッファ
M−Bの入力側には入力端子D−M,C−Mが接続さ
れ、出力側には出力パッドP−Mを介して出力ピンO−
Mが接続されている。
【0028】さらに、電源電圧端子VCCと各電源電圧
線VCC1〜VCC3との間には寄生インダクタンスL
V1〜LV3が、接地端子GNDと各接地線GND1〜
GND3との間には寄生インダクタンスLG1〜LG3
がそれぞれ存在し、同様に、各出力パッドP−1〜P−
n,D−Mと各出力ピンO−1〜O−n,C−Mとの間
には、寄生インダクタンスL−1〜L−n,L−Mがそ
れぞれ存在している。また、各出力ピンO−1〜O−
n,O−Mと接地電位との間には、例えば50〜数百P
Fの負荷容量C−1〜C−n,C−Mがそれぞれ接続さ
れている。
線VCC1〜VCC3との間には寄生インダクタンスL
V1〜LV3が、接地端子GNDと各接地線GND1〜
GND3との間には寄生インダクタンスLG1〜LG3
がそれぞれ存在し、同様に、各出力パッドP−1〜P−
n,D−Mと各出力ピンO−1〜O−n,C−Mとの間
には、寄生インダクタンスL−1〜L−n,L−Mがそ
れぞれ存在している。また、各出力ピンO−1〜O−
n,O−Mと接地電位との間には、例えば50〜数百P
Fの負荷容量C−1〜C−n,C−Mがそれぞれ接続さ
れている。
【0029】続いて、出力バッファとしてのスイッチバ
ッファS−B1〜S−Bn及びモニタバッファM−Bの
回路構成を図1を参照して説明する。
ッファS−B1〜S−Bn及びモニタバッファM−Bの
回路構成を図1を参照して説明する。
【0030】この出力バッファは制御回路30を有し、
その入力側には入力端子30a,30bが接続され、出
力側にはスイッチ回路40,50及び遅延回路60,7
0が接続されている。なお、制御回路30及び遅延回路
60,70により、制御手段が構成されている。
その入力側には入力端子30a,30bが接続され、出
力側にはスイッチ回路40,50及び遅延回路60,7
0が接続されている。なお、制御回路30及び遅延回路
60,70により、制御手段が構成されている。
【0031】制御回路30は、入力側が入力端子30
a,30bにそれぞれ接続されたインバータ31,32
を有し、そのインバータ31,32の出力側が2入力N
ORゲート33の入力側にそれぞれ接続されている。さ
らに、インバータ31の出力側及び入力端子30bが2
入力NANDゲート34の入力側にそれぞれ接続され、
NORゲート33及びNANDゲート34の出力側がノ
ードN33,N34に接続されると共に、インバータ3
5,36を介してノードN35,N36にそれぞれ接続
されている。なお、制御回路30の電源及び接地電位に
ついては、図示してないが、電源電圧線VCC3及び接
地線GND3より得るものとする。
a,30bにそれぞれ接続されたインバータ31,32
を有し、そのインバータ31,32の出力側が2入力N
ORゲート33の入力側にそれぞれ接続されている。さ
らに、インバータ31の出力側及び入力端子30bが2
入力NANDゲート34の入力側にそれぞれ接続され、
NORゲート33及びNANDゲート34の出力側がノ
ードN33,N34に接続されると共に、インバータ3
5,36を介してノードN35,N36にそれぞれ接続
されている。なお、制御回路30の電源及び接地電位に
ついては、図示してないが、電源電圧線VCC3及び接
地線GND3より得るものとする。
【0032】スイッチ回路40は、ゲートがノードN3
5に接続されたP−MOS41(第1のスイッチ素子)
を有し、そのP−MOS41のソースが電源電圧線VC
C1に、ドレインがP−MOS42(上位用電圧閾値素
子)のソースにそれぞれ接続されている。さらに、P−
MOS42のゲート及びドレインが出力端子OUTに共
通接続されている。スイッチ回路50は、ドレイン及び
ゲートが出力端子OUTに共通接続されたN−MOS5
1(下位用電圧閾値素子)を有し、そのソースがN−M
OS52(第2のスイッチ素子)のドレインに接続され
ている。N−MOS52のゲートはノードN36に、ソ
ースが接地線GND1にそれぞれ接続されている。
5に接続されたP−MOS41(第1のスイッチ素子)
を有し、そのP−MOS41のソースが電源電圧線VC
C1に、ドレインがP−MOS42(上位用電圧閾値素
子)のソースにそれぞれ接続されている。さらに、P−
MOS42のゲート及びドレインが出力端子OUTに共
通接続されている。スイッチ回路50は、ドレイン及び
ゲートが出力端子OUTに共通接続されたN−MOS5
1(下位用電圧閾値素子)を有し、そのソースがN−M
OS52(第2のスイッチ素子)のドレインに接続され
ている。N−MOS52のゲートはノードN36に、ソ
ースが接地線GND1にそれぞれ接続されている。
【0033】一方、遅延回路60は、ソースが電源電圧
線VCC3に、ゲートがノードN33に、ドレインがノ
ードN61にそれぞれ接続されたP−MOS61と、ド
レインがノードN35に、ゲートが出力端子OUTに、
ソースがノードN61にそれぞれ接続されたN−MOS
62とで構成されている。遅延回路70は、ゲートがノ
ードN34に、ソースが接地線GND3に、ドレインが
ノードN71にそれぞれ接続されたN−MOS71と、
ゲートが出力端子OUTに、ソースがノードN36に、
ドレインがノードN71にそれぞれ接続されたP−MO
S72とで構成されている。
線VCC3に、ゲートがノードN33に、ドレインがノ
ードN61にそれぞれ接続されたP−MOS61と、ド
レインがノードN35に、ゲートが出力端子OUTに、
ソースがノードN61にそれぞれ接続されたN−MOS
62とで構成されている。遅延回路70は、ゲートがノ
ードN34に、ソースが接地線GND3に、ドレインが
ノードN71にそれぞれ接続されたN−MOS71と、
ゲートが出力端子OUTに、ソースがノードN36に、
ドレインがノードN71にそれぞれ接続されたP−MO
S72とで構成されている。
【0034】そして、ノードN61がP−MOS80の
ゲートに接続され、そのP−MOS80のソースが電源
電圧線VCC2に、ドレインが出力端子OUTにそれぞ
れ接続されている。さらに、ノードN71がN−MOS
90のゲートに接続され、そのN−MOS90のドレイ
ンが出力端子OUTに、ソースが接地線GND2にそれ
ぞれ接続されている。
ゲートに接続され、そのP−MOS80のソースが電源
電圧線VCC2に、ドレインが出力端子OUTにそれぞ
れ接続されている。さらに、ノードN71がN−MOS
90のゲートに接続され、そのN−MOS90のドレイ
ンが出力端子OUTに、ソースが接地線GND2にそれ
ぞれ接続されている。
【0035】次に、以上のように構成される半導体集積
回路の動作(A),(B)を説明する。
回路の動作(A),(B)を説明する。
【0036】(A)スイッチバッファS−B1〜S−B
nの動作 入力端子30bが“L”レベルであると、ノードN33
は“L”レベル、ノードN35は“H”レベル、ノード
N36は“L”レベル、及びノードN34は“H”レベ
ルとなり、スイッチ回路40のN−MOS52及びスイ
ッチ回路50のP−MOS41がオフする。
nの動作 入力端子30bが“L”レベルであると、ノードN33
は“L”レベル、ノードN35は“H”レベル、ノード
N36は“L”レベル、及びノードN34は“H”レベ
ルとなり、スイッチ回路40のN−MOS52及びスイ
ッチ回路50のP−MOS41がオフする。
【0037】一方、遅延回路60では、P−MOS61
がオンであり、ノードN35が“H”レベルであるの
で、N−MOS62のオン、オフにかかわらず(つま
り、出力端子OUTの論理レベルにかかわらず)ノード
N61は“H”レベルとなる。その結果、P−MOS8
0はオフする。また、遅延回路70では、N−MOS7
1がオンであり、ノードN36が“L”レベルであるの
で、P−MOS72のオン、オフにかかわらず、ノード
N71は“L”レベルとなる。その結果、N−MOS9
0もオフする。
がオンであり、ノードN35が“H”レベルであるの
で、N−MOS62のオン、オフにかかわらず(つま
り、出力端子OUTの論理レベルにかかわらず)ノード
N61は“H”レベルとなる。その結果、P−MOS8
0はオフする。また、遅延回路70では、N−MOS7
1がオンであり、ノードN36が“L”レベルであるの
で、P−MOS72のオン、オフにかかわらず、ノード
N71は“L”レベルとなる。その結果、N−MOS9
0もオフする。
【0038】このように、P−MOS80、N−MOS
90、及びスイッチ回路40,50が全てオフ状態とな
るので、本回路はハイインピーダンス状態となる。
90、及びスイッチ回路40,50が全てオフ状態とな
るので、本回路はハイインピーダンス状態となる。
【0039】次に、入力端子30bが“H”レベルとな
ると、本回路は「出力状態」となり、出力端子OUTに
入力端子30aの論理レベルが発生する。まず、この
「出力状態」の静的な動作について説明する。
ると、本回路は「出力状態」となり、出力端子OUTに
入力端子30aの論理レベルが発生する。まず、この
「出力状態」の静的な動作について説明する。
【0040】入力端子30aの初期状態が“H”レベル
であったとすると、ノードN33は“H”レベル、ノー
ドN35は“L”レベル、ノードN36は“L”レベ
ル、ノードN34は“H”レベルとなる。したがって、
N−MOS52はオフとなってスイッチ回路50はオフ
する。一方、遅延回路70では、N−MOS71がオン
すると共に、ノードN36が“L”レベルであるので、
出力端子OUTの論理レベルにかかわらず、ノードN7
1が“L”レベルとなる。よって、N−MOS90はオ
フする。
であったとすると、ノードN33は“H”レベル、ノー
ドN35は“L”レベル、ノードN36は“L”レベ
ル、ノードN34は“H”レベルとなる。したがって、
N−MOS52はオフとなってスイッチ回路50はオフ
する。一方、遅延回路70では、N−MOS71がオン
すると共に、ノードN36が“L”レベルであるので、
出力端子OUTの論理レベルにかかわらず、ノードN7
1が“L”レベルとなる。よって、N−MOS90はオ
フする。
【0041】この時、スイッチ回路40では、P−MO
S41がオンしている。さらに、P−MOS42は、出
力端子OUTの電圧Voutが、Vout≦VCC−V
tp、(但し、VCC;電源電圧、Vtp;P−MOS
のスレッショルド電圧)である範囲でオンとなる。通
常、スレッショルド電圧Vtpは0.8V程度であるか
ら、VCC=5v,Vout≦4.2vで、スイッチ回
路40はオンし、出力端子OUTの電圧Voutを4.
2v程度まで引き上げる。
S41がオンしている。さらに、P−MOS42は、出
力端子OUTの電圧Voutが、Vout≦VCC−V
tp、(但し、VCC;電源電圧、Vtp;P−MOS
のスレッショルド電圧)である範囲でオンとなる。通
常、スレッショルド電圧Vtpは0.8V程度であるか
ら、VCC=5v,Vout≦4.2vで、スイッチ回
路40はオンし、出力端子OUTの電圧Voutを4.
2v程度まで引き上げる。
【0042】一方、遅延回路60では、ノードN35が
“L”レベルであるので、出力端子OUTの電圧Vou
tが、Vout>Vtn、(但し、Vtn;N−MOS
のスレッショルド電圧)であれば、N−MOS62がオ
ンする。スレッショルド電圧Vtnは0.8V程度であ
るから、Vtn《Vout(≒4.2v)となり、ノー
ドN61は“L”レベルとなってP−MOS80もオン
となり、出力端子OUTは“H”レベル(VCC=5
v)に安定する。
“L”レベルであるので、出力端子OUTの電圧Vou
tが、Vout>Vtn、(但し、Vtn;N−MOS
のスレッショルド電圧)であれば、N−MOS62がオ
ンする。スレッショルド電圧Vtnは0.8V程度であ
るから、Vtn《Vout(≒4.2v)となり、ノー
ドN61は“L”レベルとなってP−MOS80もオン
となり、出力端子OUTは“H”レベル(VCC=5
v)に安定する。
【0043】次に、動的な動作について説明する。
【0044】いま、入力端子30aが“H”レベルから
“L”レベルに変化したとすると、ノードN33は
“L”レベル、ノードN35は“H”レベル、ノードN
36は“H”レベル、ノードN34は“L”レベルに変
化する。この結果、P−MOS41がオフし、スイッチ
回路40オフとなる。また、P−MOS61がオンする
と同時に、ノードN35が“H”レベルであるので、ノ
ードN61は“H”レベルとなり、P−MOS80もオ
フする。
“L”レベルに変化したとすると、ノードN33は
“L”レベル、ノードN35は“H”レベル、ノードN
36は“H”レベル、ノードN34は“L”レベルに変
化する。この結果、P−MOS41がオフし、スイッチ
回路40オフとなる。また、P−MOS61がオンする
と同時に、ノードN35が“H”レベルであるので、ノ
ードN61は“H”レベルとなり、P−MOS80もオ
フする。
【0045】一方、N−MOS52がオンし、また出力
端子OUTが当初“H”レベルにあるため、N−MOS
51もオンしてスイッチ回路50がオン状態となる。こ
うして、出力端子OUTの負荷容量O−1〜O−nの放
電が始まり、特に放電開始直後では、スイッチ回路50
を通って、接地線GND3へ大きな放電電流ICD1が
瞬間的に流れる。
端子OUTが当初“H”レベルにあるため、N−MOS
51もオンしてスイッチ回路50がオン状態となる。こ
うして、出力端子OUTの負荷容量O−1〜O−nの放
電が始まり、特に放電開始直後では、スイッチ回路50
を通って、接地線GND3へ大きな放電電流ICD1が
瞬間的に流れる。
【0046】遅延回路70では、N−MOS71がオフ
するが、P−MOS72は当初オフとなっていてノード
N71は“L”レベルに保持される。次いで、出力端子
OUTの電圧Voutが、Vout≦4.2vとなる
と、P−MOS72がオンとなり、ノードN71の電位
が上昇する。しかし、電圧Voutが4.2v程度での
P−MOS72を流れる電流は、数μA程度であって、
N−MOS90の大きなゲート容量(つまり、例えば
“L”レベル出力電圧0.4vにおいて12mAのシン
ク電流を保証するとき、N−MOS90のゲート幅W/
ゲート長Lは5000μm/1μm程度で、その容量は
1PF程度となる)を充分駆動できず、ノードN71の
電位が実質的に上昇するのは、電圧Vout≒VCC−
2Vtp≒3.4v程度となる時点からである。P−M
OS72のオン抵抗によって、この時点よりさらに遅れ
てノードN71が“H”レベルとなってN−MOS90
はオンとなる。
するが、P−MOS72は当初オフとなっていてノード
N71は“L”レベルに保持される。次いで、出力端子
OUTの電圧Voutが、Vout≦4.2vとなる
と、P−MOS72がオンとなり、ノードN71の電位
が上昇する。しかし、電圧Voutが4.2v程度での
P−MOS72を流れる電流は、数μA程度であって、
N−MOS90の大きなゲート容量(つまり、例えば
“L”レベル出力電圧0.4vにおいて12mAのシン
ク電流を保証するとき、N−MOS90のゲート幅W/
ゲート長Lは5000μm/1μm程度で、その容量は
1PF程度となる)を充分駆動できず、ノードN71の
電位が実質的に上昇するのは、電圧Vout≒VCC−
2Vtp≒3.4v程度となる時点からである。P−M
OS72のオン抵抗によって、この時点よりさらに遅れ
てノードN71が“H”レベルとなってN−MOS90
はオンとなる。
【0047】このときのノードN71の電位の立上がり
時間は、ノードN36の立上がり時間より、かなり長く
なる(2倍程度)。それは、ノードN36を駆動するイ
ンバータ36の入力電位が速やかに立ち上がるのに対し
て、P−MOS72のゲートの接続された出力端子OU
Tの電位は、ノードN71が駆動される間、3.4〜2
v程度にとどまり、0v《Vout《5v、となるから
である。
時間は、ノードN36の立上がり時間より、かなり長く
なる(2倍程度)。それは、ノードN36を駆動するイ
ンバータ36の入力電位が速やかに立ち上がるのに対し
て、P−MOS72のゲートの接続された出力端子OU
Tの電位は、ノードN71が駆動される間、3.4〜2
v程度にとどまり、0v《Vout《5v、となるから
である。
【0048】このように、N−MOS90は、出力端子
OUTの負荷の放電が充分進行してからオンするので、
該N−MOS90を通して接地線GND2へ流れる放電
電流ICD2のピークは、電流ICD1の1/2〜1/
3程度と小さくできる。また、N−MOS90のゲート
電位(ノードN71)の立上がり時間も、スイッチ回路
50のN−MOS52のゲート電位(ノードN36)の
立上がり時間と比較して、2倍程度と長いので、電流I
CD2の時間当たりの電流量の変化も緩やかなものにで
きる。
OUTの負荷の放電が充分進行してからオンするので、
該N−MOS90を通して接地線GND2へ流れる放電
電流ICD2のピークは、電流ICD1の1/2〜1/
3程度と小さくできる。また、N−MOS90のゲート
電位(ノードN71)の立上がり時間も、スイッチ回路
50のN−MOS52のゲート電位(ノードN36)の
立上がり時間と比較して、2倍程度と長いので、電流I
CD2の時間当たりの電流量の変化も緩やかなものにで
きる。
【0049】次に、入力端子30aが“L”レベルから
“H”レベルに変化した場合の動作を説明する。
“H”レベルに変化した場合の動作を説明する。
【0050】まず、スイッチ回路50及びN−MOS9
0がオフし、スイッチ回路40がオンして出力端子OU
Tの充電がなされ、この充電が充分進行した時点でP−
MOS80がオンする。この時も、充電開始直後に電源
電圧線VCC1よりスイッチ回路40を通って大きな充
電電流IPR1が瞬間的に流れる。また、充電が充分進
行してから、電源電圧線VCC2よりP−MOS80を
通って充電電流IPR2が流れるが、この電流IPR2
のピークは、電流IPR1のそれより遥かに小さく、そ
の時間当たりの電流の変化も小さくできる。
0がオフし、スイッチ回路40がオンして出力端子OU
Tの充電がなされ、この充電が充分進行した時点でP−
MOS80がオンする。この時も、充電開始直後に電源
電圧線VCC1よりスイッチ回路40を通って大きな充
電電流IPR1が瞬間的に流れる。また、充電が充分進
行してから、電源電圧線VCC2よりP−MOS80を
通って充電電流IPR2が流れるが、この電流IPR2
のピークは、電流IPR1のそれより遥かに小さく、そ
の時間当たりの電流の変化も小さくできる。
【0051】(B)モニタバッファM−B周辺の動作 続いて、モニタバッファM−B周辺の動作を明らかにし
つつ、本発明において出力ピンO−1〜O−n,C−M
に生ずるノイズが低減できることを、図7及び図8を参
照しつつ説明する。なお、図7は図1の部分回路図であ
り、モニタバッファM−Bの周辺を示すものである。図
8は図6の各端子等における電圧波形図である。
つつ、本発明において出力ピンO−1〜O−n,C−M
に生ずるノイズが低減できることを、図7及び図8を参
照しつつ説明する。なお、図7は図1の部分回路図であ
り、モニタバッファM−Bの周辺を示すものである。図
8は図6の各端子等における電圧波形図である。
【0052】まず、スイッチバッファS−B1〜S−B
nの出力ピンO−1〜O−nが同時に“H”レベルから
“L”レベルに変化したとする。この時、これまでの説
明より、放電開始直後では各スイッチバッファS−B1
〜S−Bnから接地線GND1を通り、接地端子GND
にn×ICD1の大きな放電電流が瞬間的に流れる。従
って、寄生インダクタンスLG1に大きな逆起電圧が生
じて、図8に示すように、接地線GND1に大きなノイ
ズ電圧VGN1が生ずる。その後、放電が充分進行した
時点で、各スイッチバッファS−B1〜S−Bnから接
地線GND2を通り、接地端子GNDにn×ICD2な
る放電電流が流れる。
nの出力ピンO−1〜O−nが同時に“H”レベルから
“L”レベルに変化したとする。この時、これまでの説
明より、放電開始直後では各スイッチバッファS−B1
〜S−Bnから接地線GND1を通り、接地端子GND
にn×ICD1の大きな放電電流が瞬間的に流れる。従
って、寄生インダクタンスLG1に大きな逆起電圧が生
じて、図8に示すように、接地線GND1に大きなノイ
ズ電圧VGN1が生ずる。その後、放電が充分進行した
時点で、各スイッチバッファS−B1〜S−Bnから接
地線GND2を通り、接地端子GNDにn×ICD2な
る放電電流が流れる。
【0053】前述したように、ICD2《ICD1であ
り、電流ICD2の時間当たりの変化も電流ICD1と
比べて極めて小さい。これにより、接地線GND1に生
ずるノイズ電圧VGN2は、図8に示すように、ノイズ
電圧VGN1の数分の1に極めて小さくできる。
り、電流ICD2の時間当たりの変化も電流ICD1と
比べて極めて小さい。これにより、接地線GND1に生
ずるノイズ電圧VGN2は、図8に示すように、ノイズ
電圧VGN1の数分の1に極めて小さくできる。
【0054】次に、モニタバッファM−Bにおけるノイ
ズ伝播について説明する。
ズ伝播について説明する。
【0055】図7において、接地線GND1,GND2
に生ずるノイズがモニタバッファM−Bの出力ピンO−
Mに伝播する恐れがある場合は、該出力ピンO−Mが
“L”レベルを保持している場合である。この場合、N
−MOS90はオンであり、VOM−VG1≧Vtn
(但し、VOM;出力ピンO−Mの電位、VG1;接地
線GND1の電位)、であるかぎりスイッチ回路50も
オン状態である。また、この時、出力パッドP−M及び
出力ピンO−Mは共に“L”レベル(0v)となってい
る。
に生ずるノイズがモニタバッファM−Bの出力ピンO−
Mに伝播する恐れがある場合は、該出力ピンO−Mが
“L”レベルを保持している場合である。この場合、N
−MOS90はオンであり、VOM−VG1≧Vtn
(但し、VOM;出力ピンO−Mの電位、VG1;接地
線GND1の電位)、であるかぎりスイッチ回路50も
オン状態である。また、この時、出力パッドP−M及び
出力ピンO−Mは共に“L”レベル(0v)となってい
る。
【0056】ここで、接地線GND1に大きなノイズV
GN1が発生すると、出力パッドP−M及び出力ピンO
−Mの電位が接地線GND1の電位VG1(=VGN
1)より低くなって、VOM−VG1=0[v]−VG
N1<0[v]<Vtn、となる。従って、スイッチ回
路50において、電圧閾値素子であるN−MOS51が
オフとなり、接地線GND1のノイズは出力ピンOMに
は伝播しない。この時、N−MOS90はオンであるか
ら、図8に示すように、出力ピンO−Mは“L”レベル
(0v)で安定している。
GN1が発生すると、出力パッドP−M及び出力ピンO
−Mの電位が接地線GND1の電位VG1(=VGN
1)より低くなって、VOM−VG1=0[v]−VG
N1<0[v]<Vtn、となる。従って、スイッチ回
路50において、電圧閾値素子であるN−MOS51が
オフとなり、接地線GND1のノイズは出力ピンOMに
は伝播しない。この時、N−MOS90はオンであるか
ら、図8に示すように、出力ピンO−Mは“L”レベル
(0v)で安定している。
【0057】また、接地線GND2にノイズ電圧VGN
2が生ずると、これはN−MOS90を通って出力ピン
O−Mに伝播する。しかし、このノイズ電圧VGN2
は、前述したように、ノイズ電圧VGN1の数分の1程
度に小さくできるので、出力ピンO−Mに生ずるノイズ
電圧VLNも小さくできる。これにより、寄生インダク
タンスL−Mと負荷容量C−Mとの共鳴現象によって、
VLN>VGN2となっても、VGN2《VGN1であ
るので、従来回路のノイズ電圧VLn(図8に示す)よ
り大幅なノイズ低減が達成できる。
2が生ずると、これはN−MOS90を通って出力ピン
O−Mに伝播する。しかし、このノイズ電圧VGN2
は、前述したように、ノイズ電圧VGN1の数分の1程
度に小さくできるので、出力ピンO−Mに生ずるノイズ
電圧VLNも小さくできる。これにより、寄生インダク
タンスL−Mと負荷容量C−Mとの共鳴現象によって、
VLN>VGN2となっても、VGN2《VGN1であ
るので、従来回路のノイズ電圧VLn(図8に示す)よ
り大幅なノイズ低減が達成できる。
【0058】以上の説明において、各電位の正負及びト
ランジスタの極性を入れ替えれば、n個のスイッチバッ
ファS−B1〜S−Bnが“L”レベルから“H”レベ
ルに変化するとき、“H”レベルの出力を保持するモニ
タバッファM−Bの出力ピンO−Mに生ずるノイズにつ
いても、同様に、大幅な低減が可能であることが明らか
である。
ランジスタの極性を入れ替えれば、n個のスイッチバッ
ファS−B1〜S−Bnが“L”レベルから“H”レベ
ルに変化するとき、“H”レベルの出力を保持するモニ
タバッファM−Bの出力ピンO−Mに生ずるノイズにつ
いても、同様に、大幅な低減が可能であることが明らか
である。
【0059】図9は、本発明の第2の実施例を示す出力
バッファの部分回路図である。
バッファの部分回路図である。
【0060】この出力バッファが図1の出力バッファと
異なる点は、スイッチ回路50をスイッチ回路50aに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路50aは、接地線GND1にソースが
接続されたN−MOS51a(第2の電圧閾値素子)を
有し、そのドレインがN−MOS52a(第2のスイッ
チ素子)のソースに、ゲートが出力端子OUTにそれぞ
れ接続されている。さらに、N−MOS52aのドレイ
ンが出力端子OUTに、ゲートがノードN36にそれぞ
れ接続されている。
異なる点は、スイッチ回路50をスイッチ回路50aに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路50aは、接地線GND1にソースが
接続されたN−MOS51a(第2の電圧閾値素子)を
有し、そのドレインがN−MOS52a(第2のスイッ
チ素子)のソースに、ゲートが出力端子OUTにそれぞ
れ接続されている。さらに、N−MOS52aのドレイ
ンが出力端子OUTに、ゲートがノードN36にそれぞ
れ接続されている。
【0061】いま、ノードN36が“L”レベルである
と、N−MOS52aがオフしてスイッチ回路50aは
オフ状態となる。また、ノードN36が“H”レベルで
あると、N−MOS52aはオンとなる。この時、Vo
ut−Vtn≧VG1であれば、N−MOS51aがオ
ンとなり、スイッチ回路50aはオン状態となる。Vo
ut−Vtn<VG1であれば、N−MOS51aがオ
フとなり、スイッチ回路50aはオフ状態となる。この
ように、動作はスイッチ回路50と同様であり、第1の
実施例と同様の効果が得られる。
と、N−MOS52aがオフしてスイッチ回路50aは
オフ状態となる。また、ノードN36が“H”レベルで
あると、N−MOS52aはオンとなる。この時、Vo
ut−Vtn≧VG1であれば、N−MOS51aがオ
ンとなり、スイッチ回路50aはオン状態となる。Vo
ut−Vtn<VG1であれば、N−MOS51aがオ
フとなり、スイッチ回路50aはオフ状態となる。この
ように、動作はスイッチ回路50と同様であり、第1の
実施例と同様の効果が得られる。
【0062】図10は、本発明の第3の実施例を示す出
力バッファの部分回路図である。
力バッファの部分回路図である。
【0063】この出力バッファが図1の出力バッファと
異なる点は、スイッチ回路40をスイッチ回路40aに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路40aは、ゲートがノードN35に接
続されたP−MOS41a(第1のスイッチ素子)を有
し、そのP−MOS41aのドレインが出力端子OUT
に接続され、さらにそのソースがP−MOS42a(上
位用電圧閾値素子)、のドレインに接続されている。そ
のうえ、P−MOS42aのソースが電源電圧線VCC
1に、ゲートが出力端子OUTにそれぞれ接続されてい
る。
異なる点は、スイッチ回路40をスイッチ回路40aに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路40aは、ゲートがノードN35に接
続されたP−MOS41a(第1のスイッチ素子)を有
し、そのP−MOS41aのドレインが出力端子OUT
に接続され、さらにそのソースがP−MOS42a(上
位用電圧閾値素子)、のドレインに接続されている。そ
のうえ、P−MOS42aのソースが電源電圧線VCC
1に、ゲートが出力端子OUTにそれぞれ接続されてい
る。
【0064】このスイッチ回路40aは、各電位及び極
性を反転すれば、上記第2の実施例と等価であるので、
第2の実施例と同様な効果が得られる。
性を反転すれば、上記第2の実施例と等価であるので、
第2の実施例と同様な効果が得られる。
【0065】図11は、本発明の第4の実施例を示す出
力バッファの部分回路図である。
力バッファの部分回路図である。
【0066】この出力バッファが図1の出力バッファと
異なる点は、スイッチ回路50をスイッチ回路50bに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路50bは、コレクタが出力端子OUT
に、エミッタが接地線GND1にそれぞれ接続されたバ
イポーラトランジスタ51b(第2のバイポーラトラン
ジスタ)を有し、そのバイポーラトランジスタ51bの
ベースがN−MOS52bのソースに接続されている。
さらに、N−MOS52bのドレインが出力端子OUT
に、ゲートがノードN36にそれぞれ接続され、そのソ
ースがN−MOS53bのドレインに接続されている。
N−MOS53bのソースは接地線GND3に、ゲート
がノードN34にそれぞれ接続されている。
異なる点は、スイッチ回路50をスイッチ回路50bに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路50bは、コレクタが出力端子OUT
に、エミッタが接地線GND1にそれぞれ接続されたバ
イポーラトランジスタ51b(第2のバイポーラトラン
ジスタ)を有し、そのバイポーラトランジスタ51bの
ベースがN−MOS52bのソースに接続されている。
さらに、N−MOS52bのドレインが出力端子OUT
に、ゲートがノードN36にそれぞれ接続され、そのソ
ースがN−MOS53bのドレインに接続されている。
N−MOS53bのソースは接地線GND3に、ゲート
がノードN34にそれぞれ接続されている。
【0067】ノードN36が“L”レベルであるとき、
ノードN34は“H”レベルとなっている。この結果、
N−MOS52bがオフし、N−MOS53bがオンし
てバイポーラトランジスタ51bはオフとなる。従っ
て、スイッチ回路50bはオフとなる。また、ノードN
36が“H”レベルであるとき、ノードN34は“L”
レベルであってN−MOS52bがオン、N−MOS5
3bがオフである。ここで、Vout−VBE>VG1
(但し、VBE;順方向ベース・エミッタ接合電圧
(0.7v))、であれば、バイポーラトランジスタ5
1bはオンである。
ノードN34は“H”レベルとなっている。この結果、
N−MOS52bがオフし、N−MOS53bがオンし
てバイポーラトランジスタ51bはオフとなる。従っ
て、スイッチ回路50bはオフとなる。また、ノードN
36が“H”レベルであるとき、ノードN34は“L”
レベルであってN−MOS52bがオン、N−MOS5
3bがオフである。ここで、Vout−VBE>VG1
(但し、VBE;順方向ベース・エミッタ接合電圧
(0.7v))、であれば、バイポーラトランジスタ5
1bはオンである。
【0068】一方、接地線GND1にノイズが乗り、V
G1>Vout−VBEとなると、バイポーラトランジ
スタ51bはそのベースとエミッタが逆バイアスとなっ
てオフとなる。即ち、バイポーラトランジスタ51bは
電圧閾値素子として働く。このように、スイッチ回路5
0bにおいても、スイッチ回路50と同様の論理動作を
行い、接地線GND1に生ずるノイズが出力端子OUT
に伝播することを防止できる。
G1>Vout−VBEとなると、バイポーラトランジ
スタ51bはそのベースとエミッタが逆バイアスとなっ
てオフとなる。即ち、バイポーラトランジスタ51bは
電圧閾値素子として働く。このように、スイッチ回路5
0bにおいても、スイッチ回路50と同様の論理動作を
行い、接地線GND1に生ずるノイズが出力端子OUT
に伝播することを防止できる。
【0069】図12は、本発明の第5の実施例を示す出
力バッファの部分回路図である。
力バッファの部分回路図である。
【0070】この出力バッファが図1の出力バッファと
異なる点は、スイッチ回路40をスイッチ回路40bに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路40bは、コレクタが電源電圧線VC
C1に、エミッタが出力端子OUTにそれぞれ接続され
たバイポーラトランジスタ41b(第1のバイポーラト
ランジスタ)を有し、そのバイポーラトランジスタ41
bのベースがP−MOS42b(第1のスイッチ素子)
のドレイン及びN−MOS43bのドレインに共通接続
されている。さらに、P−MOS42b及びN−MOS
43bの各ゲートがノードN35に共通接続され、P−
MOS42bのソースが電源電圧線VCC3に、N−M
OS43bのソースが出力端子OUTにそれぞれ接続さ
れている。
異なる点は、スイッチ回路40をスイッチ回路40bに
置換えた点であり、その他の構成要素は図1と同一であ
る。スイッチ回路40bは、コレクタが電源電圧線VC
C1に、エミッタが出力端子OUTにそれぞれ接続され
たバイポーラトランジスタ41b(第1のバイポーラト
ランジスタ)を有し、そのバイポーラトランジスタ41
bのベースがP−MOS42b(第1のスイッチ素子)
のドレイン及びN−MOS43bのドレインに共通接続
されている。さらに、P−MOS42b及びN−MOS
43bの各ゲートがノードN35に共通接続され、P−
MOS42bのソースが電源電圧線VCC3に、N−M
OS43bのソースが出力端子OUTにそれぞれ接続さ
れている。
【0071】ノードN35が“H”レベルであると、P
−MOS42bがオフ、N−MOS43bがオンとなっ
てバイポーラトランジスタ41bがオフし、スイッチ回
路40bはオフとなる。
−MOS42bがオフ、N−MOS43bがオンとなっ
てバイポーラトランジスタ41bがオフし、スイッチ回
路40bはオフとなる。
【0072】ノードN35が“L”レベルであると、出
力端子OUTの電位Vout、電源電圧線VCC3の電
位Vv3に対して、Vv3−VBE≧Vout、であれ
ば、バイポーラトランジスタ41bはオンし、スイッチ
回路40bはオン状態となる。一方、電源電圧線VCC
1に負のノイズが乗ってその電位が低下する場合、バイ
ポーラトランジスタ41bのベースがコレクタに逆電流
が瞬間的に生ずるが、ベースと電源電圧線VCC3との
間にあるP−MOS42bによって減衰するので、ノイ
ズの出力端子OUTへの伝播は防止できる。即ち、バイ
ポーラトランジスタ41bも電圧閾値素子として働く。
力端子OUTの電位Vout、電源電圧線VCC3の電
位Vv3に対して、Vv3−VBE≧Vout、であれ
ば、バイポーラトランジスタ41bはオンし、スイッチ
回路40bはオン状態となる。一方、電源電圧線VCC
1に負のノイズが乗ってその電位が低下する場合、バイ
ポーラトランジスタ41bのベースがコレクタに逆電流
が瞬間的に生ずるが、ベースと電源電圧線VCC3との
間にあるP−MOS42bによって減衰するので、ノイ
ズの出力端子OUTへの伝播は防止できる。即ち、バイ
ポーラトランジスタ41bも電圧閾値素子として働く。
【0073】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。
【0074】(a)制御回路30中のインバータ31を
省略して、入力端子30aの反転論理の出力を得ること
も可能である。
省略して、入力端子30aの反転論理の出力を得ること
も可能である。
【0075】(b)遅延回路60,70において、イン
バータ回路を偶数段縦続接続して構成してもよい。
バータ回路を偶数段縦続接続して構成してもよい。
【0076】(c)電源電圧線VCC2及び接地線GN
D2からなる電位供給線対のいずれにも大きなノイズが
生ぜず、また、電源電圧線VCC3及び接地線GND3
にも大きなノイズが生じない場合は、同電位を供給する
電源電圧線VCC2と電源電圧線VCC3とを、また接
地線GND2と接地線GND3とをそれぞれ接続して共
通のパッケージピンより電位を供給しても、上記実施例
と同様の効果が得られる。
D2からなる電位供給線対のいずれにも大きなノイズが
生ぜず、また、電源電圧線VCC3及び接地線GND3
にも大きなノイズが生じない場合は、同電位を供給する
電源電圧線VCC2と電源電圧線VCC3とを、また接
地線GND2と接地線GND3とをそれぞれ接続して共
通のパッケージピンより電位を供給しても、上記実施例
と同様の効果が得られる。
【0077】(d)本発明の適用を電源電圧線側または
接地線側のいずれか一方のみに限り、出力端子OUTと
外部電源電圧端子VCCまたは外部接地端子GNDとの
間の回路構成を従来の図2と同一とするような変形も可
能である。
接地線側のいずれか一方のみに限り、出力端子OUTと
外部電源電圧端子VCCまたは外部接地端子GNDとの
間の回路構成を従来の図2と同一とするような変形も可
能である。
【0078】
【発明の効果】以上詳細に説明したように、第1〜第5
の発明によれば、上位電位線及び下位電位線のいずれか
一方または両方を分岐し、各出力バッファに、複数の第
1及び第2のスイッチ素子、制御手段、上位用電圧閾値
素子及び下位用電圧閾値素子をそれぞれ設け、制御手段
により該第1または第2のスイッチ素子が順次オンする
ようにしたので、複数の出力バッファが同時にスイッチ
ングして、最初にオンする第1または第2のスイッチ素
子に対応した上位電位線または下位電位線に大きなノイ
ズ電圧波が発生しても、このノイズの伝播経路に上位用
電圧閾値素子または下位用電圧閾値素子が設けられてい
るため、出力端子への伝播を防止することができる。
の発明によれば、上位電位線及び下位電位線のいずれか
一方または両方を分岐し、各出力バッファに、複数の第
1及び第2のスイッチ素子、制御手段、上位用電圧閾値
素子及び下位用電圧閾値素子をそれぞれ設け、制御手段
により該第1または第2のスイッチ素子が順次オンする
ようにしたので、複数の出力バッファが同時にスイッチ
ングして、最初にオンする第1または第2のスイッチ素
子に対応した上位電位線または下位電位線に大きなノイ
ズ電圧波が発生しても、このノイズの伝播経路に上位用
電圧閾値素子または下位用電圧閾値素子が設けられてい
るため、出力端子への伝播を防止することができる。
【0079】さらに、制御手段により、各出力端子の負
荷の充放電が充分進行した後、次段以降の第1または第
2のスイッチ素子が順次オンするので、次段以降の上位
電位線または下位電位線に生ずるノイズ電圧波は極めて
小さなものにできる。これにより、出力端子に生ずるノ
イズの大幅な低減が可能となり、出力端子に接続されて
いる次段回路の誤動作を防止することができる。
荷の充放電が充分進行した後、次段以降の第1または第
2のスイッチ素子が順次オンするので、次段以降の上位
電位線または下位電位線に生ずるノイズ電圧波は極めて
小さなものにできる。これにより、出力端子に生ずるノ
イズの大幅な低減が可能となり、出力端子に接続されて
いる次段回路の誤動作を防止することができる。
【図1】本発明の第1の実施例を示す出力バッファの回
路図である。
路図である。
【図2】従来の出力バッファの一構成例を示す構成図で
ある。
ある。
【図3】従来の半導体集積回路の部分回路図である。
【図4】図3中のモニタバッファの周辺部分回路図であ
る。
る。
【図5】図3中の接地線に生ずるノイズ電圧波を示す図
である。
である。
【図6】図1の出力バッファを含む半導体集積回路の部
分回路図である。
分回路図である。
【図7】図1の部分回路図である。
【図8】図6の各端子等における電圧波形図である。
【図9】本発明の第2の実施例を示す出力バッファの部
分回路図である。
分回路図である。
【図10】本発明の第3の実施例を示す出力バッファの
部分回路図である。
部分回路図である。
【図11】本発明の第4の実施例を示す出力バッファの
部分回路図である。
部分回路図である。
【図12】本発明の第5の実施例を示す出力バッファの
部分回路図である。
部分回路図である。
30 制御回路 41,41a,42b,80 第1のスイッチ素子 52,52a,52b,90 第2のスイッチ素子 41b,42,42a 上位用電圧閾値素子 51,51a,51b 下位用電圧閾値素子 60,70 遅延回路 VCC1〜3 電源電圧線 GND1〜3 接地線 OUT 出力端子
Claims (5)
- 【請求項1】 上位電位線と下位電位線との間に接続さ
れ、入力電位に基づきスイッチング動作を行って前記上
位電位線または下位電位線上の電位に対応した所定の出
力電位を出力端子へ出力する複数の出力バッファを有す
る半導体集積回路において、前記上位電位線及び下位電
位線をそれぞれ分岐して複数の電位供給線対として構成
し、前記各出力バッファは、前記複数の電位供給線対に
おける各上位電位線側から前記出力端子へ供給される電
流を前記入力電位に基づきそれぞれスイッチングする複
数の第1のスイッチ素子と、前記各第1のスイッチ素子
に対してそれぞれ相補的にオン・オフ動作し、前記出力
端子側から前記上位電位線に対応する下位電位線側へ供
給される電流をそれぞれスイッチングする複数の第2の
スイッチ素子と、前記入力電位に基づき、前記各第1の
スイッチ素子または第2のスイッチ素子を一定の遅延時
間を持って順次オンする制御手段と、前記複数の第1の
スイッチ素子のうち、少なくとも前記制御手段により最
初にオンする第1のスイッチ素子に接続され、前記上位
電位線に生ずるノイズを消去するための上位用電圧閾値
素子と、前記制御手段により最初にオンする前記第1の
スイッチ素子に対応した第2のスイッチ素子に接続さ
れ、前記下位電位線に生ずるノイズを消去するための下
位用電圧閾値素子とを、それぞれ備えたことを特徴とす
る半導体集積回路。 - 【請求項2】 上位電位線と下位電位線との間に接続さ
れ、入力電位に基づきスイッチング動作を行って前記上
位電位線または下位電位線上の電位に対応した所定の出
力電位を出力端子へ出力する複数の出力バッファを有す
る半導体集積回路において、前記上位電位線を複数に分
岐し、前記各出力バッファは、分岐された前記各上位電
位線側から前記出力端子へ供給される電流を前記入力電
位に基づきそれぞれスイッチングする複数の第1のスイ
ッチ素子と、前記各第1のスイッチ素子に対してそれぞ
れ相補的にオン・オフ動作し、前記出力端子側から前記
下位電位線側へ供給される電流をそれぞれスイッチング
する複数の第2のスイッチ素子と、前記入力電位に基づ
き、前記各第1のスイッチ素子または第2のスイッチ素
子を一定の遅延時間を持って順次オンする制御手段と、
前記複数の第1のスイッチ素子のうち、少なくとも前記
制御手段により最初にオンする第1のスイッチ素子に接
続され、前記上位電位線に生ずるノイズを消去するため
の上位用電圧閾値素子とを、それぞれ備えたことを特徴
とする半導体集積回路。 - 【請求項3】 上位電位線と下位電位線との間に接続さ
れ、入力電位に基づきスイッチング動作を行って前記上
位電位線または下位電位線上の電位に対応した所定の出
力電位を出力端子へ出力する複数の出力バッファを有す
る半導体集積回路において、前記下位電位線を複数に分
岐し、前記各出力バッファは、前記上位電位線側から前
記出力端子へ供給される電流を前記入力電位に基づきそ
れぞれスイッチングする複数の第1のスイッチ素子と、
前記各第1のスイッチ素子に対してそれぞれ相補的にオ
ン・オフ動作し、前記出力端子側から分岐された前記各
下位電位線側へ供給される電流をそれぞれスイッチング
する複数の第2のスイッチ素子と、前記入力電位に基づ
き、前記各第1のスイッチ素子または第2のスイッチ素
子を一定の遅延時間を持って順次オンする制御手段と、
前記複数の第2のスイッチ素子のうち、少なくとも前記
制御手段により最初にオンする第2のスイッチ素子に接
続され、前記下位電位線に生ずるノイズを消去するため
の下位用電圧閾値素子とを、それぞれ備えたことを特徴
とする半導体集積回路。 - 【請求項4】請求項1、2または3記載の半導体集積回
路において、前記上位用及び下位用電圧閾値素子は、各
ゲートが前記出力端子に接続されたMOSトランジスタ
で構成した半導体集積回路。 - 【請求項5】 請求項1、2または3記載の半導体集積
回路において、前記上位用電圧閾値素子は、ベースが前
記第1のスイッチ素子の出力側に、コレクタが前記上位
電位線に、エミッタが前記出力端子にそれぞれ接続され
た第1のバイポーラトランジスタで構成し、前記下位用
電圧閾値素子は、ベースが前記第2のスイッチ素子の出
力側に、コレクタが前記出力端子に、エミッタが前記下
位電位線にそれぞれ接続された第2のバイポーラトラン
ジスタで構成した半導体集積回路。
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