JPH1098367A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH1098367A JPH1098367A JP8252138A JP25213896A JPH1098367A JP H1098367 A JPH1098367 A JP H1098367A JP 8252138 A JP8252138 A JP 8252138A JP 25213896 A JP25213896 A JP 25213896A JP H1098367 A JPH1098367 A JP H1098367A
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- circuit
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Abstract
(57)【要約】
【課題】 ショットキーゲート型のＦＥＴを用いた半導
体論理回路において、電源電圧がゲートオン電圧より大
きい場合、ゲートリーク電流の急増を抑制することで低
消費電力化，プルアップ動作の高速化を図ること。 【解決手段】 プッシュプル回路100 とＤＣＦＬ論理回
路200 トランスファゲート６とからなり、ＤＣＦＬ論理
回路200 の出力ｂは、プッシュプル回路100 を構成する
ＦＥＴのうち低電圧電源側のＦＥＴ２のゲートに接続
し、ＤＣＦＬ論理回路200 の入力と、プッシュプル回路
100 を構成するＦＥＴのうち高電圧電源側のＦＥＴ１の
ゲートとの間に、トランスファゲート６を接続し、その
ゲート電位をゲートダイオードオン電圧ＶF ＋閾値電圧
ＶT とする。これにより、入力ＩＮがＶF より大となる
と、ＦＥＴ６がオフとなるので、ＦＥＴ３のゲートリー
ク電流がなくなると共に、入力ＩＮのハイレベルがＶF
でクランプされないので、ＦＥＴ１のゲートのハイレベ
ルが大となり、プルアップ能力が大となる。
体論理回路において、電源電圧がゲートオン電圧より大
きい場合、ゲートリーク電流の急増を抑制することで低
消費電力化，プルアップ動作の高速化を図ること。 【解決手段】 プッシュプル回路100 とＤＣＦＬ論理回
路200 トランスファゲート６とからなり、ＤＣＦＬ論理
回路200 の出力ｂは、プッシュプル回路100 を構成する
ＦＥＴのうち低電圧電源側のＦＥＴ２のゲートに接続
し、ＤＣＦＬ論理回路200 の入力と、プッシュプル回路
100 を構成するＦＥＴのうち高電圧電源側のＦＥＴ１の
ゲートとの間に、トランスファゲート６を接続し、その
ゲート電位をゲートダイオードオン電圧ＶF ＋閾値電圧
ＶT とする。これにより、入力ＩＮがＶF より大となる
と、ＦＥＴ６がオフとなるので、ＦＥＴ３のゲートリー
ク電流がなくなると共に、入力ＩＮのハイレベルがＶF
でクランプされないので、ＦＥＴ１のゲートのハイレベ
ルが大となり、プルアップ能力が大となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体論理回路に関
し、特にゲートがダイオード特性を有するＦＥＴを使用
した半導体論理回路に関するものである。
し、特にゲートがダイオード特性を有するＦＥＴを使用
した半導体論理回路に関するものである。
【０００２】
【従来の技術】ＧａＡｓＦＥＴは、ＳｉよりＧａＡｓの
移動度が数倍大きいこと、同ゲート長のＳｉのＭＯＳＦ
ＥＴと比べた場合、ゲートダイオードオン電圧ＶＦ程度
の電源電圧でも電流駆動能力が優れていること、ドレイ
ン電流飽和電圧が低いことなどから、特に低電圧電源時
においても高速性を保ちつつ低消費電力化が可能であ
り、その特徴を生かしてＩＣが開発されている。
移動度が数倍大きいこと、同ゲート長のＳｉのＭＯＳＦ
ＥＴと比べた場合、ゲートダイオードオン電圧ＶＦ程度
の電源電圧でも電流駆動能力が優れていること、ドレイ
ン電流飽和電圧が低いことなどから、特に低電圧電源時
においても高速性を保ちつつ低消費電力化が可能であ
り、その特徴を生かしてＩＣが開発されている。
【０００３】ＧａＡｓ論理回路では、従来、図５に示し
たプッシュプル回路１００を用いて負荷の大きな回路を
駆動する場合がある。この時、プッシュプル回路１００
の入力ＩＮとノードｂとの間には相補信号を生成するた
めのインバータ回路２００が必要である。
たプッシュプル回路１００を用いて負荷の大きな回路を
駆動する場合がある。この時、プッシュプル回路１００
の入力ＩＮとノードｂとの間には相補信号を生成するた
めのインバータ回路２００が必要である。
【０００４】図５の回路について詳述すると、プッシュ
プル回路１００においては、高電圧電源ＶDDと低電圧電
源ＶEEとの間に、エンハンスメント型ＦＥＴ（以下、Ｅ
ＦＥＴと称す）１，２が直列接続されており、その直列
接続点（ノードｃ）から回路出力ＯＵＴが導出されてい
る。尚、コンデンサ５は負荷容量を示している。
プル回路１００においては、高電圧電源ＶDDと低電圧電
源ＶEEとの間に、エンハンスメント型ＦＥＴ（以下、Ｅ
ＦＥＴと称す）１，２が直列接続されており、その直列
接続点（ノードｃ）から回路出力ＯＵＴが導出されてい
る。尚、コンデンサ５は負荷容量を示している。
【０００５】ＥＦＥＴ１のゲートには回路入力ＩＮ（ノ
ードａ）が供給されており、ＥＦＥＴ２のゲートにはそ
の相補信号が供給されることにより、出力ＯＵＴにおい
てプッシュプル駆動が可能となる。そのために、入力信
号ＩＮを反転するためのインバータ２００が設けられて
いる。このインバータ回路２００はＤＣＦＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路であ
り、ゲートとソースとが共通接続（短絡）されたディプ
レッション型ＦＥＴ（ＤＦＥＴと称す）４と、このＤＦ
ＥＴ４を負荷とするＥＦＥＴ３とが、高電圧電源ＶDDと
低電圧電源ＶEEとの間に直列接続されている。このイン
バータ回路２００の出力がＥＦＥＴ２のゲート駆動入力
となっている。
ードａ）が供給されており、ＥＦＥＴ２のゲートにはそ
の相補信号が供給されることにより、出力ＯＵＴにおい
てプッシュプル駆動が可能となる。そのために、入力信
号ＩＮを反転するためのインバータ２００が設けられて
いる。このインバータ回路２００はＤＣＦＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路であ
り、ゲートとソースとが共通接続（短絡）されたディプ
レッション型ＦＥＴ（ＤＦＥＴと称す）４と、このＤＦ
ＥＴ４を負荷とするＥＦＥＴ３とが、高電圧電源ＶDDと
低電圧電源ＶEEとの間に直列接続されている。このイン
バータ回路２００の出力がＥＦＥＴ２のゲート駆動入力
となっている。
【０００６】図６は図５の回路における各ノードａ〜ｃ
の波形例を示している。ここで、ＶF はＥＦＥＴ１〜３
のゲートダイオードのオン電圧であり、ＶT はＥＦＥＴ
１〜３の閾値電圧である。
の波形例を示している。ここで、ＶF はＥＦＥＴ１〜３
のゲートダイオードのオン電圧であり、ＶT はＥＦＥＴ
１〜３の閾値電圧である。
【０００７】この場合、電源電圧ＶDDがＶF より大きく
なると、ＥＦＥＴ３のゲートリーク電流が急増し、無駄
な電力を消費することになる。
なると、ＥＦＥＴ３のゲートリーク電流が急増し、無駄
な電力を消費することになる。
【０００８】図７は図５の回路に、更に、他のプッシュ
プル回路３００を付加し、インバータ回路２００の出力
にてこのプッシュプル回路３００を駆動している。この
時、プッシュプル回路１００と３００とは互いに相補的
に駆動制御される様になっている。
プル回路３００を付加し、インバータ回路２００の出力
にてこのプッシュプル回路３００を駆動している。この
時、プッシュプル回路１００と３００とは互いに相補的
に駆動制御される様になっている。
【０００９】尚、プッシュプル回路３００は、ＥＦＥＴ
７，８が電源ＶDDとＶEEとに間に直列接続された構成で
あり、出力負荷がコンデンサ１０として示されている。
７，８が電源ＶDDとＶEEとに間に直列接続された構成で
あり、出力負荷がコンデンサ１０として示されている。
【００１０】この例においても、図５の回路と同様に、
電源電圧ＶDDがＶF より大となると、ＥＦＥＴ３のゲー
トリーク電流が急増し、無駄な電力が消費されるのであ
る。
電源電圧ＶDDがＶF より大となると、ＥＦＥＴ３のゲー
トリーク電流が急増し、無駄な電力が消費されるのであ
る。
【００１１】この問題を回避するために、例えば、特開
平１−２５１３９号公報において、図８に示した回路が
提案されている。図８において、図５と同等部分は同一
符号により示されている。
平１−２５１３９号公報において、図８に示した回路が
提案されている。図８において、図５と同等部分は同一
符号により示されている。
【００１２】この回路は、ＥＦＥＴ３のゲートリーク電
流を抵抗１１によって抑制し、ＥＦＥＴ３のゲートの充
放電をＤＦＥＴ１０で高速化している。
流を抵抗１１によって抑制し、ＥＦＥＴ３のゲートの充
放電をＤＦＥＴ１０で高速化している。
【００１３】また、特開昭６２−７３６７４号公報の様
に、回路技術によりゲートリーク電流を抑制するもので
はなく、ゲート下の結晶構造を工夫することによりゲー
トリーク電流を抑制することも提案されている。
に、回路技術によりゲートリーク電流を抑制するもので
はなく、ゲート下の結晶構造を工夫することによりゲー
トリーク電流を抑制することも提案されている。
【００１４】
【発明が解決しようとする課題】図８に示した回路（特
開平１−２５１３９１号公報）を用いてＥＦＥＴ３のゲ
ートリーク電流を削減する場合、入力ＩＮの電位がＶF
付近にまで下がっても、ＤＦＥＴ１０と並列に抵抗１１
が接続されているためにゲートリーク電流を劇的に削減
することはできないという課題があった。
開平１−２５１３９１号公報）を用いてＥＦＥＴ３のゲ
ートリーク電流を削減する場合、入力ＩＮの電位がＶF
付近にまで下がっても、ＤＦＥＴ１０と並列に抵抗１１
が接続されているためにゲートリーク電流を劇的に削減
することはできないという課題があった。
【００１５】そこで、本発明の目的は、上記した従来の
化合物半導体論理回路において、高電圧電源ＶDDがＶF
より大きい場合、ゲートリーク電流を抑制することで低
消費電力化を図ることである。
化合物半導体論理回路において、高電圧電源ＶDDがＶF
より大きい場合、ゲートリーク電流を抑制することで低
消費電力化を図ることである。
【００１６】
【課題を解決するための手段】本発明によれば、ゲート
がダイオード特性を有するＦＥＴを使用した半導体論理
回路であって、第１の高電圧電源と低電圧電源との間に
設けられ回路入力に応じてゲートが駆動されるエンハン
スメント型ＦＥＴを有するインバータ回路と、前記回路
入力と前記ＦＥＴのゲートとの間に設けられゲートに当
該ゲートダイオードオン電圧より閾値電圧だけ高い第２
の高電圧電源が印加されたトランスファゲートとして動
作するエンハンスメント型ＦＥＴを含むことを特徴とす
る半導体論理回路が得られる。
がダイオード特性を有するＦＥＴを使用した半導体論理
回路であって、第１の高電圧電源と低電圧電源との間に
設けられ回路入力に応じてゲートが駆動されるエンハン
スメント型ＦＥＴを有するインバータ回路と、前記回路
入力と前記ＦＥＴのゲートとの間に設けられゲートに当
該ゲートダイオードオン電圧より閾値電圧だけ高い第２
の高電圧電源が印加されたトランスファゲートとして動
作するエンハンスメント型ＦＥＴを含むことを特徴とす
る半導体論理回路が得られる。
【００１７】また、本発明によれば、ゲートがダイオー
ド特性を有するＦＥＴを使用した半導体論理回路であっ
て、第１の高電圧電源と低電圧電源との間に第１及び第
２のエンハンス型ＦＥＴが直列接続されこの第１のＦＥ
Ｔのゲート入力として回路入力が供給されたプッシュプ
ル回路と、前記第１の高電圧電源と低電圧電源との間に
設けられ前記回路入力に応じてゲートが駆動される第３
のエンハンスメント型ＦＥＴを有するインバータ回路
と、前記回路入力と前記第３のＦＥＴのゲートとの間に
設けられゲートに当該ゲートダイオードオン電圧より閾
値電圧だけ高い第２の高電圧電源が印加された第４のエ
ンハンスメント型ＦＥＴとを含み、前記インバータ回路
の出力を前記第２のＦＥＴのゲート入力とすることを特
徴とする半導体論理回路が得られる。
ド特性を有するＦＥＴを使用した半導体論理回路であっ
て、第１の高電圧電源と低電圧電源との間に第１及び第
２のエンハンス型ＦＥＴが直列接続されこの第１のＦＥ
Ｔのゲート入力として回路入力が供給されたプッシュプ
ル回路と、前記第１の高電圧電源と低電圧電源との間に
設けられ前記回路入力に応じてゲートが駆動される第３
のエンハンスメント型ＦＥＴを有するインバータ回路
と、前記回路入力と前記第３のＦＥＴのゲートとの間に
設けられゲートに当該ゲートダイオードオン電圧より閾
値電圧だけ高い第２の高電圧電源が印加された第４のエ
ンハンスメント型ＦＥＴとを含み、前記インバータ回路
の出力を前記第２のＦＥＴのゲート入力とすることを特
徴とする半導体論理回路が得られる。
【００１８】そして、前記回路入力はｎ本（ｎは２以上
の整数）の論理入力信号であり、前記第１のＦＥＴは、
前記ｎ本の論理入力信号に夫々対応して設けられ対応論
理入力信号がゲートに夫々供給されたｎ個の並列接続ト
ランジスタからなり、前記第４のＦＥＴは、前記ｎ本の
論理入力信号に夫々対応して設けられ対応論理入力信号
がドレインに夫々供給されたｎ個のトランジスタからな
り、前記第３のＦＥＴは、前記第４のＦＥＴを構成する
ｎ個のトランジスタに対応して設けられ対応トランジス
タのソースにゲートが夫々接続されたｎ個の並列接続ト
ランジスタからなることを特徴とする。
の整数）の論理入力信号であり、前記第１のＦＥＴは、
前記ｎ本の論理入力信号に夫々対応して設けられ対応論
理入力信号がゲートに夫々供給されたｎ個の並列接続ト
ランジスタからなり、前記第４のＦＥＴは、前記ｎ本の
論理入力信号に夫々対応して設けられ対応論理入力信号
がドレインに夫々供給されたｎ個のトランジスタからな
り、前記第３のＦＥＴは、前記第４のＦＥＴを構成する
ｎ個のトランジスタに対応して設けられ対応トランジス
タのソースにゲートが夫々接続されたｎ個の並列接続ト
ランジスタからなることを特徴とする。
【００１９】本発明の作用を述べる。ゲートリーク電流
削減の対象であるＥＦＥＴのゲートに、ゲート電位をゲ
ートダイオードオン電圧ＶF ＋閾値電圧ＶT としたパス
トランジスタ（トランスファゲート）のソースを接続す
るため、該パストランジスタのドレイン電位が上昇して
も、該パストランジスタのソース電位がＶF になると、
そのゲート−ソース電圧はＶT となり、ゲートリーク電
流は流れず、低消費電力化を図ることができる。
削減の対象であるＥＦＥＴのゲートに、ゲート電位をゲ
ートダイオードオン電圧ＶF ＋閾値電圧ＶT としたパス
トランジスタ（トランスファゲート）のソースを接続す
るため、該パストランジスタのドレイン電位が上昇して
も、該パストランジスタのソース電位がＶF になると、
そのゲート−ソース電圧はＶT となり、ゲートリーク電
流は流れず、低消費電力化を図ることができる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００２１】図１はこの発明の第１の実施例を表した回
路図であり、図５と同等部分は同一符号により示してい
る。図１において、プッシュプル回路１００の入力ＩＮ
は、第１の高電圧電源ＶDD側のＥＦＥＴ１のゲートに接
続されており、入力反転信号を生成するためのインバー
タ２００の出力は低電圧電源ＶEE側のＥＦＥＴ２のゲー
トに接続されている。
路図であり、図５と同等部分は同一符号により示してい
る。図１において、プッシュプル回路１００の入力ＩＮ
は、第１の高電圧電源ＶDD側のＥＦＥＴ１のゲートに接
続されており、入力反転信号を生成するためのインバー
タ２００の出力は低電圧電源ＶEE側のＥＦＥＴ２のゲー
トに接続されている。
【００２２】このインバータ２００の入力（ノードｄ）
と、入力ＩＮとの間にはトランスファゲート６を接続
し、そのゲートには第２の高電圧電源が印加されてい
る。この電圧値としては、ゲートダイオードオン電圧Ｖ
F ＋閾値電圧ＶT とする。
と、入力ＩＮとの間にはトランスファゲート６を接続
し、そのゲートには第２の高電圧電源が印加されてい
る。この電圧値としては、ゲートダイオードオン電圧Ｖ
F ＋閾値電圧ＶT とする。
【００２３】図１に示した本発明の第１の実施例の動作
を図２を参照して説明する。図２は入力ＩＮ（ノード
ａ）をＤＣＦＬ論理回路で駆動した時の各ノードａ〜ｃ
の波形例を示した図である。この時、ＤＣＦＬインバー
タ２００の出力ノードｂはＥＦＥＴ２のゲートダイオー
ドでクランプされるため、ハイレベルはＶF までしか上
がらない。
を図２を参照して説明する。図２は入力ＩＮ（ノード
ａ）をＤＣＦＬ論理回路で駆動した時の各ノードａ〜ｃ
の波形例を示した図である。この時、ＤＣＦＬインバー
タ２００の出力ノードｂはＥＦＥＴ２のゲートダイオー
ドでクランプされるため、ハイレベルはＶF までしか上
がらない。
【００２４】一方、ＥＦＥＴ６のゲートには（ＶF ＋Ｖ
T ）の電圧が供給されているため、入力ＩＮの電位が上
昇した時、ノードｄ（ＥＦＥＴ３のゲート）の電位も上
昇するが、ＶF を越えるとＥＦＥＴ６のソース（ノード
ｄ）の電位ＶF でクランプされ、ＥＦＥＴ６のゲート−
ソース間電圧はＶT となるためにＥＦＥＴ６はオフす
る。このため、無駄なゲートリーク電流を殆ど消費する
ことなく、低消費電力化が図れる。
T ）の電圧が供給されているため、入力ＩＮの電位が上
昇した時、ノードｄ（ＥＦＥＴ３のゲート）の電位も上
昇するが、ＶF を越えるとＥＦＥＴ６のソース（ノード
ｄ）の電位ＶF でクランプされ、ＥＦＥＴ６のゲート−
ソース間電圧はＶT となるためにＥＦＥＴ６はオフす
る。このため、無駄なゲートリーク電流を殆ど消費する
ことなく、低消費電力化が図れる。
【００２５】また、入力端子ＩＮの電位はＶF でクラン
プされることなく、図２に示す様にハイレベルまで上昇
することが可能となるため、プッシュプル回路１００の
出力端子ＯＵＴ（ノードｃ）に負荷容量５を付けた場
合、出力ノードｃの電位はＶFより高い電位（ＶDD−ＶT
）に上昇する。その結果、ＥＦＥＴ１のゲート−ソー
ス間電圧が増加するため、ドレイン電流が大きくなり、
プッシュプル回路のプルアップ動作が高速化される。
プされることなく、図２に示す様にハイレベルまで上昇
することが可能となるため、プッシュプル回路１００の
出力端子ＯＵＴ（ノードｃ）に負荷容量５を付けた場
合、出力ノードｃの電位はＶFより高い電位（ＶDD−ＶT
）に上昇する。その結果、ＥＦＥＴ１のゲート−ソー
ス間電圧が増加するため、ドレイン電流が大きくなり、
プッシュプル回路のプルアップ動作が高速化される。
【００２６】本発明の第２の実施例を図面を参照して説
明する。図３は本発明の第２の実施例を示す回路図であ
る。これは、第１の実施例を図７に示した単相入力相補
出力論理回路に応用したものであり、図１，７と同等部
分は同一符号にて示している。相補信号を発生させるた
めのＤＣＦＬインバータ回路２００と、その相補出力信
号を受けて駆動されるためのプッシュプル回路１００，
３００と、ゲートリーク電流をカットオフさせるための
ＥＦＥＴ６，９とから構成される。
明する。図３は本発明の第２の実施例を示す回路図であ
る。これは、第１の実施例を図７に示した単相入力相補
出力論理回路に応用したものであり、図１，７と同等部
分は同一符号にて示している。相補信号を発生させるた
めのＤＣＦＬインバータ回路２００と、その相補出力信
号を受けて駆動されるためのプッシュプル回路１００，
３００と、ゲートリーク電流をカットオフさせるための
ＥＦＥＴ６，９とから構成される。
【００２７】この時、ノードｂ，ｄはＥＦＥＴ２，８の
各ゲートダイオードで夫々クランプされるため、ハイレ
ベルはＶF までしか上がらない。
各ゲートダイオードで夫々クランプされるため、ハイレ
ベルはＶF までしか上がらない。
【００２８】一方、ＥＦＥＴ６と９の各ゲートには（Ｖ
F ＋ＶT ）の電圧が供給されている。入力端子ＩＮの電
位がハイレベルの時、ノードｄの電位も上昇するが、Ｖ
F を越えるとＥＦＥＴ６のソース（ノードｄ）の電位は
ＶF でクランプされ、ＥＦＥＴ６のゲートソース間電圧
はＶT となるために、ＥＦＥＴ６はオフする。
F ＋ＶT ）の電圧が供給されている。入力端子ＩＮの電
位がハイレベルの時、ノードｄの電位も上昇するが、Ｖ
F を越えるとＥＦＥＴ６のソース（ノードｄ）の電位は
ＶF でクランプされ、ＥＦＥＴ６のゲートソース間電圧
はＶT となるために、ＥＦＥＴ６はオフする。
【００２９】入力端子ＩＮの電位がローレベルの時、ノ
ードｅ（ＥＦＥＴ３のドレイン出力）の電位も上昇する
が、ＶF を越えるとＥＦＥＴ９のソース（ノードｂ）の
電位はＶF でクランプされ、ＥＦＥＴ９のゲートソース
間電圧はＶT となるために、ＥＦＥＴ９はオフする。
ードｅ（ＥＦＥＴ３のドレイン出力）の電位も上昇する
が、ＶF を越えるとＥＦＥＴ９のソース（ノードｂ）の
電位はＶF でクランプされ、ＥＦＥＴ９のゲートソース
間電圧はＶT となるために、ＥＦＥＴ９はオフする。
【００３０】つまり、入力ＩＮがハイ，ローいずれの場
合でも、ＥＦＥＴ６またはＥＦＥＴ９がオフすること
で、無駄なゲートリーク電流を殆ど消費することなく、
低消費電力化が図ることができる。
合でも、ＥＦＥＴ６またはＥＦＥＴ９がオフすること
で、無駄なゲートリーク電流を殆ど消費することなく、
低消費電力化が図ることができる。
【００３１】また、入力端子ＩＮまたはノードｅの電位
はＶF でクランプされることなく、ハイレベルまで上昇
することが可能となるため、プッシュプル回路１００，
３００の出力端子ＯＵＴに負荷容量５，１０を夫々付け
た場合、これ等出力ＯＵＴの電位はＶF より高い電位
（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１，７
のゲートソース間電圧が増加するため、ドレイン電流が
大きくなり、プッシュプル回路のプルアップ動作が高速
化できる。
はＶF でクランプされることなく、ハイレベルまで上昇
することが可能となるため、プッシュプル回路１００，
３００の出力端子ＯＵＴに負荷容量５，１０を夫々付け
た場合、これ等出力ＯＵＴの電位はＶF より高い電位
（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１，７
のゲートソース間電圧が増加するため、ドレイン電流が
大きくなり、プッシュプル回路のプルアップ動作が高速
化できる。
【００３２】図４は本発明の第３の実施例の回路図であ
り、図１と同等部分は同一符号により示されている。本
例では、ｎ入力ＮＯＲ（否定論理和）型プッシュプル回
路に本発明を適用した場合を示している。
り、図１と同等部分は同一符号により示されている。本
例では、ｎ入力ＮＯＲ（否定論理和）型プッシュプル回
路に本発明を適用した場合を示している。
【００３３】図４を参照すると、プッシュプル回路１０
０において、高電源電圧ＶDDと出力ＯＵＴとの間のＥＦ
ＥＴは、ｎ個（１．１〜１．ｎ）並列接続されており、
各ＥＦＥＴ１．１〜１．ｎのゲートにはｎ本の入力Ｉ
Ｎ．１〜ＩＮ．ｎが夫々対応して印加されている。
０において、高電源電圧ＶDDと出力ＯＵＴとの間のＥＦ
ＥＴは、ｎ個（１．１〜１．ｎ）並列接続されており、
各ＥＦＥＴ１．１〜１．ｎのゲートにはｎ本の入力Ｉ
Ｎ．１〜ＩＮ．ｎが夫々対応して印加されている。
【００３４】ＤＣＦＬコンバータ回路２００の出力ノー
ドｂと低電源電圧ＶEEとの間のＥＦＥＴは、ｎ個（３．
１〜３．ｎ）並列接続されており、各ＥＦＥＴ３．１〜
３．ｎに夫々対応してトランスファゲートＥＦＥＴ６．
１〜６．ｎが設けられている。これ等各ＥＦＥＴ６．１
〜６．ｎのゲートには、全て第２の高電源電圧である
（ＶF −ＶT ）が供給されている。
ドｂと低電源電圧ＶEEとの間のＥＦＥＴは、ｎ個（３．
１〜３．ｎ）並列接続されており、各ＥＦＥＴ３．１〜
３．ｎに夫々対応してトランスファゲートＥＦＥＴ６．
１〜６．ｎが設けられている。これ等各ＥＦＥＴ６．１
〜６．ｎのゲートには、全て第２の高電源電圧である
（ＶF −ＶT ）が供給されている。
【００３５】そして、これ等各ＥＦＥＴ６．１〜６．ｎ
のドレインには対応する入力ＩＮ．１〜ＩＮ．ｎが夫々
印加され、各ＥＦＥＴ６．１〜６．ｎのソースが対応す
るＥＦＥＴ３．１〜３．ｎの各ゲートに夫々接続されて
いる。
のドレインには対応する入力ＩＮ．１〜ＩＮ．ｎが夫々
印加され、各ＥＦＥＴ６．１〜６．ｎのソースが対応す
るＥＦＥＴ３．１〜３．ｎの各ゲートに夫々接続されて
いる。
【００３６】この構成では、ＤＣＦＬｎ入力ＮＯＲ回路
２００の出力ノードｂはＥＦＥＴ２のゲートダイオード
でクランプされるため、ハイレベルはＶF までしか上が
らない。一方、ＥＦＥＴ６．１〜６．ｎの各ゲートには
（ＶF ＋ＶT ）の電圧が供給されているため、入力ＩＮ
の電位が上昇した時、各ＥＦＥＴ６．１〜６．ｎのソー
スの電位も上昇するが、ＶF を越えるとこれ等ソースの
電位はＶF でクランプされ、ＥＦＥＴ６．１〜６．ｎの
ゲート−ソース間電圧はＶT となるためにＥＦＥＴ６．
１〜６．ｎはオフする。このため、無駄なゲートリーク
電流を殆ど消費することなく、低消費電力化が図れる。
２００の出力ノードｂはＥＦＥＴ２のゲートダイオード
でクランプされるため、ハイレベルはＶF までしか上が
らない。一方、ＥＦＥＴ６．１〜６．ｎの各ゲートには
（ＶF ＋ＶT ）の電圧が供給されているため、入力ＩＮ
の電位が上昇した時、各ＥＦＥＴ６．１〜６．ｎのソー
スの電位も上昇するが、ＶF を越えるとこれ等ソースの
電位はＶF でクランプされ、ＥＦＥＴ６．１〜６．ｎの
ゲート−ソース間電圧はＶT となるためにＥＦＥＴ６．
１〜６．ｎはオフする。このため、無駄なゲートリーク
電流を殆ど消費することなく、低消費電力化が図れる。
【００３７】また、入力ＩＮの電位はＶF でクランプさ
れることなく、ハイレベルまで上昇することが可能とな
るため、ｎ入力プッシュプル回路１００の出力ＯＵＴに
負荷容量５を付けた場合、出力の電位はＶF より高い電
位（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１．
１〜１．ｎのゲート−ソース間電圧が増加するため、ド
レイン電流が大きくなり、ｎ入力プッシュプル回路１０
０のプルアップ動作が高速化される。
れることなく、ハイレベルまで上昇することが可能とな
るため、ｎ入力プッシュプル回路１００の出力ＯＵＴに
負荷容量５を付けた場合、出力の電位はＶF より高い電
位（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１．
１〜１．ｎのゲート−ソース間電圧が増加するため、ド
レイン電流が大きくなり、ｎ入力プッシュプル回路１０
０のプルアップ動作が高速化される。
【００３８】尚、図４の例はｎ入力ＮＯＲ型回路である
が、ｎ入力ＮＡＮＤ型の回路にも同様に適用できること
は明らかである。
が、ｎ入力ＮＡＮＤ型の回路にも同様に適用できること
は明らかである。
【００３９】また、上述の各ＦＥＴ素子はゲートの特性
がダイオード特性の素子であり、例えばＭＥＳ（Ｍｅｔ
ａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであり、ダ
イオード特性はショットキダイオード特性を有するもの
であるが、これ以外に、ＰＮ接合型のダイオード特性を
有するＦＥＴを用いても良い。
がダイオード特性の素子であり、例えばＭＥＳ（Ｍｅｔ
ａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであり、ダ
イオード特性はショットキダイオード特性を有するもの
であるが、これ以外に、ＰＮ接合型のダイオード特性を
有するＦＥＴを用いても良い。
【００４０】
【発明の効果】以上述べた如く、本発明によれば、ゲー
トがダイオード特性を有するＦＥＴ素子をＶF よりも高
い電源電圧を用いる場合に、当該ダイオード特性により
無駄なゲートリーク電流が流れるのを、大幅に低減する
ことが可能になるという効果がある。
トがダイオード特性を有するＦＥＴ素子をＶF よりも高
い電源電圧を用いる場合に、当該ダイオード特性により
無駄なゲートリーク電流が流れるのを、大幅に低減する
ことが可能になるという効果がある。
【００４１】また、プッシュプル回路の駆動用のＤＣＦ
Ｌインバータ回路に適用することにより、プッシュプル
回路の高電圧電源側のＥＦＥＴのゲート電圧をＶF より
も高い電位まで引上げられるので、出力のハイレベルを
ＶDD−ＶT まで上昇させることができ、同時にプルアッ
プ動作も高速化できることになる。
Ｌインバータ回路に適用することにより、プッシュプル
回路の高電圧電源側のＥＦＥＴのゲート電圧をＶF より
も高い電位まで引上げられるので、出力のハイレベルを
ＶDD−ＶT まで上昇させることができ、同時にプルアッ
プ動作も高速化できることになる。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の各部動作波形図である。
【図３】本発明の他の実施例の回路図である。
【図４】本発明の別の実施例の回路図である。
【図５】従来のプッシュプル回路の例を示す図である。
【図６】図５の回路の各部動作波形図である。
【図７】従来の他のプッシュプル回路の例を示す図であ
る。
る。
【図８】従来のＤＣＦＬインバータ回路の例を示す図で
ある。
ある。
１，２，３，６ ＥＦＥＴ（エンハンスメント型） ４ ＤＦＥＴ（ディプレッション型） ５，１０ 負荷容量 １００，３００ プッシュプル回路 ２００ ＤＣＦＬインバータ回路
Claims (5)
- 【請求項１】 ゲートがダイオード特性を有するＦＥＴ
を使用した半導体論理回路であって、第１の高電圧電源
と低電圧電源との間に設けられ回路入力に応じてゲート
が駆動されるエンハンスメント型ＦＥＴを有するインバ
ータ回路と、前記回路入力と前記ＦＥＴのゲートとの間
に設けられゲートに当該ゲートダイオードオン電圧より
閾値電圧だけ高い第２の高電圧電源が印加されたトラン
スファゲートとして動作するエンハンスメント型ＦＥＴ
を含むことを特徴とする半導体論理回路。 - 【請求項２】 ゲートがダイオード特性を有するＦＥＴ
を使用した半導体論理回路であって、第１の高電圧電源
と低電圧電源との間に第１及び第２のエンハンス型ＦＥ
Ｔが直列接続されこの第１のＦＥＴのゲート入力として
回路入力が供給されたプッシュプル回路と、前記第１の
高電圧電源と低電圧電源との間に設けられ前記回路入力
に応じてゲートが駆動される第３のエンハンスメント型
ＦＥＴを有するインバータ回路と、前記回路入力と前記
第３のＦＥＴのゲートとの間に設けられゲートに当該ゲ
ートダイオードオン電圧より閾値電圧だけ高い第２の高
電圧電源が印加された第４のエンハンスメント型ＦＥＴ
とを含み、前記インバータ回路の出力を前記第２のＦＥ
Ｔのゲート入力とすることを特徴とする半導体論理回
路。 - 【請求項３】 前記回路入力はｎ本（ｎは２以上の整
数）の論理入力信号であり、前記第１のＦＥＴは、前記
ｎ本の論理入力信号に夫々対応して設けられ対応論理入
力信号がゲートに夫々供給されたｎ個の並列接続トラン
ジスタからなり、前記第４のＦＥＴは、前記ｎ本の論理
入力信号に夫々対応して設けられ対応論理入力信号がド
レインに夫々供給されたｎ個のトランジスタからなり、
前記第３のＦＥＴは、前記第４のＦＥＴを構成するｎ個
のトランジスタに対応して設けられ対応トランジスタの
ソースにゲートが夫々接続されたｎ個の並列接続トラン
ジスタからなることを特徴とする請求項２記載の半導体
論理回路。 - 【請求項４】 前記インバータを構成する前記ＦＥＴの
負荷素子は、ゲートとソースとが共通接続されたテイプ
レッション型のＦＥＴであることを特徴とする請求項１
〜３いずれか記載の半導体論理回路。 - 【請求項５】 前記ＦＥＴはゲートがショットキダイオ
ード特性を有するトランジスタであることを特徴とする
請求項１〜４いずれか記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252138A JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252138A JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098367A true JPH1098367A (ja) | 1998-04-14 |
Family
ID=17233012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8252138A Pending JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
| JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーｊｆｅｔのための高温ゲートドライバ及びそれを含む集積回路 |
-
1996
- 1996-09-25 JP JP8252138A patent/JPH1098367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
| JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーｊｆｅｔのための高温ゲートドライバ及びそれを含む集積回路 |
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