JPH1098367A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH1098367A JPH1098367A JP8252138A JP25213896A JPH1098367A JP H1098367 A JPH1098367 A JP H1098367A JP 8252138 A JP8252138 A JP 8252138A JP 25213896 A JP25213896 A JP 25213896A JP H1098367 A JPH1098367 A JP H1098367A
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Abstract
(57)【要約】
【課題】 ショットキーゲート型のFETを用いた半導
体論理回路において、電源電圧がゲートオン電圧より大
きい場合、ゲートリーク電流の急増を抑制することで低
消費電力化,プルアップ動作の高速化を図ること。 【解決手段】 プッシュプル回路100 とDCFL論理回
路200 トランスファゲート6とからなり、DCFL論理
回路200 の出力bは、プッシュプル回路100 を構成する
FETのうち低電圧電源側のFET2のゲートに接続
し、DCFL論理回路200 の入力と、プッシュプル回路
100 を構成するFETのうち高電圧電源側のFET1の
ゲートとの間に、トランスファゲート6を接続し、その
ゲート電位をゲートダイオードオン電圧VF +閾値電圧
VT とする。これにより、入力INがVF より大となる
と、FET6がオフとなるので、FET3のゲートリー
ク電流がなくなると共に、入力INのハイレベルがVF
でクランプされないので、FET1のゲートのハイレベ
ルが大となり、プルアップ能力が大となる。
体論理回路において、電源電圧がゲートオン電圧より大
きい場合、ゲートリーク電流の急増を抑制することで低
消費電力化,プルアップ動作の高速化を図ること。 【解決手段】 プッシュプル回路100 とDCFL論理回
路200 トランスファゲート6とからなり、DCFL論理
回路200 の出力bは、プッシュプル回路100 を構成する
FETのうち低電圧電源側のFET2のゲートに接続
し、DCFL論理回路200 の入力と、プッシュプル回路
100 を構成するFETのうち高電圧電源側のFET1の
ゲートとの間に、トランスファゲート6を接続し、その
ゲート電位をゲートダイオードオン電圧VF +閾値電圧
VT とする。これにより、入力INがVF より大となる
と、FET6がオフとなるので、FET3のゲートリー
ク電流がなくなると共に、入力INのハイレベルがVF
でクランプされないので、FET1のゲートのハイレベ
ルが大となり、プルアップ能力が大となる。
Description
【0001】
【発明の属する技術分野】本発明は半導体論理回路に関
し、特にゲートがダイオード特性を有するFETを使用
した半導体論理回路に関するものである。
し、特にゲートがダイオード特性を有するFETを使用
した半導体論理回路に関するものである。
【0002】
【従来の技術】GaAsFETは、SiよりGaAsの
移動度が数倍大きいこと、同ゲート長のSiのMOSF
ETと比べた場合、ゲートダイオードオン電圧VF程度
の電源電圧でも電流駆動能力が優れていること、ドレイ
ン電流飽和電圧が低いことなどから、特に低電圧電源時
においても高速性を保ちつつ低消費電力化が可能であ
り、その特徴を生かしてICが開発されている。
移動度が数倍大きいこと、同ゲート長のSiのMOSF
ETと比べた場合、ゲートダイオードオン電圧VF程度
の電源電圧でも電流駆動能力が優れていること、ドレイ
ン電流飽和電圧が低いことなどから、特に低電圧電源時
においても高速性を保ちつつ低消費電力化が可能であ
り、その特徴を生かしてICが開発されている。
【0003】GaAs論理回路では、従来、図5に示し
たプッシュプル回路100を用いて負荷の大きな回路を
駆動する場合がある。この時、プッシュプル回路100
の入力INとノードbとの間には相補信号を生成するた
めのインバータ回路200が必要である。
たプッシュプル回路100を用いて負荷の大きな回路を
駆動する場合がある。この時、プッシュプル回路100
の入力INとノードbとの間には相補信号を生成するた
めのインバータ回路200が必要である。
【0004】図5の回路について詳述すると、プッシュ
プル回路100においては、高電圧電源VDDと低電圧電
源VEEとの間に、エンハンスメント型FET(以下、E
FETと称す)1,2が直列接続されており、その直列
接続点(ノードc)から回路出力OUTが導出されてい
る。尚、コンデンサ5は負荷容量を示している。
プル回路100においては、高電圧電源VDDと低電圧電
源VEEとの間に、エンハンスメント型FET(以下、E
FETと称す)1,2が直列接続されており、その直列
接続点(ノードc)から回路出力OUTが導出されてい
る。尚、コンデンサ5は負荷容量を示している。
【0005】EFET1のゲートには回路入力IN(ノ
ードa)が供給されており、EFET2のゲートにはそ
の相補信号が供給されることにより、出力OUTにおい
てプッシュプル駆動が可能となる。そのために、入力信
号INを反転するためのインバータ200が設けられて
いる。このインバータ回路200はDCFL(Dire
ct Coupled FET Logic)回路であ
り、ゲートとソースとが共通接続(短絡)されたディプ
レッション型FET(DFETと称す)4と、このDF
ET4を負荷とするEFET3とが、高電圧電源VDDと
低電圧電源VEEとの間に直列接続されている。このイン
バータ回路200の出力がEFET2のゲート駆動入力
となっている。
ードa)が供給されており、EFET2のゲートにはそ
の相補信号が供給されることにより、出力OUTにおい
てプッシュプル駆動が可能となる。そのために、入力信
号INを反転するためのインバータ200が設けられて
いる。このインバータ回路200はDCFL(Dire
ct Coupled FET Logic)回路であ
り、ゲートとソースとが共通接続(短絡)されたディプ
レッション型FET(DFETと称す)4と、このDF
ET4を負荷とするEFET3とが、高電圧電源VDDと
低電圧電源VEEとの間に直列接続されている。このイン
バータ回路200の出力がEFET2のゲート駆動入力
となっている。
【0006】図6は図5の回路における各ノードa〜c
の波形例を示している。ここで、VF はEFET1〜3
のゲートダイオードのオン電圧であり、VT はEFET
1〜3の閾値電圧である。
の波形例を示している。ここで、VF はEFET1〜3
のゲートダイオードのオン電圧であり、VT はEFET
1〜3の閾値電圧である。
【0007】この場合、電源電圧VDDがVF より大きく
なると、EFET3のゲートリーク電流が急増し、無駄
な電力を消費することになる。
なると、EFET3のゲートリーク電流が急増し、無駄
な電力を消費することになる。
【0008】図7は図5の回路に、更に、他のプッシュ
プル回路300を付加し、インバータ回路200の出力
にてこのプッシュプル回路300を駆動している。この
時、プッシュプル回路100と300とは互いに相補的
に駆動制御される様になっている。
プル回路300を付加し、インバータ回路200の出力
にてこのプッシュプル回路300を駆動している。この
時、プッシュプル回路100と300とは互いに相補的
に駆動制御される様になっている。
【0009】尚、プッシュプル回路300は、EFET
7,8が電源VDDとVEEとに間に直列接続された構成で
あり、出力負荷がコンデンサ10として示されている。
7,8が電源VDDとVEEとに間に直列接続された構成で
あり、出力負荷がコンデンサ10として示されている。
【0010】この例においても、図5の回路と同様に、
電源電圧VDDがVF より大となると、EFET3のゲー
トリーク電流が急増し、無駄な電力が消費されるのであ
る。
電源電圧VDDがVF より大となると、EFET3のゲー
トリーク電流が急増し、無駄な電力が消費されるのであ
る。
【0011】この問題を回避するために、例えば、特開
平1−25139号公報において、図8に示した回路が
提案されている。図8において、図5と同等部分は同一
符号により示されている。
平1−25139号公報において、図8に示した回路が
提案されている。図8において、図5と同等部分は同一
符号により示されている。
【0012】この回路は、EFET3のゲートリーク電
流を抵抗11によって抑制し、EFET3のゲートの充
放電をDFET10で高速化している。
流を抵抗11によって抑制し、EFET3のゲートの充
放電をDFET10で高速化している。
【0013】また、特開昭62−73674号公報の様
に、回路技術によりゲートリーク電流を抑制するもので
はなく、ゲート下の結晶構造を工夫することによりゲー
トリーク電流を抑制することも提案されている。
に、回路技術によりゲートリーク電流を抑制するもので
はなく、ゲート下の結晶構造を工夫することによりゲー
トリーク電流を抑制することも提案されている。
【0014】
【発明が解決しようとする課題】図8に示した回路(特
開平1−251391号公報)を用いてEFET3のゲ
ートリーク電流を削減する場合、入力INの電位がVF
付近にまで下がっても、DFET10と並列に抵抗11
が接続されているためにゲートリーク電流を劇的に削減
することはできないという課題があった。
開平1−251391号公報)を用いてEFET3のゲ
ートリーク電流を削減する場合、入力INの電位がVF
付近にまで下がっても、DFET10と並列に抵抗11
が接続されているためにゲートリーク電流を劇的に削減
することはできないという課題があった。
【0015】そこで、本発明の目的は、上記した従来の
化合物半導体論理回路において、高電圧電源VDDがVF
より大きい場合、ゲートリーク電流を抑制することで低
消費電力化を図ることである。
化合物半導体論理回路において、高電圧電源VDDがVF
より大きい場合、ゲートリーク電流を抑制することで低
消費電力化を図ることである。
【0016】
【課題を解決するための手段】本発明によれば、ゲート
がダイオード特性を有するFETを使用した半導体論理
回路であって、第1の高電圧電源と低電圧電源との間に
設けられ回路入力に応じてゲートが駆動されるエンハン
スメント型FETを有するインバータ回路と、前記回路
入力と前記FETのゲートとの間に設けられゲートに当
該ゲートダイオードオン電圧より閾値電圧だけ高い第2
の高電圧電源が印加されたトランスファゲートとして動
作するエンハンスメント型FETを含むことを特徴とす
る半導体論理回路が得られる。
がダイオード特性を有するFETを使用した半導体論理
回路であって、第1の高電圧電源と低電圧電源との間に
設けられ回路入力に応じてゲートが駆動されるエンハン
スメント型FETを有するインバータ回路と、前記回路
入力と前記FETのゲートとの間に設けられゲートに当
該ゲートダイオードオン電圧より閾値電圧だけ高い第2
の高電圧電源が印加されたトランスファゲートとして動
作するエンハンスメント型FETを含むことを特徴とす
る半導体論理回路が得られる。
【0017】また、本発明によれば、ゲートがダイオー
ド特性を有するFETを使用した半導体論理回路であっ
て、第1の高電圧電源と低電圧電源との間に第1及び第
2のエンハンス型FETが直列接続されこの第1のFE
Tのゲート入力として回路入力が供給されたプッシュプ
ル回路と、前記第1の高電圧電源と低電圧電源との間に
設けられ前記回路入力に応じてゲートが駆動される第3
のエンハンスメント型FETを有するインバータ回路
と、前記回路入力と前記第3のFETのゲートとの間に
設けられゲートに当該ゲートダイオードオン電圧より閾
値電圧だけ高い第2の高電圧電源が印加された第4のエ
ンハンスメント型FETとを含み、前記インバータ回路
の出力を前記第2のFETのゲート入力とすることを特
徴とする半導体論理回路が得られる。
ド特性を有するFETを使用した半導体論理回路であっ
て、第1の高電圧電源と低電圧電源との間に第1及び第
2のエンハンス型FETが直列接続されこの第1のFE
Tのゲート入力として回路入力が供給されたプッシュプ
ル回路と、前記第1の高電圧電源と低電圧電源との間に
設けられ前記回路入力に応じてゲートが駆動される第3
のエンハンスメント型FETを有するインバータ回路
と、前記回路入力と前記第3のFETのゲートとの間に
設けられゲートに当該ゲートダイオードオン電圧より閾
値電圧だけ高い第2の高電圧電源が印加された第4のエ
ンハンスメント型FETとを含み、前記インバータ回路
の出力を前記第2のFETのゲート入力とすることを特
徴とする半導体論理回路が得られる。
【0018】そして、前記回路入力はn本(nは2以上
の整数)の論理入力信号であり、前記第1のFETは、
前記n本の論理入力信号に夫々対応して設けられ対応論
理入力信号がゲートに夫々供給されたn個の並列接続ト
ランジスタからなり、前記第4のFETは、前記n本の
論理入力信号に夫々対応して設けられ対応論理入力信号
がドレインに夫々供給されたn個のトランジスタからな
り、前記第3のFETは、前記第4のFETを構成する
n個のトランジスタに対応して設けられ対応トランジス
タのソースにゲートが夫々接続されたn個の並列接続ト
ランジスタからなることを特徴とする。
の整数)の論理入力信号であり、前記第1のFETは、
前記n本の論理入力信号に夫々対応して設けられ対応論
理入力信号がゲートに夫々供給されたn個の並列接続ト
ランジスタからなり、前記第4のFETは、前記n本の
論理入力信号に夫々対応して設けられ対応論理入力信号
がドレインに夫々供給されたn個のトランジスタからな
り、前記第3のFETは、前記第4のFETを構成する
n個のトランジスタに対応して設けられ対応トランジス
タのソースにゲートが夫々接続されたn個の並列接続ト
ランジスタからなることを特徴とする。
【0019】本発明の作用を述べる。ゲートリーク電流
削減の対象であるEFETのゲートに、ゲート電位をゲ
ートダイオードオン電圧VF +閾値電圧VT としたパス
トランジスタ(トランスファゲート)のソースを接続す
るため、該パストランジスタのドレイン電位が上昇して
も、該パストランジスタのソース電位がVF になると、
そのゲート−ソース電圧はVT となり、ゲートリーク電
流は流れず、低消費電力化を図ることができる。
削減の対象であるEFETのゲートに、ゲート電位をゲ
ートダイオードオン電圧VF +閾値電圧VT としたパス
トランジスタ(トランスファゲート)のソースを接続す
るため、該パストランジスタのドレイン電位が上昇して
も、該パストランジスタのソース電位がVF になると、
そのゲート−ソース電圧はVT となり、ゲートリーク電
流は流れず、低消費電力化を図ることができる。
【0020】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【0021】図1はこの発明の第1の実施例を表した回
路図であり、図5と同等部分は同一符号により示してい
る。図1において、プッシュプル回路100の入力IN
は、第1の高電圧電源VDD側のEFET1のゲートに接
続されており、入力反転信号を生成するためのインバー
タ200の出力は低電圧電源VEE側のEFET2のゲー
トに接続されている。
路図であり、図5と同等部分は同一符号により示してい
る。図1において、プッシュプル回路100の入力IN
は、第1の高電圧電源VDD側のEFET1のゲートに接
続されており、入力反転信号を生成するためのインバー
タ200の出力は低電圧電源VEE側のEFET2のゲー
トに接続されている。
【0022】このインバータ200の入力(ノードd)
と、入力INとの間にはトランスファゲート6を接続
し、そのゲートには第2の高電圧電源が印加されてい
る。この電圧値としては、ゲートダイオードオン電圧V
F +閾値電圧VT とする。
と、入力INとの間にはトランスファゲート6を接続
し、そのゲートには第2の高電圧電源が印加されてい
る。この電圧値としては、ゲートダイオードオン電圧V
F +閾値電圧VT とする。
【0023】図1に示した本発明の第1の実施例の動作
を図2を参照して説明する。図2は入力IN(ノード
a)をDCFL論理回路で駆動した時の各ノードa〜c
の波形例を示した図である。この時、DCFLインバー
タ200の出力ノードbはEFET2のゲートダイオー
ドでクランプされるため、ハイレベルはVF までしか上
がらない。
を図2を参照して説明する。図2は入力IN(ノード
a)をDCFL論理回路で駆動した時の各ノードa〜c
の波形例を示した図である。この時、DCFLインバー
タ200の出力ノードbはEFET2のゲートダイオー
ドでクランプされるため、ハイレベルはVF までしか上
がらない。
【0024】一方、EFET6のゲートには(VF +V
T )の電圧が供給されているため、入力INの電位が上
昇した時、ノードd(EFET3のゲート)の電位も上
昇するが、VF を越えるとEFET6のソース(ノード
d)の電位VF でクランプされ、EFET6のゲート−
ソース間電圧はVT となるためにEFET6はオフす
る。このため、無駄なゲートリーク電流を殆ど消費する
ことなく、低消費電力化が図れる。
T )の電圧が供給されているため、入力INの電位が上
昇した時、ノードd(EFET3のゲート)の電位も上
昇するが、VF を越えるとEFET6のソース(ノード
d)の電位VF でクランプされ、EFET6のゲート−
ソース間電圧はVT となるためにEFET6はオフす
る。このため、無駄なゲートリーク電流を殆ど消費する
ことなく、低消費電力化が図れる。
【0025】また、入力端子INの電位はVF でクラン
プされることなく、図2に示す様にハイレベルまで上昇
することが可能となるため、プッシュプル回路100の
出力端子OUT(ノードc)に負荷容量5を付けた場
合、出力ノードcの電位はVFより高い電位(VDD−VT
)に上昇する。その結果、EFET1のゲート−ソー
ス間電圧が増加するため、ドレイン電流が大きくなり、
プッシュプル回路のプルアップ動作が高速化される。
プされることなく、図2に示す様にハイレベルまで上昇
することが可能となるため、プッシュプル回路100の
出力端子OUT(ノードc)に負荷容量5を付けた場
合、出力ノードcの電位はVFより高い電位(VDD−VT
)に上昇する。その結果、EFET1のゲート−ソー
ス間電圧が増加するため、ドレイン電流が大きくなり、
プッシュプル回路のプルアップ動作が高速化される。
【0026】本発明の第2の実施例を図面を参照して説
明する。図3は本発明の第2の実施例を示す回路図であ
る。これは、第1の実施例を図7に示した単相入力相補
出力論理回路に応用したものであり、図1,7と同等部
分は同一符号にて示している。相補信号を発生させるた
めのDCFLインバータ回路200と、その相補出力信
号を受けて駆動されるためのプッシュプル回路100,
300と、ゲートリーク電流をカットオフさせるための
EFET6,9とから構成される。
明する。図3は本発明の第2の実施例を示す回路図であ
る。これは、第1の実施例を図7に示した単相入力相補
出力論理回路に応用したものであり、図1,7と同等部
分は同一符号にて示している。相補信号を発生させるた
めのDCFLインバータ回路200と、その相補出力信
号を受けて駆動されるためのプッシュプル回路100,
300と、ゲートリーク電流をカットオフさせるための
EFET6,9とから構成される。
【0027】この時、ノードb,dはEFET2,8の
各ゲートダイオードで夫々クランプされるため、ハイレ
ベルはVF までしか上がらない。
各ゲートダイオードで夫々クランプされるため、ハイレ
ベルはVF までしか上がらない。
【0028】一方、EFET6と9の各ゲートには(V
F +VT )の電圧が供給されている。入力端子INの電
位がハイレベルの時、ノードdの電位も上昇するが、V
F を越えるとEFET6のソース(ノードd)の電位は
VF でクランプされ、EFET6のゲートソース間電圧
はVT となるために、EFET6はオフする。
F +VT )の電圧が供給されている。入力端子INの電
位がハイレベルの時、ノードdの電位も上昇するが、V
F を越えるとEFET6のソース(ノードd)の電位は
VF でクランプされ、EFET6のゲートソース間電圧
はVT となるために、EFET6はオフする。
【0029】入力端子INの電位がローレベルの時、ノ
ードe(EFET3のドレイン出力)の電位も上昇する
が、VF を越えるとEFET9のソース(ノードb)の
電位はVF でクランプされ、EFET9のゲートソース
間電圧はVT となるために、EFET9はオフする。
ードe(EFET3のドレイン出力)の電位も上昇する
が、VF を越えるとEFET9のソース(ノードb)の
電位はVF でクランプされ、EFET9のゲートソース
間電圧はVT となるために、EFET9はオフする。
【0030】つまり、入力INがハイ,ローいずれの場
合でも、EFET6またはEFET9がオフすること
で、無駄なゲートリーク電流を殆ど消費することなく、
低消費電力化が図ることができる。
合でも、EFET6またはEFET9がオフすること
で、無駄なゲートリーク電流を殆ど消費することなく、
低消費電力化が図ることができる。
【0031】また、入力端子INまたはノードeの電位
はVF でクランプされることなく、ハイレベルまで上昇
することが可能となるため、プッシュプル回路100,
300の出力端子OUTに負荷容量5,10を夫々付け
た場合、これ等出力OUTの電位はVF より高い電位
(VDD−VT )に上昇する。その結果、EFET1,7
のゲートソース間電圧が増加するため、ドレイン電流が
大きくなり、プッシュプル回路のプルアップ動作が高速
化できる。
はVF でクランプされることなく、ハイレベルまで上昇
することが可能となるため、プッシュプル回路100,
300の出力端子OUTに負荷容量5,10を夫々付け
た場合、これ等出力OUTの電位はVF より高い電位
(VDD−VT )に上昇する。その結果、EFET1,7
のゲートソース間電圧が増加するため、ドレイン電流が
大きくなり、プッシュプル回路のプルアップ動作が高速
化できる。
【0032】図4は本発明の第3の実施例の回路図であ
り、図1と同等部分は同一符号により示されている。本
例では、n入力NOR(否定論理和)型プッシュプル回
路に本発明を適用した場合を示している。
り、図1と同等部分は同一符号により示されている。本
例では、n入力NOR(否定論理和)型プッシュプル回
路に本発明を適用した場合を示している。
【0033】図4を参照すると、プッシュプル回路10
0において、高電源電圧VDDと出力OUTとの間のEF
ETは、n個(1.1〜1.n)並列接続されており、
各EFET1.1〜1.nのゲートにはn本の入力I
N.1〜IN.nが夫々対応して印加されている。
0において、高電源電圧VDDと出力OUTとの間のEF
ETは、n個(1.1〜1.n)並列接続されており、
各EFET1.1〜1.nのゲートにはn本の入力I
N.1〜IN.nが夫々対応して印加されている。
【0034】DCFLコンバータ回路200の出力ノー
ドbと低電源電圧VEEとの間のEFETは、n個(3.
1〜3.n)並列接続されており、各EFET3.1〜
3.nに夫々対応してトランスファゲートEFET6.
1〜6.nが設けられている。これ等各EFET6.1
〜6.nのゲートには、全て第2の高電源電圧である
(VF −VT )が供給されている。
ドbと低電源電圧VEEとの間のEFETは、n個(3.
1〜3.n)並列接続されており、各EFET3.1〜
3.nに夫々対応してトランスファゲートEFET6.
1〜6.nが設けられている。これ等各EFET6.1
〜6.nのゲートには、全て第2の高電源電圧である
(VF −VT )が供給されている。
【0035】そして、これ等各EFET6.1〜6.n
のドレインには対応する入力IN.1〜IN.nが夫々
印加され、各EFET6.1〜6.nのソースが対応す
るEFET3.1〜3.nの各ゲートに夫々接続されて
いる。
のドレインには対応する入力IN.1〜IN.nが夫々
印加され、各EFET6.1〜6.nのソースが対応す
るEFET3.1〜3.nの各ゲートに夫々接続されて
いる。
【0036】この構成では、DCFLn入力NOR回路
200の出力ノードbはEFET2のゲートダイオード
でクランプされるため、ハイレベルはVF までしか上が
らない。一方、EFET6.1〜6.nの各ゲートには
(VF +VT )の電圧が供給されているため、入力IN
の電位が上昇した時、各EFET6.1〜6.nのソー
スの電位も上昇するが、VF を越えるとこれ等ソースの
電位はVF でクランプされ、EFET6.1〜6.nの
ゲート−ソース間電圧はVT となるためにEFET6.
1〜6.nはオフする。このため、無駄なゲートリーク
電流を殆ど消費することなく、低消費電力化が図れる。
200の出力ノードbはEFET2のゲートダイオード
でクランプされるため、ハイレベルはVF までしか上が
らない。一方、EFET6.1〜6.nの各ゲートには
(VF +VT )の電圧が供給されているため、入力IN
の電位が上昇した時、各EFET6.1〜6.nのソー
スの電位も上昇するが、VF を越えるとこれ等ソースの
電位はVF でクランプされ、EFET6.1〜6.nの
ゲート−ソース間電圧はVT となるためにEFET6.
1〜6.nはオフする。このため、無駄なゲートリーク
電流を殆ど消費することなく、低消費電力化が図れる。
【0037】また、入力INの電位はVF でクランプさ
れることなく、ハイレベルまで上昇することが可能とな
るため、n入力プッシュプル回路100の出力OUTに
負荷容量5を付けた場合、出力の電位はVF より高い電
位(VDD−VT )に上昇する。その結果、EFET1.
1〜1.nのゲート−ソース間電圧が増加するため、ド
レイン電流が大きくなり、n入力プッシュプル回路10
0のプルアップ動作が高速化される。
れることなく、ハイレベルまで上昇することが可能とな
るため、n入力プッシュプル回路100の出力OUTに
負荷容量5を付けた場合、出力の電位はVF より高い電
位(VDD−VT )に上昇する。その結果、EFET1.
1〜1.nのゲート−ソース間電圧が増加するため、ド
レイン電流が大きくなり、n入力プッシュプル回路10
0のプルアップ動作が高速化される。
【0038】尚、図4の例はn入力NOR型回路である
が、n入力NAND型の回路にも同様に適用できること
は明らかである。
が、n入力NAND型の回路にも同様に適用できること
は明らかである。
【0039】また、上述の各FET素子はゲートの特性
がダイオード特性の素子であり、例えばMES(Met
al Semiconductor)FETであり、ダ
イオード特性はショットキダイオード特性を有するもの
であるが、これ以外に、PN接合型のダイオード特性を
有するFETを用いても良い。
がダイオード特性の素子であり、例えばMES(Met
al Semiconductor)FETであり、ダ
イオード特性はショットキダイオード特性を有するもの
であるが、これ以外に、PN接合型のダイオード特性を
有するFETを用いても良い。
【0040】
【発明の効果】以上述べた如く、本発明によれば、ゲー
トがダイオード特性を有するFET素子をVF よりも高
い電源電圧を用いる場合に、当該ダイオード特性により
無駄なゲートリーク電流が流れるのを、大幅に低減する
ことが可能になるという効果がある。
トがダイオード特性を有するFET素子をVF よりも高
い電源電圧を用いる場合に、当該ダイオード特性により
無駄なゲートリーク電流が流れるのを、大幅に低減する
ことが可能になるという効果がある。
【0041】また、プッシュプル回路の駆動用のDCF
Lインバータ回路に適用することにより、プッシュプル
回路の高電圧電源側のEFETのゲート電圧をVF より
も高い電位まで引上げられるので、出力のハイレベルを
VDD−VT まで上昇させることができ、同時にプルアッ
プ動作も高速化できることになる。
Lインバータ回路に適用することにより、プッシュプル
回路の高電圧電源側のEFETのゲート電圧をVF より
も高い電位まで引上げられるので、出力のハイレベルを
VDD−VT まで上昇させることができ、同時にプルアッ
プ動作も高速化できることになる。
【図1】本発明の一実施例の回路図である。
【図2】図1の回路の各部動作波形図である。
【図3】本発明の他の実施例の回路図である。
【図4】本発明の別の実施例の回路図である。
【図5】従来のプッシュプル回路の例を示す図である。
【図6】図5の回路の各部動作波形図である。
【図7】従来の他のプッシュプル回路の例を示す図であ
る。
る。
【図8】従来のDCFLインバータ回路の例を示す図で
ある。
ある。
1,2,3,6 EFET(エンハンスメント型) 4 DFET(ディプレッション型) 5,10 負荷容量 100,300 プッシュプル回路 200 DCFLインバータ回路
Claims (5)
- 【請求項1】 ゲートがダイオード特性を有するFET
を使用した半導体論理回路であって、第1の高電圧電源
と低電圧電源との間に設けられ回路入力に応じてゲート
が駆動されるエンハンスメント型FETを有するインバ
ータ回路と、前記回路入力と前記FETのゲートとの間
に設けられゲートに当該ゲートダイオードオン電圧より
閾値電圧だけ高い第2の高電圧電源が印加されたトラン
スファゲートとして動作するエンハンスメント型FET
を含むことを特徴とする半導体論理回路。 - 【請求項2】 ゲートがダイオード特性を有するFET
を使用した半導体論理回路であって、第1の高電圧電源
と低電圧電源との間に第1及び第2のエンハンス型FE
Tが直列接続されこの第1のFETのゲート入力として
回路入力が供給されたプッシュプル回路と、前記第1の
高電圧電源と低電圧電源との間に設けられ前記回路入力
に応じてゲートが駆動される第3のエンハンスメント型
FETを有するインバータ回路と、前記回路入力と前記
第3のFETのゲートとの間に設けられゲートに当該ゲ
ートダイオードオン電圧より閾値電圧だけ高い第2の高
電圧電源が印加された第4のエンハンスメント型FET
とを含み、前記インバータ回路の出力を前記第2のFE
Tのゲート入力とすることを特徴とする半導体論理回
路。 - 【請求項3】 前記回路入力はn本(nは2以上の整
数)の論理入力信号であり、前記第1のFETは、前記
n本の論理入力信号に夫々対応して設けられ対応論理入
力信号がゲートに夫々供給されたn個の並列接続トラン
ジスタからなり、前記第4のFETは、前記n本の論理
入力信号に夫々対応して設けられ対応論理入力信号がド
レインに夫々供給されたn個のトランジスタからなり、
前記第3のFETは、前記第4のFETを構成するn個
のトランジスタに対応して設けられ対応トランジスタの
ソースにゲートが夫々接続されたn個の並列接続トラン
ジスタからなることを特徴とする請求項2記載の半導体
論理回路。 - 【請求項4】 前記インバータを構成する前記FETの
負荷素子は、ゲートとソースとが共通接続されたテイプ
レッション型のFETであることを特徴とする請求項1
〜3いずれか記載の半導体論理回路。 - 【請求項5】 前記FETはゲートがショットキダイオ
ード特性を有するトランジスタであることを特徴とする
請求項1〜4いずれか記載の半導体論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8252138A JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8252138A JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1098367A true JPH1098367A (ja) | 1998-04-14 |
Family
ID=17233012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8252138A Pending JPH1098367A (ja) | 1996-09-25 | 1996-09-25 | 半導体論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1098367A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーjfetのための高温ゲートドライバ及びそれを含む集積回路 |
-
1996
- 1996-09-25 JP JP8252138A patent/JPH1098367A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーjfetのための高温ゲートドライバ及びそれを含む集積回路 |
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