KR0172238B1 - 멀티-비트 데이타 출력 완충장치 - Google Patents

멀티-비트 데이타 출력 완충장치 Download PDF

Info

Publication number
KR0172238B1
KR0172238B1 KR1019950018855A KR19950018855A KR0172238B1 KR 0172238 B1 KR0172238 B1 KR 0172238B1 KR 1019950018855 A KR1019950018855 A KR 1019950018855A KR 19950018855 A KR19950018855 A KR 19950018855A KR 0172238 B1 KR0172238 B1 KR 0172238B1
Authority
KR
South Korea
Prior art keywords
data
pull
bit data
bit
output
Prior art date
Application number
KR1019950018855A
Other languages
English (en)
Other versions
KR970002674A (ko
Inventor
유명선
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950018855A priority Critical patent/KR0172238B1/ko
Priority to US08/674,160 priority patent/US5703812A/en
Priority to GB9613752A priority patent/GB2303008B/en
Publication of KR970002674A publication Critical patent/KR970002674A/ko
Application granted granted Critical
Publication of KR0172238B1 publication Critical patent/KR0172238B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

멀티-비트 데이터 출력 완충장치는 반도체 장치에 있어서 다수의 비트의 데이터의 논리값과 무관하게 출력신호에서의 잡음성분의 발생을 최소화할 수 있고 아울러 출력신호의 응답속도를 향상시킬 수 있다.
이를 위하여, 상기 멀티-비트 데이터 출력환충장치는 적어도 2개 비트 이상의 데이터를 입력하기 위한 데이터 입력부와, 상기 데이터 입력부로부터 상기 적어도 2비트 이상의 데이터를 각각 1비트씩 입력하여 완충하기 위한 적어도 2개 이상의 비트 데이터 와충 수단과, 상기 데이터 입력부로 부터의 상기 적어도 2비트 이상의 데이터의 비트 별 논리값의 상관관계에 따라 상기 적어도 2개이상의 비트 데이터 완충부의 전류량을 조절하는 비트 데이터 비교부를 구비한다.

Description

멀티-비트 데이터 출력 완충장치
제1도는 반도체 메모리에 사용된 종래의 멀티-비트 데이터 출력 완충장치의 블록도.
제2도는 제1도에 도시된 회로의 출력 전압 특성도.
제3도는 본 발명의 실시예에 따른 멀티-비트 데이터 출력 완충장치의 블록도.
제4도는 제3도에 도시된 비트 데이터 비교부의 상세회로도.
제5도는 제3도에 도시된 비트 데이터 완충부의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 제1 비트 데이터 완충부 12,22 : 제2 비트 데이터 완충부
24 : 비트 데이터 비교부
본 발명은 반도체 메모리에 있어서 다수의 비트 데이터를 외부의 주변회로쪽으로 전송하기 위한 출력 완충장치에 관한 것으로, 특히 멀티-비트 데이터에 발생되는 잡음성분을 최소화 할 수 있는 멀티-비트 데이터 출력 완충장치에 관한 것이다.
통상의 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같은 반도체 메모리는 구매자의 요구에 따라 2비트, 4비트, …, 32비트의 데이터를 동시에 기록 및 저장할 수 있도록 제작된다. 그리고 상기 멀티-비트 데이터를 입력 및 출력하기 위하여, 상기 반도체 메모리는 다수의 비트 데이터를 동시에 완충할 수 있는 데이터 출력 완충장치를 필요로 한다.
그러나, 종래의 멀티-비트 데이터 출력 완충장치는 멀티-비트 데이터의 각 비트 데이터를 독립적으로 완충하도록 설치된 다수의 버퍼회로를 구비한다. 이러한 회로 구성을 갖는 종래의 멀티-비트 데이터 출력 완충장치는 멀티-비트 데이터가 모두 1 또는 0의 논리값을 갖을 경우, 전류를 급격하게 변화시킨다. 이로 인하여, 종래의 멀티-비트 데이터 출력 완충장치는 출력신호에 매우 큰 잡음성분을 발생시키고, 아울러 입력신호에 대한 출력신호의 응답속도를 저하시킨다. 상기 종래의 멀티-비트 데이터 출력 완충장치의 문제점을 첨부한 제1도 및 제2도를 참조하여 살펴보기로 한다.
제1도에는 제1 출력 인에이블 신호(OE1) 및 제1 비트 데이터(Din1)를 입력받는 제1 비트 데이터 완충부(10)와, 그리고 제2 출력 인에이블 신호(OE2) 및 제2 비트 데이터(Din2)를 입력받는 제2 비트 데이터 완충부(12)를 구비한 종래의 멀티-비트 데이터 출력 완충장치가 설명되어 있다.
상기 제1 비트 데이터 완충부(10)는, 상기 제1 출력 인에이블 신호(OE1)가 하이논리를 유지할 경우, 상기 제1 비트 데이터(Din1)를 완충하고 상기 완충된 제1 비트 데이터를 제1 비트의 출력 데이터(Dout1)로서 출력한다.
상기 제2 비트 데이터 완충부(12)는 상기 제2 출력 인에이블 신호(OE2)가 하이논리를 유지 할 경우에 상기 제2 비트 데이터(Din2)를 완충하고 상기 완충된 제2비트 데이터를 제2 비트의 출력 데이터(Dout2)로서 출력한다.
상기 제1 비트의 출력 데이터(Dout1)는 상기 제2 비트의 출력 데이터(Dout2)와 동일한 논리값을 갖을 경우에 제2도의 제1 곡선(20) 또는 제2 곡선(22)의 형태로 변화하는 전압을 갖는다. 상기 제1 곡선(20)은 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2)가 모두 1의 논리값을 가질 경우에 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2)의 전압변화를 설명한다. 반면에, 상기 제2 곡선(22)은 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2)가 모두 0의 논리값을 갖을 경우에 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2)의 전압변화를 나타낸다.
그리고 제2도에 도시된 제3 및 제4 곡선(24,26)은, 상기 제1 및 제2 비트의 출력데이타(Dout1,Dout2)가 서로 상반된 논리값을 갖을 경우, 상기 제1 및 제2 비트의 출력데이타(Dout1,Dout2)의 전압변화를 설명한다. 즉, 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2A)가 각각 1 및 0의 논리값을 갖을 경우, 상기 제3 곡선(24)은 상기 제1 비트의 출력 데이터(Dout1)의 전압 변화를 나타내고, 제4 곡선(26)은 상기 제2 비트의 출력 데이터(Dout2)의 전압변화를 설명한다. 이와는 달리, 상기 제1 및 제2 비트의 출력 데이터(Dout1,Dout2A)가 각각 0 및 1의 논리값을 갖을 경우, 상기 제4 곡선(26)은 상기 제1 비트의 출력 데이터(Dout1)의 전압변화를 나타내고, 제3 곡선(24)은 상기 제2 비트의 출력 데이터(Dout2)의 전압 변화를 설명한다.
제1도 및 제2도에서 설명된 바와 같이, 종래의 멀티-비트 데이타 출력 완충장치는 입력되는 모든 비트의 데이터가 동일한 논리값을 갖을 경우, 출력신호의 전압을 급격하게 변화시킨다. 이로 인하여, 종래의 멀티-비트 데이타 출력장치는 출력신호에 매우 큰 잡음성분을 발생시킴과 아울러 입력신호에 대한 출력신호의 응답특성을 저하시키는 문제점을 갖고 있다.
따라서, 본 발명의 목적은 다수의 비트의 데이터의 논리값과 무관하게 출력신호에서의 잡음성분의 발생을 최소화 할 수 있고 아울러 출력신호의 응답속도를 향상시킬 수 있는 멀티-비트 데이타 출력 완충장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 멀티-비트 데이타 출력 완충장치는 2비트 이상의 데이터를 입력하는 데이터 입력수단으로부터 2비트 이상의 데이터를 각각 1비트씩 입력받아 완충하는 2개 이상의 비트 데이터 완충수단과, 상기 데이터 입력수단으로 부터의 2비트 이상의 데이터의 비트 별 논리값의 동일여부에 따라 상기 2개 이상의 비트 데이터 완충수단의 전류량을 조절하는 비트 데이터 비교수단을 구비한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제3 도를 참조하면, 제1 출력 인에이블 신호(OE1)를 입력받는 제1 비트 데이터 완충부(20)와, 제2 출력 인에이블 신호(OE2)를 입력받는 제2 비트 데이터 완충부(22)와, 그리고 제1 입력 데이터(Din1) 및 제2 입력 데이터(Din2)를 입력받는 비트 데이터 비교부(24)를 구비하는 본 발명의 실시예에 따른 멀티-비트 데이타 출력 완충장치가 설명되어 있다.
상기 제1 비트 데이터 완충부(20)는, 상기 제1 출력 인에이블 신호(OE1)가 하이논리를 갖을 경우, 상기 제1 입력 데이터(Din1)를 완충하고 이 완충된 데이터를 제1 출력 비트 데이터(Dout1)로써 외부의 주변장치(도시하지 않음)쪽으로 전송한다. 이와 유사하게, 상기 제2 비트 데이터 완충부(22)도 상기 제2 출력 인에이블 신호(OE2)가 하이논리를 갖을 경우에 상기 제2 입력 데이터(Din2)를 완충하고 상기 완충된 데이터를 제2 출력 비트 데이터(Dout2)로써 외부의 주변장치쪽으로 전송한다.
상기 비트 데이터 비교부(24)는 상기 제1 및 제2 입력 데이터(Din1,Din2)의 논리값을 비교한다. 그리고 비트 데이터 비교부(24)는 상기 제1 및 제2 입력 데이터(Din1,Din2)의 비교 결과에 따라 하이(High) 또는 로우(Low)논리를 갖는 비교신호(CP)를 발생하고, 상기 비교신호(CP)를 상기 제1 및 제2 비트 데이터 완충부(20,22)에 공급한다. 상기 비교신호(CP)는 상기 제1 및 제2 입력 데이터 완충부(20,22)에 공급한다. 상기 비교신호(CP)는 상기 제1 및 제2 입력 데이터(Din1,Din2)가 동일한 논리값, 즉 0 또는 1,을 갖을 경우에 로우논리를 갖게 된다. 이와는 달리, 상기 제1 및 제2 입력 데이터(Din1,Din2)가 서로 상반된 논리값을 갖을 경우, 상기 비교신호(CP)는 하이논리를 갖는다.
그리고 상기 비교신호(CP)는 논리값에 따라 상기 제1 및 제2 비트 데이터 완충부(20,22)의 임피던스를 변화시켜 상기 제1 및 제2 비트 데이터 완충부(20,22)에 흐르는 전류량을 변화시킨다. 상기 비교신호(CP)가 로우논리를 갖을 경우, 상기 제1 및 제2 비트 데이터 완충부(20,22)의 임피던스는 증가되는 반면에 상기 제1 및 제2 비트 데이터 완충부(20,22)에 흐르는 전류량은 감소된다. 반대로, 상기 비교신호(CP)가 하이논리를 갖을 경우, 상기 제1 및 제2 비트 데이터 완충부(20,22)의 임피던스는 감소되고 반면에 상기 제1 및 제2 비트 데이터 완충부(20,22)에 흐르는 전류량은 증가된다.
상기 제1 및 제2 입력 데이터(Din1,Din2)가 동일할 경우, 상기 제1 및제2 비트 데이터 완충부(20,22)에 흐르는 전류량이 감소됨으로 인하여 상기 제1 및 제2 출력 데이터(Dout1,Dout2)의 전압변동폭 및 기간이 감소된다. 이로 인하여, 상기 제1 및 제2 출력 데이터(Dout1,Dout2)에 포함되는 잡음성분은 최대로 억제되는 반면에 상기 제1 및 제2 입력데이타(Din1,Din2)에 대한 제1 및 제2 출력 데이터(Dout1,Dout2)의 응답속도는 향상된다.
제4도는 제3도에 도시된 비트 데이터 비교부(24)를 상세하게 도시한다. 상기 비트 데이터 비교부(24)는 제1 입력 데이터(Din1)를 자신들의 게이트로 입력받는 제1 PMOS 및 NMOS 트랜지스터(MP1, MN1)를 구비한다. 상기 제1 PMOS 트랜지스터(MP1)는 상기 제1 입력 데이터(Din1)가 로우논리를 갖을 경우 제1 전원전압원(Vcc)으로 부터의 고전위를 제1 노드(N1)쪽으로 전송한다. 그리고 상기 제1 NMOS 트랜지스터(MN1)는 상기 제1 입력 데이터(Din1)가 하이논리를 갖을 경우에 제2 전원전압원(Vss)로 부터의 저전위 전압을 상기 제1 노드(N1)쪽으로 전송한다. 결과적으로, 상기 제1 PMOS 및 NMOS 트랜지스터들(MP1,MN1)은 상기 제1 입력 데이터(Din1)를 반전시키는 기능을 한다.
그리고 상기 비트 데이터 비교부(24)는 제2 입력 데이터(Din2)를 자신들의 게이트로 입력받는 제2 PMOS 및 NMOS 트랜지스터(MP2,MN2)를 추가로 구비한다. 상기 제2 PMOS 트랜지스터(MP2)는 상기 제2 입력 데이터(Din2)가 로우논리를 갖을 경우에 상기 제1 입력 데이터(Din1)를 비교신호(CP)로서 제2 노드(N2)쪽으로 전송한다. 이와는 달리, 상기 제2 NMOS 트랜지스터(MN2)는 상기 제2 입력 데이터(Din2)가 하이논리를 갖을 경우 상기 제1 노드(N1)로 부터의 상기 반전된 제1 입력 데이터를 비교신호(CP)로서 상기 제2 노드(N2)쪽으로 전송한다.
상기 제1 PMOS 및 NMOS 트랜지스터(MP1,MN1)와 상기 제2 PMOS 및 NMOS 트랜지스터(MMP2,MN2)의 동작에 의하여, 상기 제2 노드(N2)상의 비교신호(CP)는 상기 제1 및 제2 입력 데이터(Din1,Din2)가 동일한 논리값, 즉 하이 또는 로우논리를 갖을 경우에 로우 논리를 갖는다. 이와는 달리, 상기 제1 및 제2 입력 데이터(Din1,Din2)가 서로 상이한 논리값을 갖을 경우에 상기 비교신호(CP)는 하이논리를 갖는다. 상기 제1 및 제2 입력 데이터(Din1,Din2)와 상기 비교신호(CP)와의 관계는 하기의 표1과 같이 된다.
또한, 상기 비트 데이터 비교부(24)는 상기 제1 입력 데이터(Din1)를 자신의 게이트로 입력받는 제3 PMOS 트랜지스터(MP3) 및 상기 제1 노드(N1)로 부터의 상기 반전된 제1 입력 데이터를 자신의 게이트로 입력받는 제3 NMOS 트랜지스터(MN3)를 구비한다. 상기 제3 PMOS 트랜지스터(MP3)는 상기 제1 입력 데이터(Din1)가 로우논리를 갖을 경우, 상기 제2 입력 데이터(Din2)를 상기 제2 노드(N2)쪽으로 전송한다. 그리고 상기 제3 NMOS 트랜지스터(MN3)는 상기 제1 노드(N1)로 부터의 상기 반전된 제1 입력 데이터가 하이논리를 유지하는 동안 상기 제2 입력 데이터(Din2)를 상기 제2 노드(N2)쪽으로 전송한다. 결과적으로, 상기 제3 PMOS 및 NMOS 트랜지스터들(MP3,MN3)은 저항값이 작고 전송속도가 빠른 패스 트랜지스터를 형성하여 상기 제2 노드(N2)상의 비교신호(CP)의 전류를 증가시키는 역할을 한다.
제5 도는 제3도에 도시된 비트 데이터 완충부(20,22)를 상세하게 설명한다. 상기 비트 데이터 완충부는 제1 제어라인(42)으로 부터의 출력인에이블신호(OEi)를 공통적으로 입력받는 제1 및 제2 NAND 게이트(NA1,NA2)와, 출력라인(44)을 기점으로 제1 전원전압(Vcc) 및 제2 전원전압원(Vss)의 사이에 접속된 제1 풀-업용 PMOS 트랜지스터(MP4) 및 제1 풀-다운용 NMOS 트랜지스터(MN4)를 구비한다. 상기 제1 NAND 게이트(NA1)는 상기 출력 인에이블 신호(OEi)가 하이논리를 유지할 경우 데이터 입력라인(41)으로 부터의 입력 데이터(Dini)를 반전시키고 상기 반전된 입력 데이터를 상기 제1 풀-업용 PMOS 트랜지스터(MP4)의 게이트 쪽으로 전송한다. 상기 제1 풀-업용 PMOS 트랜지스터(MP4)는 상기 제1 NAND 게이트(NA1)의 출력신호가 로우논리를 가질 경우에 상기 제1 전원전압원(Vcc)으로 부터의 고전위를 상기 출력라인(44)쪽으로 전송하여 상기 출력라인(44)상에 하이논리의 출력 데이터(Douti)가 발생되도록 한다.
상기 제2 NAND 게이트(NA2)도 상기 출력 인에이블 신호(OEi)가 하이논리를 유지할 경우 제1 인버터(GI1)의 출력신호를 반전시켜 제3 인버터(GI3)를 경유하여 상기 제1 풀-다운용 NMOS 트랜지스터(MN4)의 게이트에 공급한다. 상기 제1 인버터(GI1)의 출력신호는 상기 데이터 입력 라인(41)으로 부터의 상기 입력 데이터(Dini)를 반전된 것이다. 그리고 상기 제1 풀-다운용 NMOS 트랜지스터(MN4)의 게이트에 공급되는 신호는 상기 데이터 입력라인(41)와 상기 입력 데이타와 동일한 논리값을 갖는다. 상기 제1 인버터(GI1)와 순환루프를 형성하도록 접속된 제2 인버터(GI2)는 상기 데이터 입력라인(41)상의 논리상태를 안정적으로 유지하는 역할을 한다. 그리고 상기 제1 풀-다운용 NMOS 트랜지스터(MN4)는 상기 제3 인버터(GI3)의 출력신호가 하이논리를 유지할 경우 상기 제2 전원전압원(Vss)으로 부터의 저전위 전압을 상기 출력라인(44)쪽으로 전송하여 상기 출력라인(44)에 로우논리의 출력 데이터(Douti)를 발생시킨다.
결과적으로, 상기 제1 및 제2 NAND 게이트들(NA1,NA2)과 상기 제1 내지 제3 인버터들(GI1 내지 GI3)는 상기 출력 인에이블 신호(OEi)의 논리값에 따라 상기 입력 데이터(Dini)를 상기 제1 풀-업용 PMOS 트랜지스터(MP4) 및 제1 풀-다운용 NMOS 트랜지스터(MN4)의 게이트들쪽으로 전송하는 기능을 한다.
그리고 상기 비트 데이터 완충부는 제2 제어라인(43)으로부터 비교 신호(CP)를 입력받는 제3 NAND 게이트(NA3)와, 제4 및 제5 인버터(GI4,GI5)의 출력신호를 입력받는 NOR 게이트(NO1)를 추가로 구비한다. 상기 제3 NAND 게이트(NA3)는 상기 제2 제어라인(43)으로 부터의 상기 비교 신호(CP), 상기 제1 제어라인(42)으로 부터의 상기 출력 인에이블 신호(OEi) 및 상기 데이터 입력라인(41)으로 부터의 상기 입력 데이터(Dini)를 NAND 연산한다. 그리고 상기 제3 NAND 게이트(NA3)는 상기 출력 인에이블 신호(OEi) 및 상기 비교 신호(CP)가 모두 하이논리를 유지할 경우, 상기 입력 데이터(Dini)를 반전시키고 상기 반전된 제2 풀-업용 PMOS 트랜지스터(MP2)의 게이트쪽으로 전송한다.
상기 제4 인버터(GI4)의 출력신호는 상기 제1 제어라인(42)상의 상기 출력 인에이블 신호(OEi)를 반전시킨 것이고, 그리고 상기 제5 인버터(GI5)의 출력신호는 상기 제2 제어라인(43)상의 상기 비교신호(CP)를 반전시킨 것이다. 상기 NOR 게이트(NO1)는 상기 제4 및 제5 인버터들(GI4,GI5)의 출력신호들과 상기 데이터 입력라인(41)으로 부터의 상기 입력 데이터(Dini)를 NOR 연산한다. 그리고 상기 NOR 게이트(NO1)는 상기 제4 및 제5 인버터(GI4,GI5)의 출력신호가 모두 로우논리를 갖을 경우, 즉 상기 출력 인에이블 신호(OEi) 및 상기 비교신호(CP)가 모도 하이논리를 갖을 때에 상기 입력 데이터(Dini)를 반전시켜 제2 풀-다운용 NMOS 트랜지스터(MN5)의 게이트쪽으로 전송한다.
결과적으로, 상기 제4 및 제5 인버터(GI4,GI5), 상기 제3 NAND 게이트(NA3) 및 상기 NOR 게이트(NO1)는, 상기 출력 인에이블 신호(OEi) 및 상기 비교신호(CP)가 특정논리를 갖을 경우, 즉 데이터 출력 모드에서 출력될 다수의 비트(여기서는 2비트)의 데이터들이 서로 상이한 논리값을 갖을 때에 상기 입력 데이터를 상기 제2 풀-업용 PMOS 트랜지스터(MP5) 및 제2 풀-다운용 NMOS 트랜지스터(MN5)의 게이트쪽으로 전송하는 제어용 스위치의 기능을 한다.
상기 제2 풀-업용 PMOS 트랜지스터(MP5)는, 상기 제3 NAND 게이트(NA3)의 출력신호가 로우논리를 갖을 경우, 상기 제1 전원전압원(Vcc)으로 부터의 고전위 전압을 상기 출력라인(44)쪽으로 전송한다. 결과적으로, 상기 제2 풀-업용 PMOS 트랜지스터(MP5)는 상기 제1 풀-업용 PMOS 트랜지스터(MP4)와 함께 상기 제1 전원전압원(Vcc) 및 상기 출력라인(44)의 사이에 병렬 전류통로를 형성하여 상기 출력라인(44)상의 전압이 급격하게 변화될 수 있도록 한다. 이때, 상기 제1 전원전압원(Vcc) 및 상기 출력라인(44)간의 임피던스는 작은 값을 갖는다. 이와는 달리, 상기 비교신호(CP)가 로우논리를 갖을 경우, 상기 제2 풀-업용 PMOS 트랜지스터(MP5)는 무조건 턴-오프(Turn-off)되어 상기 제1 전원전압원(Vcc) 및 상기 출력라인(44)간의 임피던스를 증가시켜 상기 출력라인(44)상의 전압이 완만하게 변화되도록 한다.
상기 제2 풀-다운용 NMOS 트랜지스터(MN5)는, 상기 NOR 게이트(NO1)의 출력신화 하이논리를 갖을 경우, 상기 제2 전원전압원(Vss)으로 부터의 저전위 전압을 상기 출력라인(44)쪽으로 전송한다. 결과적으로, 상기 제2 풀-다운 NMOS 트랜지스터(MN5)는 상기 제1 풀-다운용 NMOS 트랜지스터(MN4)와 함께 상기 제2 전원전압원(Vss) 및 상기 출력라인(44)의 사이에 병렬 전류통로를 형성하여 상기 출력라인(44)상의 전압이 급격하게 변화될 수 있도록 한다. 이때, 상기 제2 전원전압원(Vss) 및 상기 출력라인(44)간의 임피던스는 작은 값을 갖는다. 이와는 달리, 상기 비교신호(CP)가 로우논리를 갖을 경우, 상기 제2 풀-다운용 NMOS 트랜지스터(MN5)는 무조건 턴-오프(Turn-off)되어 상기 제2 전원전압원(Vss) 및 상기 출력라인(44)간의 임피던스를 증가시켜 상기 출력라인(44)상의 전압이 완만하게 변화되도록 한다.
상술한 바와 같이, 본 발명의 멀티-비트 데이타 출력 완충장치는 다수의 비트 데이터들의 논리값이 동일한가에 따라 각 비트 데이터 완충부에 흐르는 전류량을 조절함에 의하여 출력 데이터의 전압변화를 조절할 수있다. 이 결과, 본 발명의 멀티-비트 데이타 출력 완충장치는 출력 데이터에 발생되는 잡음성분을 최소화되도록 억제 할 수 있고 나아가 출력 데이터의 입력 데이터에 대한 응답속도를 향상시킬 수 있는 이점을 제공한다.

Claims (4)

  1. 반도체 메모리에 있어서, 2비트 이상의 데이터를 입력하는 데이터 입력수단으로부터 2비트 이상의 데이터를 각각 1비트씩 입력받아 완충하는 2개 이상의 비트 데이터 완충수단과, 상기 데이터 입력수단으로 부터의 2비트 이상의 데이터의 비트 별 논리값의 동일여부에 따라 상기 2개 이상의 비트 데이터 완충수단의 전류량을 조절하는 비트 데이터 비교수단을 구비한 것을 특징으로 하는 멀티-비트 데이타 출력 완충장치.
  2. 제1항에 있어서, 상기 비트 데이터 비교수단은 상기 2비트 이상의 데이터가 동일한 논리값을 갖을 경우에 상기 2개 이상의 비트 데이터 완충수단에 흐르는 전류량을 감소시키는 것을 특징으로 하는 멀티-비트 데이타 출력 완충장치.
  3. 제1항에 있어서, 상기 비트 데이터 비교수단은 제 1입력 데이터의 논리값에 따라 제1전원전압원으로부터의 고전위 전압을 제 1노드로 전송하는 제 1풀업 구동기와, 상기 제 1입력 데이터에 의해 상기 제 1풀업 구동기와 반대되게 구동되어 제 2 전원전압원으로부터의 저전위 전압을 상기 제 1노드로 전송하는 제 1풀다운 구동기와, 제 2입력 데이터의 논리값에 따라 상기 제 1입력 데이터를 비교신호로서 출력하는 제 2풀럽 구동기와, 상기 제 2입력 데이터에 의해 상기 제 2풀업 구동기와 반대되게 구동되어 제 1노드의 데이터를 상기 비교신호로서 출력하는 제 2풀다운 구동기 및, 상기 제 2입력 데이터 입력라인과 상기 비교신호 출력라인 사이에 접속되고 상기 제 1입력 데이터의 논리값 및 상기 제 1노드의 데이터에 의해 상기 제 2입력 데이터를 상기 비교신호로서 출력하는 전달게이트를 구비하는 것을 특징으로 하는 멀티-비트 데이타 출력 완충장치.
  4. 제1항에 있어서, 상기 비트 데이터 완충수단은 입력되는 비트 데이터의 논리값에 따라 제1 전원전압원으로 부터의 고전위 전압을 출력라인쪽으로 전송하는 제1 풀-업 구동기와, 상기 입력 데이터에 의하여 상기 제1 풀-업 구동기와 반대되게 구동되어 제2 전원전압원으로 부터의 저전위전압을 상기 출력라인쪽으로 전송하는 제1 풀-다운 구동기와, 상기 입력 데이터의 논리값에 따라 상기 제1 전원전압원으로부터의 상기 고전위 전압을 상기 출력라인쪽으로 전송하는 제2 풀-업 구동기와, 상기 입력 데이터에 의하여 상기 제2 풀-업 구동기와 반대되게 구동되어 상기 제2 전원전압원으로 부터의 상기 저전위전압을 상기 출력라인쪽으로 전송하는 제2 풀-다운 구동기와, 상기 비트 데이터 비교수단으로부터의 비교신호의 논리값에 따라 상기 제2 풀-업 구동기 및 상기 제2 풀-다운 구동기에 공급될 상기 입력 데이터를 절환하는 절환수단을 구비한 것을 특징으로 하는 멀티-비트 데이타 출력 완충장치.
KR1019950018855A 1995-06-30 1995-06-30 멀티-비트 데이타 출력 완충장치 KR0172238B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950018855A KR0172238B1 (ko) 1995-06-30 1995-06-30 멀티-비트 데이타 출력 완충장치
US08/674,160 US5703812A (en) 1995-06-30 1996-07-01 Multi-bit data output buffer for semiconductor memory device
GB9613752A GB2303008B (en) 1995-06-30 1996-07-01 Multi-bit data output buffer for semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950018855A KR0172238B1 (ko) 1995-06-30 1995-06-30 멀티-비트 데이타 출력 완충장치

Publications (2)

Publication Number Publication Date
KR970002674A KR970002674A (ko) 1997-01-28
KR0172238B1 true KR0172238B1 (ko) 1999-03-30

Family

ID=19419275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950018855A KR0172238B1 (ko) 1995-06-30 1995-06-30 멀티-비트 데이타 출력 완충장치

Country Status (3)

Country Link
US (1) US5703812A (ko)
KR (1) KR0172238B1 (ko)
GB (1) GB2303008B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298182B1 (ko) * 1997-06-24 2001-08-07 박종섭 반도체메모리소자의출력버퍼
EP1585024B1 (en) * 2004-04-08 2007-10-10 STMicroelectronics Pvt. Ltd. An improved on-chip storage memory for storing variable data bits
US20070085577A1 (en) * 2005-10-18 2007-04-19 Texas Instruments Incorporated High frequency transmission gate buffer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
EP0317939B1 (en) * 1987-11-25 1994-03-09 Nec Corporation Input circuit incorporated in a semiconductor device
JP2930440B2 (ja) * 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
JP3014164B2 (ja) * 1991-05-15 2000-02-28 沖電気工業株式会社 出力バッファ回路
US5255239A (en) * 1991-08-13 1993-10-19 Cypress Semiconductor Corporation Bidirectional first-in-first-out memory device with transparent and user-testable capabilities
US5369316A (en) * 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal

Also Published As

Publication number Publication date
GB9613752D0 (en) 1996-09-04
US5703812A (en) 1997-12-30
GB2303008A (en) 1997-02-05
KR970002674A (ko) 1997-01-28
GB2303008B (en) 2000-01-12

Similar Documents

Publication Publication Date Title
KR100308792B1 (ko) 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법
US5329632A (en) Cache memory system, and comparator and MOS analog XOR amplifier for use in the system
US5633603A (en) Data output buffer using pass transistors biased with a reference voltage and a precharged data input
US5311076A (en) Tristate data output buffer having reduced switching noise and intermediate-level setting
US5959474A (en) Output buffer for memory circuit
US5546020A (en) Data output buffer with latch up prevention
US5369315A (en) High speed signal driving scheme
US6469539B2 (en) Impedance controlled output circuit having multi-stage of high code selectors in semiconductor device and method for operating the same
US4916337A (en) TTL to CMOS logic level translator
KR0172238B1 (ko) 멀티-비트 데이타 출력 완충장치
US5144168A (en) Self latching input buffer
KR100275721B1 (ko) 반도체장치의 입력버퍼
KR0121137B1 (ko) 센스 앰프의 구동 신호 발생 회로
KR0172798B1 (ko) 모드 적응형 데이타 출력 버퍼
KR100501582B1 (ko) 프리셋 구조를 갖는 데이터 출력 버퍼
KR100484260B1 (ko) 반도체메모리소자의센스증폭기
KR20030078310A (ko) 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치
KR100190303B1 (ko) 반도체 메모리소자의 출력 버퍼
KR0172783B1 (ko) 데이타 출력 버퍼
KR100197988B1 (ko) 반도체 메모리 장치의 리던던시 회로
KR960001791B1 (ko) 데이타 출력장치
US7075834B2 (en) Semiconductor integrated circuit device
KR100248815B1 (ko) 고속 씨모스 송수신 장치
KR0172787B1 (ko) 컬럼 어드레스 스트로브 신호 입력 버퍼 장치
KR20000027367A (ko) 반도체소자의 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee