JP3014164B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路、特に
たとえばスイッチング・ノイズの小さい出力バッファ回
路に関する。
たとえばスイッチング・ノイズの小さい出力バッファ回
路に関する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路として
は、たとえば特開昭６１−２１６５１８に開示されたも
のがある。図５に示すようにこの回路は、出力最終段に
おける出力端子ＯＵＴに接続されたＰＭＯＳ出力トラン
ジスタ５８のゲート端子ａ５１と、出力端子ＯＵＴに接
続されたＮＭＯＳ出力トランジスタ５７のゲート端子ａ
５２との間に、ＰＭＯＳ出力トランジスタ５１及びＮＭ
ＯＳ出力トランジスタ５４から成るトランスファ・ゲー
トＴＧを設け、このトランスファ・ゲートＴＧを制御信
号Ｃによってオン・オフに制御するものである。トラン
スファ・ゲートＴＧがオフであれば、出力端子ＯＵＴは
「ハイ・インピーダンス状態」となる。また、トランス
ファ・ゲートＴＧがオンであれば、出力端子ＯＵＴには
出力信号用の入力端子Ｄと同じ論理レベルが生じて出力
バッファ回路は「出力状態」となる。なお、論理機能に
関する各トランジスタのより詳細な説明は上記公報に詳
述されているので省略し、本発明に直接関係のあるスイ
ッチング・ノイズの大きさの低減効果について特に説明
する。
は、たとえば特開昭６１−２１６５１８に開示されたも
のがある。図５に示すようにこの回路は、出力最終段に
おける出力端子ＯＵＴに接続されたＰＭＯＳ出力トラン
ジスタ５８のゲート端子ａ５１と、出力端子ＯＵＴに接
続されたＮＭＯＳ出力トランジスタ５７のゲート端子ａ
５２との間に、ＰＭＯＳ出力トランジスタ５１及びＮＭ
ＯＳ出力トランジスタ５４から成るトランスファ・ゲー
トＴＧを設け、このトランスファ・ゲートＴＧを制御信
号Ｃによってオン・オフに制御するものである。トラン
スファ・ゲートＴＧがオフであれば、出力端子ＯＵＴは
「ハイ・インピーダンス状態」となる。また、トランス
ファ・ゲートＴＧがオンであれば、出力端子ＯＵＴには
出力信号用の入力端子Ｄと同じ論理レベルが生じて出力
バッファ回路は「出力状態」となる。なお、論理機能に
関する各トランジスタのより詳細な説明は上記公報に詳
述されているので省略し、本発明に直接関係のあるスイ
ッチング・ノイズの大きさの低減効果について特に説明
する。
【０００３】いま出力バッファ回路が「出力状態」にあ
り、出力信号用の入力端子ＤがＨレベルにあったとす
る。この時、端子ａ５１及び端子ａ５２は共にＬレベル
となっており、出力端子ＯＵＴはＨレベルとなってい
る。ここで入力端子ＤがＨレベルからＬレベルに遷移す
ると、端子ａ５１と端子ａ５２がＬレベルからＨレベル
に変化し、ＰＭＯＳ出力トランジスタ５８がオフし、Ｎ
ＭＯＳ出力トランジスタ５７がオンして、出力端子ＯＵ
ＴはＨレベルからＬレベルへと変化してゆく。この時、
出力最終段のＰＭＯＳ出力トランジスタ５８とＮＭＯＳ
出力トランジスタ５７のゲート電極との間に、トランス
ファ・ゲートＴＧが設けられているので、このトランス
ファ・ゲートＴＧのオン抵抗と寄生容量とによって、端
子ａ５１のレベルが上昇してから、端子ａ５２のレベル
が上昇するまでに一定の遅延が生じる。従ってＰＭＯＳ
出力トランジスタ５８がまずオフした後に、ＮＭＯＳ出
力トランジスタ５７がオンする事となり、最終段の２個
の出力トランジスタ５７及び５８が同時にオン状態にな
らないので無用な貫通電流をなくせ、スイッチング・ノ
イズの低減を図る事ができる。
り、出力信号用の入力端子ＤがＨレベルにあったとす
る。この時、端子ａ５１及び端子ａ５２は共にＬレベル
となっており、出力端子ＯＵＴはＨレベルとなってい
る。ここで入力端子ＤがＨレベルからＬレベルに遷移す
ると、端子ａ５１と端子ａ５２がＬレベルからＨレベル
に変化し、ＰＭＯＳ出力トランジスタ５８がオフし、Ｎ
ＭＯＳ出力トランジスタ５７がオンして、出力端子ＯＵ
ＴはＨレベルからＬレベルへと変化してゆく。この時、
出力最終段のＰＭＯＳ出力トランジスタ５８とＮＭＯＳ
出力トランジスタ５７のゲート電極との間に、トランス
ファ・ゲートＴＧが設けられているので、このトランス
ファ・ゲートＴＧのオン抵抗と寄生容量とによって、端
子ａ５１のレベルが上昇してから、端子ａ５２のレベル
が上昇するまでに一定の遅延が生じる。従ってＰＭＯＳ
出力トランジスタ５８がまずオフした後に、ＮＭＯＳ出
力トランジスタ５７がオンする事となり、最終段の２個
の出力トランジスタ５７及び５８が同時にオン状態にな
らないので無用な貫通電流をなくせ、スイッチング・ノ
イズの低減を図る事ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術の回路構成では以下のような問題が存在する。
来技術の回路構成では以下のような問題が存在する。
【０００５】まず、実際の集積回路では、図６に示すよ
うに、出力トランジスタ、例えばＮＭＯＳ出力トランジ
スタＮ５０のソースと接地電位ＧＮＤとの間に寄生イン
ダクタンスＬGが存在している。このため、出力バッフ
ァ回路の電流駆動能力を大きくするために最終段の出力
トランジスタのディメンジョン（ゲート幅／ゲート長で
決まる値）を大きくすると、出力端子ＯＵＴがＨレベル
からＬレベルに変化する時、出力端子ＯＵＴに接続され
た負荷容量ＣLから接地電位ＧＮＤに瞬間的に大きなピ
ーク電流ＩDが流れ、寄生インダクタンスＬGに大きなノ
イズ電圧ＶGNが発生する。このように、貫通電流を防止
しても、なお大きなスイッチング・ノイズが発生する。
もちろん図５に示した従来の回路においても、トランス
ファ・ゲートＴＧを構成する各トランジスタのディメン
ジョンを小さくすれば、出力トランジスタのゲート電位
の遷移時間が長くなるので、ノイズ電圧ＶGNをある程度
小さくする事ができる。しかし、こうした方法では、負
荷容量ＣLが著るしく大きい時、出力端子ＯＵＴの電荷
が充分少なくなる前にゲート電位が遷移してしまい、結
局ノイズ電圧を充分に小さくするには至らなかった。
うに、出力トランジスタ、例えばＮＭＯＳ出力トランジ
スタＮ５０のソースと接地電位ＧＮＤとの間に寄生イン
ダクタンスＬGが存在している。このため、出力バッフ
ァ回路の電流駆動能力を大きくするために最終段の出力
トランジスタのディメンジョン（ゲート幅／ゲート長で
決まる値）を大きくすると、出力端子ＯＵＴがＨレベル
からＬレベルに変化する時、出力端子ＯＵＴに接続され
た負荷容量ＣLから接地電位ＧＮＤに瞬間的に大きなピ
ーク電流ＩDが流れ、寄生インダクタンスＬGに大きなノ
イズ電圧ＶGNが発生する。このように、貫通電流を防止
しても、なお大きなスイッチング・ノイズが発生する。
もちろん図５に示した従来の回路においても、トランス
ファ・ゲートＴＧを構成する各トランジスタのディメン
ジョンを小さくすれば、出力トランジスタのゲート電位
の遷移時間が長くなるので、ノイズ電圧ＶGNをある程度
小さくする事ができる。しかし、こうした方法では、負
荷容量ＣLが著るしく大きい時、出力端子ＯＵＴの電荷
が充分少なくなる前にゲート電位が遷移してしまい、結
局ノイズ電圧を充分に小さくするには至らなかった。
【０００６】一方、ノイズ低減の他の従来技術として、
例えば特開昭６１−２４４１２４等によって開示された
方法がある。この出力バッファ回路は、出力バッファの
最終段を、少なくとも一方の電源電位（例えば接地電位
ＧＮＤ）と出力端子の間に並列接続した複数対の出力ト
ランジスタで構成されている。この方法においては、例
えば出力端子がＨレベルからＬレベルに遷移する際、ま
ず第１のＮＭＯＳ出力トランジスタをオンし、一定時間
経過して出力端子の電位が低下した後、第２のＮＭＯＳ
出力トランジスタをオンにする。この結果、最大のノイ
ズ源である放電開始直後のピーク電流を小さくでき、し
かも出力バッファ回路全体の電流駆動能力を落とす必要
はない。しかし、このように出力最終段を並列接続した
複数対の出力トランジスタで構成する従来技術の回路で
は、各出力トランジスタのオン、オフの時差制御のため
の回路が複雑であり素子数が多いという問題がある。例
えばこの文献の回路においては２４個のＭＯＳトランジ
スタを必要とする。また、ゲートアレイのように多数の
入出力回路の搭載を要求される分野においては、出力バ
ッファ回路は、幅が狭く縦長な領域に形成する事が好ま
しい。しかしながらこの従来技術では、出力端子に直接
ドレインが接続され、ラッチアップ対策等のため大きな
面積を要する出力トランジスタ対が多数存在するため
に、パターン・レイアウト上も不利であった。
例えば特開昭６１−２４４１２４等によって開示された
方法がある。この出力バッファ回路は、出力バッファの
最終段を、少なくとも一方の電源電位（例えば接地電位
ＧＮＤ）と出力端子の間に並列接続した複数対の出力ト
ランジスタで構成されている。この方法においては、例
えば出力端子がＨレベルからＬレベルに遷移する際、ま
ず第１のＮＭＯＳ出力トランジスタをオンし、一定時間
経過して出力端子の電位が低下した後、第２のＮＭＯＳ
出力トランジスタをオンにする。この結果、最大のノイ
ズ源である放電開始直後のピーク電流を小さくでき、し
かも出力バッファ回路全体の電流駆動能力を落とす必要
はない。しかし、このように出力最終段を並列接続した
複数対の出力トランジスタで構成する従来技術の回路で
は、各出力トランジスタのオン、オフの時差制御のため
の回路が複雑であり素子数が多いという問題がある。例
えばこの文献の回路においては２４個のＭＯＳトランジ
スタを必要とする。また、ゲートアレイのように多数の
入出力回路の搭載を要求される分野においては、出力バ
ッファ回路は、幅が狭く縦長な領域に形成する事が好ま
しい。しかしながらこの従来技術では、出力端子に直接
ドレインが接続され、ラッチアップ対策等のため大きな
面積を要する出力トランジスタ対が多数存在するため
に、パターン・レイアウト上も不利であった。
【０００７】このように、一対の出力トランジスタのゲ
ート間にトランスファ・ゲートを設けた従来技術の回路
では、負荷容量が大きい時に、充分なノイズの低減が達
成できないという欠点があった。また、最終段を複数対
の出力トランジスタで構成する従来技術においては、素
子数が多くなり、パターン・レイアウト上不利であると
いう欠点があった。
ート間にトランスファ・ゲートを設けた従来技術の回路
では、負荷容量が大きい時に、充分なノイズの低減が達
成できないという欠点があった。また、最終段を複数対
の出力トランジスタで構成する従来技術においては、素
子数が多くなり、パターン・レイアウト上不利であると
いう欠点があった。
【０００８】本発明はこのような従来技術の欠点を解消
し、高速でスイッチング・ノイズの発生が小さく、素子
数の少ない出力バッファ回路を提供することを目的とす
る。
し、高速でスイッチング・ノイズの発生が小さく、素子
数の少ない出力バッファ回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体素子により構成される出力バッフ
ァ回路は、第１の半導体素子および第２の半導体素子に
より構成される出力最終段と、第１の半導体素子および
第２の半導体素子のゲート端子間に配設されるととも
に、このバッファ回路の出力端子に接続されるスイッチ
手段とを有する。また、このスイッチ手段は、第１の半
導体素子のゲート端子より第２の半導体素子のゲート端
子へ至る第１の経路の間に設けられた第３の半導体素子
と、第１の半導体素子のゲート端子より第２の半導体素
子のゲート端子へ至る第２の経路の間に設けられた第４
の半導体素子とを含み、第３の半導体素子および第４の
半導体素子のゲート端子がこの回路の出力端子に接続さ
れている。
決するために、半導体素子により構成される出力バッフ
ァ回路は、第１の半導体素子および第２の半導体素子に
より構成される出力最終段と、第１の半導体素子および
第２の半導体素子のゲート端子間に配設されるととも
に、このバッファ回路の出力端子に接続されるスイッチ
手段とを有する。また、このスイッチ手段は、第１の半
導体素子のゲート端子より第２の半導体素子のゲート端
子へ至る第１の経路の間に設けられた第３の半導体素子
と、第１の半導体素子のゲート端子より第２の半導体素
子のゲート端子へ至る第２の経路の間に設けられた第４
の半導体素子とを含み、第３の半導体素子および第４の
半導体素子のゲート端子がこの回路の出力端子に接続さ
れている。
【００１０】
【作用】本発明によれば、入力端子に入力された信号が
変化した場合、出力端子の電位が充分変化した後にスイ
ッチ手段の所定の半導体素子が導通することによって、
第１の半導体素子もしくは第２の半導体素子のいずれか
が導通するので出力端子の負荷容量が大きくてもノイズ
を小さくすることができる。
変化した場合、出力端子の電位が充分変化した後にスイ
ッチ手段の所定の半導体素子が導通することによって、
第１の半導体素子もしくは第２の半導体素子のいずれか
が導通するので出力端子の負荷容量が大きくてもノイズ
を小さくすることができる。
【００１１】
【実施例】次に添付図面を参照して本発明による出力バ
ッファ回路の実施例を詳細に説明する。
ッファ回路の実施例を詳細に説明する。
【００１２】図１には本発明の出力バッファ回路の一実
施例を示す回路図が示されている。同図において、端子
ＯＵＴは出力バッファ回路の出力端子、端子Ｃは出力バ
ッファ回路を「ハイインピーダンス」か「出力状態」か
のいずれかに制御するための制御信号端子、端子Ｄは出
力バッファが「出力状態」にあるときに出力端子ＯＵＴ
の論理レベルを決定するための出力信号用の入力端子で
ある。また、端子ＶCC１は集積回路内部の電源電圧ＶCC
１に接続される電源端子、端子ＧＮＤ１は集積回路内部
の接地電位に接続される接地端子である。
施例を示す回路図が示されている。同図において、端子
ＯＵＴは出力バッファ回路の出力端子、端子Ｃは出力バ
ッファ回路を「ハイインピーダンス」か「出力状態」か
のいずれかに制御するための制御信号端子、端子Ｄは出
力バッファが「出力状態」にあるときに出力端子ＯＵＴ
の論理レベルを決定するための出力信号用の入力端子で
ある。また、端子ＶCC１は集積回路内部の電源電圧ＶCC
１に接続される電源端子、端子ＧＮＤ１は集積回路内部
の接地電位に接続される接地端子である。
【００１３】本実施例における出力バッファ回路は、出
力端子ＯＵＴを直接駆動する最終段Ｆと、出力端子ＯＵ
Ｔに出力される信号の制御を行なう制御回路Ｋを有す
る。制御回路Ｋは、ＰＭＯＳトランジスタＰ１１，Ｐ１
２、ＮＭＯＳトランジスタＮ１１，Ｎ１２およびインバ
ータＩＮＶ１１により構成されている。制御回路Ｋにお
いて、まず制御信号端子ＣがインバータＩＮＶ１１の入
力に接続され、ＩＮＶ１１の出力がノードｎ１０に接続
されている。次にＰＭＯＳトランジスタＰ１１のソース
が電源端子ＶCC１に、ゲートが入力端子Ｄに、ドレイン
がノードｎ１１にそれぞれ接続されている。また、ＰＭ
ＯＳトランジスタＰ１２のソースがＶCC１に、ゲートが
制御信号端子Ｃに、ドレインがノードｎ１１にそれぞれ
接続されている。さらに、ＮＭＯＳトランジスタＮ１１
のソースがＧＮＤ１にゲートが入力端子Ｄに、ドレイン
がノードｎ１２にそれぞれ接続されている。また、ＮＭ
ＯＳトランジスタＮ１２のソースが端子ＧＮＤ１に、ゲ
ートがノードｎ１０に、ドレインがノードｎ１２にそれ
ぞれ接続されている。
力端子ＯＵＴを直接駆動する最終段Ｆと、出力端子ＯＵ
Ｔに出力される信号の制御を行なう制御回路Ｋを有す
る。制御回路Ｋは、ＰＭＯＳトランジスタＰ１１，Ｐ１
２、ＮＭＯＳトランジスタＮ１１，Ｎ１２およびインバ
ータＩＮＶ１１により構成されている。制御回路Ｋにお
いて、まず制御信号端子ＣがインバータＩＮＶ１１の入
力に接続され、ＩＮＶ１１の出力がノードｎ１０に接続
されている。次にＰＭＯＳトランジスタＰ１１のソース
が電源端子ＶCC１に、ゲートが入力端子Ｄに、ドレイン
がノードｎ１１にそれぞれ接続されている。また、ＰＭ
ＯＳトランジスタＰ１２のソースがＶCC１に、ゲートが
制御信号端子Ｃに、ドレインがノードｎ１１にそれぞれ
接続されている。さらに、ＮＭＯＳトランジスタＮ１１
のソースがＧＮＤ１にゲートが入力端子Ｄに、ドレイン
がノードｎ１２にそれぞれ接続されている。また、ＮＭ
ＯＳトランジスタＮ１２のソースが端子ＧＮＤ１に、ゲ
ートがノードｎ１０に、ドレインがノードｎ１２にそれ
ぞれ接続されている。
【００１４】さらに、ノードｎ１１とノードｎ１２の間
にスイッチ部Ｓが設けられている。スイッチ部Ｓは制御
信号端子Ｃより入力した制御信号Ｃによりオン、オフ制
御されるスイッチであり、このスイッチ部Ｓがオフのと
きには出力端子ＯＵＴがハイインピーダンス状態にな
る。スイッチ部Ｓは、ＰＭＯＳトランジスタＰ１３，Ｐ
１４、ＮＭＯＳトランジスタＮ１３，Ｎ１４より構成さ
れている。スイッチ部Ｓにおいて、ＮＭＯＳトランジス
タＮ１３のソースがノードｎ１２に、ゲートが制御信号
端子Ｃに、ドレインがＮＭＯＳトランジスタＮ１４のソ
ースにそれぞれ接続されている。また、ＮＭＯＳトラン
ジスタＮ１４のゲートが出力端子ＯＵＴに、ドレインが
ノードｎ１１にそれぞれ接続される。さらに、ＰＭＯＳ
トランジスタＰ１３のソースがノードｎ１１に、ゲート
がノードｎ１０に、ドレインがＰＭＯＳトランジスタＰ
１４のソースにそれぞれ接続されている。また、ＰＭＯ
ＳトランジスタＰ１４のゲートが出力端子ＯＵＴに、ド
レインがノードｎ１２にそれぞれ接続されている。この
ようにスイッチ部Ｓは、出力端子ＯＵＴの電位によって
直接制御されるＭＯＳトランジスタ、ＰＭＯＳトランジ
スタＰ１４とＮＭＯＳトランジスタＮ１４を有する。
にスイッチ部Ｓが設けられている。スイッチ部Ｓは制御
信号端子Ｃより入力した制御信号Ｃによりオン、オフ制
御されるスイッチであり、このスイッチ部Ｓがオフのと
きには出力端子ＯＵＴがハイインピーダンス状態にな
る。スイッチ部Ｓは、ＰＭＯＳトランジスタＰ１３，Ｐ
１４、ＮＭＯＳトランジスタＮ１３，Ｎ１４より構成さ
れている。スイッチ部Ｓにおいて、ＮＭＯＳトランジス
タＮ１３のソースがノードｎ１２に、ゲートが制御信号
端子Ｃに、ドレインがＮＭＯＳトランジスタＮ１４のソ
ースにそれぞれ接続されている。また、ＮＭＯＳトラン
ジスタＮ１４のゲートが出力端子ＯＵＴに、ドレインが
ノードｎ１１にそれぞれ接続される。さらに、ＰＭＯＳ
トランジスタＰ１３のソースがノードｎ１１に、ゲート
がノードｎ１０に、ドレインがＰＭＯＳトランジスタＰ
１４のソースにそれぞれ接続されている。また、ＰＭＯ
ＳトランジスタＰ１４のゲートが出力端子ＯＵＴに、ド
レインがノードｎ１２にそれぞれ接続されている。この
ようにスイッチ部Ｓは、出力端子ＯＵＴの電位によって
直接制御されるＭＯＳトランジスタ、ＰＭＯＳトランジ
スタＰ１４とＮＭＯＳトランジスタＮ１４を有する。
【００１５】最終段ＦはＰＭＯＳトランジスタＰ１０と
ＮＭＯＳトランジスタＮ１０により構成されている。最
終段Ｆにおいては、ＰＭＯＳ出力トランジスタＰ１０の
ソースがＶCC１に、ゲートが制御回路Ｋのノードｎ１１
に、ドレインが出力端子ＯＵＴに接続されている。ま
た、ＮＭＯＳトランジスタＮ１０のソースがＧＮＤ１
に、ゲートが制御回路Ｋのノードｎ１２に、ドレインが
出力端子ＯＵＴにそれぞれ接続されている。
ＮＭＯＳトランジスタＮ１０により構成されている。最
終段Ｆにおいては、ＰＭＯＳ出力トランジスタＰ１０の
ソースがＶCC１に、ゲートが制御回路Ｋのノードｎ１１
に、ドレインが出力端子ＯＵＴに接続されている。ま
た、ＮＭＯＳトランジスタＮ１０のソースがＧＮＤ１
に、ゲートが制御回路Ｋのノードｎ１２に、ドレインが
出力端子ＯＵＴにそれぞれ接続されている。
【００１６】次に図１に示した実施例の動作を説明す
る。
る。
【００１７】まず、出力バッファ回路の「ハイインピー
ダンス状態」について説明する。制御信号ＣがＬレベル
であると、ノードｎ１０がＨレベルとなりスイッチ部Ｓ
のＮＭＯＳトランジスタＮ１３及びＰＭＯＳトランジス
タＰ１３が共にオフになる。従って、入力端子Ｄ及び出
力端子ＯＵＴの論理レベルにかかわらず、スイッチ部Ｓ
はオフする。一方、ＮＭＯＳトランジスタＮ１２及びＰ
ＭＯＳトランジスタＰ１２がオンするので、ノードｎ１
１はＨレベルに、ノードｎ１２はＬレベルになり、ＰＭ
ＯＳ出力トランジスタＰ１０とＮＭＯＳ出力トランジス
タＮ１０はいずれもオフとなる。この結果出力端子ＯＵ
Ｔはハイインピーダンス状態となる。
ダンス状態」について説明する。制御信号ＣがＬレベル
であると、ノードｎ１０がＨレベルとなりスイッチ部Ｓ
のＮＭＯＳトランジスタＮ１３及びＰＭＯＳトランジス
タＰ１３が共にオフになる。従って、入力端子Ｄ及び出
力端子ＯＵＴの論理レベルにかかわらず、スイッチ部Ｓ
はオフする。一方、ＮＭＯＳトランジスタＮ１２及びＰ
ＭＯＳトランジスタＰ１２がオンするので、ノードｎ１
１はＨレベルに、ノードｎ１２はＬレベルになり、ＰＭ
ＯＳ出力トランジスタＰ１０とＮＭＯＳ出力トランジス
タＮ１０はいずれもオフとなる。この結果出力端子ＯＵ
Ｔはハイインピーダンス状態となる。
【００１８】次に「出力状態」における動作を説明す
る。
る。
【００１９】図２は本実施例における出力バッファ回路
の「出力状態」における各ノードの電圧波形の一例が示
されている。同図において、電圧ＶOUTは出力端子ＯＵ
Ｔの電圧を、電圧ＶTNはＮＭＯＳトランジスタのスレッ
ショルド電圧を、電圧ＶTPはＰＭＯＳトランジスタのス
レッショルド電圧をそれぞれ示している。
の「出力状態」における各ノードの電圧波形の一例が示
されている。同図において、電圧ＶOUTは出力端子ＯＵ
Ｔの電圧を、電圧ＶTNはＮＭＯＳトランジスタのスレッ
ショルド電圧を、電圧ＶTPはＰＭＯＳトランジスタのス
レッショルド電圧をそれぞれ示している。
【００２０】なお図２には、本実施例と図５に示した従
来技術の差が明確になるように、図５の出力バッファ回
路における出力端子ＯＵＴ及び内部接地電位ＧＮＤ１の
電圧波形が破線にて併せて示されている。いま、制御信
号端子ＣがＬレベルからＨレベルに変化したとすると、
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタ
Ｎ１２がオフとなり、スイッチ部ＳのＰＭＯＳトランジ
スタＰ１３とＮＭＯＳトランジスタＮ１３がオンとな
る。一方、出力端子ＯＵＴの初期状態は制御信号端子Ｃ
がＬレベルであったためハイインピーダンス状態である
ので、出力端子ＯＵＴの電位が外部の負荷容量ＣLの初
期状態によって定まる。すなわち、出力端子ＯＵＴの初
期状態がＨレベルであればＮＭＯＳトランジスタＮ１４
が、またＬレベルであればＰＭＯＳトランジスタＰ１４
がオンするので、出力端子ＯＵＴの電位にかかわらずス
イッチ部Ｓは導通状態となる。この時、図２に示すよう
に入力端子ＤがＨレベルであると、ＰＭＯＳトランジス
タＰ１１はオフであり、ＮＭＯＳトランジスタＮ１１は
オンになるので、ノードｎ１２の電位はＬレベルに保持
される。一方、スイッチ部Ｓは導通状態にあるので、ノ
ードｎ１１の電位は降下してＬレベルとなる。従って、
ＮＭＯＳ出力トランジスタＮ１０はオフ状態が保持され
る一方、ＰＭＯＳ出力トランジスタＳ１０はオンとな
り、出力端子ＯＵＴはＨレベルとなる。なお、図２のノ
ード１１の電圧波形において、電位の降下する速さが一
時遅くなっている部分ｑがあるが、これについては後述
する。
来技術の差が明確になるように、図５の出力バッファ回
路における出力端子ＯＵＴ及び内部接地電位ＧＮＤ１の
電圧波形が破線にて併せて示されている。いま、制御信
号端子ＣがＬレベルからＨレベルに変化したとすると、
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタ
Ｎ１２がオフとなり、スイッチ部ＳのＰＭＯＳトランジ
スタＰ１３とＮＭＯＳトランジスタＮ１３がオンとな
る。一方、出力端子ＯＵＴの初期状態は制御信号端子Ｃ
がＬレベルであったためハイインピーダンス状態である
ので、出力端子ＯＵＴの電位が外部の負荷容量ＣLの初
期状態によって定まる。すなわち、出力端子ＯＵＴの初
期状態がＨレベルであればＮＭＯＳトランジスタＮ１４
が、またＬレベルであればＰＭＯＳトランジスタＰ１４
がオンするので、出力端子ＯＵＴの電位にかかわらずス
イッチ部Ｓは導通状態となる。この時、図２に示すよう
に入力端子ＤがＨレベルであると、ＰＭＯＳトランジス
タＰ１１はオフであり、ＮＭＯＳトランジスタＮ１１は
オンになるので、ノードｎ１２の電位はＬレベルに保持
される。一方、スイッチ部Ｓは導通状態にあるので、ノ
ードｎ１１の電位は降下してＬレベルとなる。従って、
ＮＭＯＳ出力トランジスタＮ１０はオフ状態が保持され
る一方、ＰＭＯＳ出力トランジスタＳ１０はオンとな
り、出力端子ＯＵＴはＨレベルとなる。なお、図２のノ
ード１１の電圧波形において、電位の降下する速さが一
時遅くなっている部分ｑがあるが、これについては後述
する。
【００２１】次に、出力端子ＯＵＴがＨレベルからＬレ
ベルに遷移する場合について説明する。「出力状態」に
おいては、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１２は常にオフである。いま、時刻ｔOａ
において入力端子ＤがＨレベルからＬレベルに遷移する
と、ＮＭＯＳトランジスタＮ１１がオフに、ＰＭＯＳト
ランジスタＰ１１がオンとなる。これにより、時刻ｔ1
ａでノードｎ１１がＬレベルからＨレベルに変化し、Ｐ
ＭＯＳ出力トランジスタＰ１０がオフとなる。一方、ス
イッチ部Ｓにおいては、ＮＭＯＳトランジスタＮ１３及
びＰＭＯＳトランジスタＰ１３がそれぞれオンしてい
る。また、この時点で出力端子ＯＵＴの電圧ＶOUTはＨ
レベルであるので、ＮＭＯＳトランジスタＮ１４がオ
ン、ＰＭＯＳトランジスタＰ１４がオフである。
ベルに遷移する場合について説明する。「出力状態」に
おいては、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１２は常にオフである。いま、時刻ｔOａ
において入力端子ＤがＨレベルからＬレベルに遷移する
と、ＮＭＯＳトランジスタＮ１１がオフに、ＰＭＯＳト
ランジスタＰ１１がオンとなる。これにより、時刻ｔ1
ａでノードｎ１１がＬレベルからＨレベルに変化し、Ｐ
ＭＯＳ出力トランジスタＰ１０がオフとなる。一方、ス
イッチ部Ｓにおいては、ＮＭＯＳトランジスタＮ１３及
びＰＭＯＳトランジスタＰ１３がそれぞれオンしてい
る。また、この時点で出力端子ＯＵＴの電圧ＶOUTはＨ
レベルであるので、ＮＭＯＳトランジスタＮ１４がオ
ン、ＰＭＯＳトランジスタＰ１４がオフである。
【００２２】従って、ノードｎ１１からｎ１２への充電
が、スイッチ部ＳにおけるＮＭＯＳ出力トランジスタＮ
１４及びＮ１３を通ってなされ、ノードｎ１２の電位は
上昇する。ノードｎ１２の電位が上昇すると、スイッチ
部ＳにおけるＮＭＯＳトランジスタＮ１３及びＮ１４の
ソース電位が上昇する事となり（即ちＮＭＯＳトランジ
スタＮ１３及びＮ１４のゲート・ソース電圧が減少する
事となり）、スイッチ部Ｓを流れる電流は減少する。こ
の結果、図示するごとく時刻ｔ2ａにおいて、ノードｎ
１２の電位上昇は、ＶOUT−ＶTN′（ＶTN′は基板効果
を含んだＮＭＯＳトランジスタのスレッショルド電圧
（ＶTN′＞ＶTN））付近で一時停止する。このとき一般
にＶCC＝５Ｖでは数１に示す値になる。
が、スイッチ部ＳにおけるＮＭＯＳ出力トランジスタＮ
１４及びＮ１３を通ってなされ、ノードｎ１２の電位は
上昇する。ノードｎ１２の電位が上昇すると、スイッチ
部ＳにおけるＮＭＯＳトランジスタＮ１３及びＮ１４の
ソース電位が上昇する事となり（即ちＮＭＯＳトランジ
スタＮ１３及びＮ１４のゲート・ソース電圧が減少する
事となり）、スイッチ部Ｓを流れる電流は減少する。こ
の結果、図示するごとく時刻ｔ2ａにおいて、ノードｎ
１２の電位上昇は、ＶOUT−ＶTN′（ＶTN′は基板効果
を含んだＮＭＯＳトランジスタのスレッショルド電圧
（ＶTN′＞ＶTN））付近で一時停止する。このとき一般
にＶCC＝５Ｖでは数１に示す値になる。
【００２３】
【数１】
【００２４】従って、ＮＭＯＳ出力トランジスタＮ１０
がオンしＶOUTは低下し始める。さらに、時刻ｔ3ａにお
いてこの出力電圧ＶOUTが充分低下してＶout≪ＶCC−Ｖ
TPとなると、スイッチ部ＳのＰＭＯＳトランジスタＰ１
４がオンし、ノードｎ１１からノードｎ１２への充電は
ＰＭＯＳトランジスタＰ１３とＰ１４とを通ってなされ
るようになる。この結果ノードｎ１２はＶCCまで上昇
し、ＮＭＯＳ出力トランジスタＮ１０が充分な電流駆動
能力を持つようになる。なお、出力電圧ＶOUTがＶOUT＜
ＶTNまでさがるとＮＭＯＳトランジスタＮ１４はオフと
なるが、ＰＭＯＳトランジスタＰ１３及びＰ１４がオン
しているので、スイッチ部Ｓは導通のままである。
がオンしＶOUTは低下し始める。さらに、時刻ｔ3ａにお
いてこの出力電圧ＶOUTが充分低下してＶout≪ＶCC−Ｖ
TPとなると、スイッチ部ＳのＰＭＯＳトランジスタＰ１
４がオンし、ノードｎ１１からノードｎ１２への充電は
ＰＭＯＳトランジスタＰ１３とＰ１４とを通ってなされ
るようになる。この結果ノードｎ１２はＶCCまで上昇
し、ＮＭＯＳ出力トランジスタＮ１０が充分な電流駆動
能力を持つようになる。なお、出力電圧ＶOUTがＶOUT＜
ＶTNまでさがるとＮＭＯＳトランジスタＮ１４はオフと
なるが、ＰＭＯＳトランジスタＰ１３及びＰ１４がオン
しているので、スイッチ部Ｓは導通のままである。
【００２５】このように本実施例では、出力の放電開始
直後におけるＮＭＯＳ出力トランジスタＮ１０のゲート
電圧が小さくおさえられるので、最大のノイズ源となる
放電開始直後のピーク電流を小さくできる。従って図２
に示すように、内部接地線ＧＮＤ１に生じるノイズ電圧
ＶGNを従来の１／２程度に小さくできる。また、放電が
充分進行した時点（ｔ3ａ）においても、ＮＭＯＳ出力
トランジスタＮ１０のゲートには充分な電圧ＶCCが加わ
るので電流駆動能力を損なう事はない。また、この時点
では出力端子の電圧が小さくなっているので、ＮＭＯＳ
出力トランジスタＮ１０の能力が大きくなってもノイズ
電圧ＶGNへの影響は小さい。
直後におけるＮＭＯＳ出力トランジスタＮ１０のゲート
電圧が小さくおさえられるので、最大のノイズ源となる
放電開始直後のピーク電流を小さくできる。従って図２
に示すように、内部接地線ＧＮＤ１に生じるノイズ電圧
ＶGNを従来の１／２程度に小さくできる。また、放電が
充分進行した時点（ｔ3ａ）においても、ＮＭＯＳ出力
トランジスタＮ１０のゲートには充分な電圧ＶCCが加わ
るので電流駆動能力を損なう事はない。また、この時点
では出力端子の電圧が小さくなっているので、ＮＭＯＳ
出力トランジスタＮ１０の能力が大きくなってもノイズ
電圧ＶGNへの影響は小さい。
【００２６】次に出力端子ＯＵＴがＬレベルからＨレベ
ルに遷移する場合について説明する。まず、時刻Ｔ0ｂ
において入力端子ＤがＬレベルからＨレベルに変化す
る。この結果、ＰＭＯＳトランジスタＰ１１がオフに、
ＮＭＯＳトランジスタＮ１１がオンになる。これによ
り、時刻Ｔ1ｂでノードｎ１２がＨレベルからＬレベル
に遷移し、ＮＭＯＳ出力トランジスタＮ１０がオフとな
る。
ルに遷移する場合について説明する。まず、時刻Ｔ0ｂ
において入力端子ＤがＬレベルからＨレベルに変化す
る。この結果、ＰＭＯＳトランジスタＰ１１がオフに、
ＮＭＯＳトランジスタＮ１１がオンになる。これによ
り、時刻Ｔ1ｂでノードｎ１２がＨレベルからＬレベル
に遷移し、ＮＭＯＳ出力トランジスタＮ１０がオフとな
る。
【００２７】一方、スイッチ部ＳにおいてはＰＭＯＳト
ランジスタＰ１３及びＮＭＯＳトランジスタＮ１３がオ
ンしている。また、この時点で出力端子ＯＵＴの出力電
圧ＶOUTがＬレベルであるので、ＰＭＯＳトランジスタ
Ｐ１４がオンであり、ＮＭＯＳ出力トランジスタＮ１４
がオフである。従ってｎノード１１の電荷がＰＭＯＳト
ランジスタＰ１３及びＰ１４を通してノードｎ１２へ放
電されノードｎ１１の電位は降下する。ノードｎ１１の
電位が降下すると、スイッチ部ＳにおけるＰＭＯＳトラ
ンジスタＰ１３及びＰ１４のソース電位が降下する事と
なり（すなわちＰＭＯＳトランジスタＰ１３及びＰ１４
のゲート・ソース電圧が減少する事となり）、スイッチ
部Ｓを流れる電流は減少する。この結果、図示するごと
く時刻Ｔ2ｂにおいて、ノードｎ１１の電位の降下は｜
ＶTP′｜（ＶTP′は基板効果を含んだＰＭＯＳトランジ
スタのスレッショルド電圧）付近で一時停止する。（図
中のｑ′部分）この時、ＰＭＯＳ出力トランジスタＰ１
０のゲート電圧は数２に示す値となる。
ランジスタＰ１３及びＮＭＯＳトランジスタＮ１３がオ
ンしている。また、この時点で出力端子ＯＵＴの出力電
圧ＶOUTがＬレベルであるので、ＰＭＯＳトランジスタ
Ｐ１４がオンであり、ＮＭＯＳ出力トランジスタＮ１４
がオフである。従ってｎノード１１の電荷がＰＭＯＳト
ランジスタＰ１３及びＰ１４を通してノードｎ１２へ放
電されノードｎ１１の電位は降下する。ノードｎ１１の
電位が降下すると、スイッチ部ＳにおけるＰＭＯＳトラ
ンジスタＰ１３及びＰ１４のソース電位が降下する事と
なり（すなわちＰＭＯＳトランジスタＰ１３及びＰ１４
のゲート・ソース電圧が減少する事となり）、スイッチ
部Ｓを流れる電流は減少する。この結果、図示するごと
く時刻Ｔ2ｂにおいて、ノードｎ１１の電位の降下は｜
ＶTP′｜（ＶTP′は基板効果を含んだＰＭＯＳトランジ
スタのスレッショルド電圧）付近で一時停止する。（図
中のｑ′部分）この時、ＰＭＯＳ出力トランジスタＰ１
０のゲート電圧は数２に示す値となる。
【００２８】
【数２】
【００２９】したがって、ＰＭＯＳ出力トランジスタＰ
１０はオンしＶOUTは上昇し始める。さらに時刻Ｔ3ｂに
おいて、この出力電圧ＶOUTが充分に上昇してＶOUT≫Ｖ
TNとなるとＮＭＯＳトランジスタＮ１４がオンし、ノー
ドｎ１１からノードｎ１２への放電がＮＭＯＳトランジ
スタＮ１４及びＮ１３を通ってなされる事となり、ノー
ドｎ１１は接地電位０Ｖまで降下する。この結果、ＰＭ
ＯＳ出力トランジスタＰ１０が充分な電流駆動能力を持
つようになる。なお、出力電圧ＶOUTがＶOUT＞（ＶCC−
ＶTP）まで上昇すると、ＰＭＯＳトランジスタＰ１４は
オフとなるが、ＮＭＯＳトランジスタＮ１３及びＮ１４
がオンしているのでスイッチ部Ｓは導通状態のままであ
る。
１０はオンしＶOUTは上昇し始める。さらに時刻Ｔ3ｂに
おいて、この出力電圧ＶOUTが充分に上昇してＶOUT≫Ｖ
TNとなるとＮＭＯＳトランジスタＮ１４がオンし、ノー
ドｎ１１からノードｎ１２への放電がＮＭＯＳトランジ
スタＮ１４及びＮ１３を通ってなされる事となり、ノー
ドｎ１１は接地電位０Ｖまで降下する。この結果、ＰＭ
ＯＳ出力トランジスタＰ１０が充分な電流駆動能力を持
つようになる。なお、出力電圧ＶOUTがＶOUT＞（ＶCC−
ＶTP）まで上昇すると、ＰＭＯＳトランジスタＰ１４は
オフとなるが、ＮＭＯＳトランジスタＮ１３及びＮ１４
がオンしているのでスイッチ部Ｓは導通状態のままであ
る。
【００３０】このように本実施例においては、出力端子
ＯＵＴのＬレベルからＨレベルへの遷移時においても、
負荷の充電開始直後のＰＭＯＳ出力トランジスタＰ１０
のゲート・ソース電圧を小さく抑えられる事から、最大
のノイズ源である充電開始直後のピーク電流を小さくお
さえる事ができ、ノイズの低減が図れる。
ＯＵＴのＬレベルからＨレベルへの遷移時においても、
負荷の充電開始直後のＰＭＯＳ出力トランジスタＰ１０
のゲート・ソース電圧を小さく抑えられる事から、最大
のノイズ源である充電開始直後のピーク電流を小さくお
さえる事ができ、ノイズの低減が図れる。
【００３１】なお、ハイインピーダンス状態から「出力
状態」への遷移の説明において、前述したノードｎ１１
の電圧波形における部分ｑは、出力端子０ＵＴのＬレベ
ルからＨレベルへ遷移する際にノードｎ１１の電圧波形
が一時平坦になる（部分ｑ′）と同様にスイッチ部Ｓの
働らきによるものである。すなわち、「ハイ・インピー
ダンス状態」から「出力状態」に遷移する場合において
も、出力トランジスタのゲート・ソース電圧が一時点に
小さくおさえられるので、ノイズの発生は小さなものに
できる。
状態」への遷移の説明において、前述したノードｎ１１
の電圧波形における部分ｑは、出力端子０ＵＴのＬレベ
ルからＨレベルへ遷移する際にノードｎ１１の電圧波形
が一時平坦になる（部分ｑ′）と同様にスイッチ部Ｓの
働らきによるものである。すなわち、「ハイ・インピー
ダンス状態」から「出力状態」に遷移する場合において
も、出力トランジスタのゲート・ソース電圧が一時点に
小さくおさえられるので、ノイズの発生は小さなものに
できる。
【００３２】図３は、各出力バッファ回路のＮ個の出力
が、同時にＨレベルからＬレベルに遷移したとき、集積
回路内部の接地線ＧＮＤ１に生じるノイズ電圧ＶGNのピ
ーク値ＶGPを示すグラフである。グラフの値は回路シミ
ュレーションによって得たもので、上記の集積回路内部
の接地線ＧＮＤ１と外部の接地線ＧＮＤとの間の寄生イ
ンダクタンスＬはＬ＝１５ｎＨとした。図３における曲
線Ａは上述した本実施例の出力バッファ回路、曲線Ｂは
特開昭６１−２１６５１８に開示された従来技術の出力
バッファ回路、曲線Ｃは特開昭６１−２４４１２４によ
って開示された従来技術の出力バッファ回路をそれぞれ
示したものである。比較のため各出力バッファ回路と
も、出力のシンク電流（ＩOL）２４ｍＡに対してＬレベ
ル電圧（ＶOL）を０．４Ｖ以下に保証するものとし、ま
た、各制御トランジスタのディメンジョンは一律とし
た。図示されるように本実施例におけるノイズの大きさ
は、曲線Ｂで示される回路の約１／２と小さく、また曲
線Ｃの回路のものとほぼ同程度である。前記したよう
に、曲線Ｃの回路はトランジスタ数が２４個と多いのに
対して、本実施例の回路は図１から判るように１２個の
ＭＯＳトランジスタで実現できる。このように本実施例
では、少ない素子数でノイズ発生の少ない出力バッファ
回路が得られる。
が、同時にＨレベルからＬレベルに遷移したとき、集積
回路内部の接地線ＧＮＤ１に生じるノイズ電圧ＶGNのピ
ーク値ＶGPを示すグラフである。グラフの値は回路シミ
ュレーションによって得たもので、上記の集積回路内部
の接地線ＧＮＤ１と外部の接地線ＧＮＤとの間の寄生イ
ンダクタンスＬはＬ＝１５ｎＨとした。図３における曲
線Ａは上述した本実施例の出力バッファ回路、曲線Ｂは
特開昭６１−２１６５１８に開示された従来技術の出力
バッファ回路、曲線Ｃは特開昭６１−２４４１２４によ
って開示された従来技術の出力バッファ回路をそれぞれ
示したものである。比較のため各出力バッファ回路と
も、出力のシンク電流（ＩOL）２４ｍＡに対してＬレベ
ル電圧（ＶOL）を０．４Ｖ以下に保証するものとし、ま
た、各制御トランジスタのディメンジョンは一律とし
た。図示されるように本実施例におけるノイズの大きさ
は、曲線Ｂで示される回路の約１／２と小さく、また曲
線Ｃの回路のものとほぼ同程度である。前記したよう
に、曲線Ｃの回路はトランジスタ数が２４個と多いのに
対して、本実施例の回路は図１から判るように１２個の
ＭＯＳトランジスタで実現できる。このように本実施例
では、少ない素子数でノイズ発生の少ない出力バッファ
回路が得られる。
【００３３】また、出力バッファ回路が大容量の負荷を
駆動する場合でも、スイッチ部Ｓにより負荷の充放電が
充分進行するまで、最終段Ｆの出力トランジスタの電流
駆動能力を小さく抑えることが可能である。なお、本実
施例は、トライステート出力バッファ回路に限らず、ト
ーテムポール型の出力バッファ回路に適用しても効果が
ある。図４は本発明における第２の実施例として、トー
テムポール型出力バッファ回路が示されている。図４に
おいて、端子Ｄは入出力端子、端子ＯＵＴは出力端子、
ＧＮＤ１は集積回路内部の接地線、Ｖcc１は集積回路内
部の電源電圧線である。
駆動する場合でも、スイッチ部Ｓにより負荷の充放電が
充分進行するまで、最終段Ｆの出力トランジスタの電流
駆動能力を小さく抑えることが可能である。なお、本実
施例は、トライステート出力バッファ回路に限らず、ト
ーテムポール型の出力バッファ回路に適用しても効果が
ある。図４は本発明における第２の実施例として、トー
テムポール型出力バッファ回路が示されている。図４に
おいて、端子Ｄは入出力端子、端子ＯＵＴは出力端子、
ＧＮＤ１は集積回路内部の接地線、Ｖcc１は集積回路内
部の電源電圧線である。
【００３４】同実施例における出力バッファ回路は、ま
ず内部の電源電圧線ＶCC１と出力端子ＯＵＴとの間にＰ
ＭＯＳ出力トランジスタＰ６０が、出力端子ＯＵＴと内
部の接地線ＧＮＤ１との間にＮＭＯＳ出力トランジスタ
Ｎ６０とが設けられ、ＰＭＯＳ出力トランジスタＰ６０
のゲートがノードｎ６１に、ＮＭＯＳ出力トランジスタ
Ｎ６０のゲートがノードｎ６２にそれぞれ接続されてい
る。このノードｎ６１とＶCC１との間にＰＭＯＳ出力ト
ランジスタＰ６１が、ノードｎ６２とＧＮＤ１の間にＮ
ＭＯＳトランジスタＮ６１がそれぞれ接続されている。
これらＰＭＯＳトランジスタＰ６１及びＮＭＯＳトラン
ジスタＮ６１のゲートが共に入力端子Ｄに接続されてい
る。さらに、ノードｎ６１とｎ６２との間にスイッチ部
Ｓが設けられている。スイッチ部ＳはＮＭＯＳトランジ
スタＮ６２とＰＭＯＳトランジスタＰ６２との並列接続
により構成され、このＮＭＯＳトランジスタＮ６２とＰ
ＭＯＳトランジスタＰ６２のゲートが共に出力端子ＯＵ
Ｔに接続されている。
ず内部の電源電圧線ＶCC１と出力端子ＯＵＴとの間にＰ
ＭＯＳ出力トランジスタＰ６０が、出力端子ＯＵＴと内
部の接地線ＧＮＤ１との間にＮＭＯＳ出力トランジスタ
Ｎ６０とが設けられ、ＰＭＯＳ出力トランジスタＰ６０
のゲートがノードｎ６１に、ＮＭＯＳ出力トランジスタ
Ｎ６０のゲートがノードｎ６２にそれぞれ接続されてい
る。このノードｎ６１とＶCC１との間にＰＭＯＳ出力ト
ランジスタＰ６１が、ノードｎ６２とＧＮＤ１の間にＮ
ＭＯＳトランジスタＮ６１がそれぞれ接続されている。
これらＰＭＯＳトランジスタＰ６１及びＮＭＯＳトラン
ジスタＮ６１のゲートが共に入力端子Ｄに接続されてい
る。さらに、ノードｎ６１とｎ６２との間にスイッチ部
Ｓが設けられている。スイッチ部ＳはＮＭＯＳトランジ
スタＮ６２とＰＭＯＳトランジスタＰ６２との並列接続
により構成され、このＮＭＯＳトランジスタＮ６２とＰ
ＭＯＳトランジスタＰ６２のゲートが共に出力端子ＯＵ
Ｔに接続されている。
【００３５】次に同実施例の動作を説明する。いま、初
期状態として入力端子Ｄ、出力端子ＯＵＴが共にＨレベ
ルにあり、入力端子ＤがＨレベルからＬレベルに変化し
たとする。この変化により、ＰＭＯＳトランジスタＰ６
１がオフからオンへ、ＮＭＯＳトランジスタＮ６１がオ
ンからオフへそれぞれ変わり、ノードｎ６１がＬレベル
からＨレベルに変化する。一方、スイッチ部Ｓについて
は、出力端子ＯＵＴの電圧ＶOUTが当初Ｈレベルである
のでＮＭＯＳトランジスタＮ６２がオンであり、ＰＭＯ
ＳトランジスタＰ６２はオフである。従って、ノードｎ
６１よりＮＭＯＳトランジスタＮ６２を通ってノードｎ
６２へ電流が流れ、ノードｎ６２が充電される。そし
て、ノードｎ６２の電位が上昇してＶOUT−ＶTN′（Ｖ
TN′は基板効果を含んだＮＭＯＳトランジスタのＶT）
にまで至ると、ＮＭＯＳトランジスタＮ６２がオフし、
ノードｎ６２への充電が一時的に停止する。このノード
ｎ６２の電位上昇によって、ＮＭＯＳ出力トランジスタ
Ｎ６０がオンし、出力端子ＯＵＴの負荷の放電が始まる
が、以上の説明から判るように放電開始直後にノードｎ
６２の電位の上昇が制限されるので、ＮＭＯＳ出力トラ
ンジスタＮ６０の電流駆動能力は小さく抑制される。次
に、出力端子ＯＵＴの負荷が、ＮＭＯＳ出力トランジス
タＮ６０を通って放電されて、ＶOUTが下がると、スイ
ッチ部ＳのＰＭＯＳトランジスタＰ６２がオンする。こ
の結果、ノートｎ６２はＶCC１の電位にまで充電され、
ＮＭＯＳ出力トランジスタＮ６０は充分な電流駆動能力
をもつようになる。さらにＶOUTが下がると、スイッチ
部ＳのＮＭＯＳトランジスタＮ６２はオフとなる。
期状態として入力端子Ｄ、出力端子ＯＵＴが共にＨレベ
ルにあり、入力端子ＤがＨレベルからＬレベルに変化し
たとする。この変化により、ＰＭＯＳトランジスタＰ６
１がオフからオンへ、ＮＭＯＳトランジスタＮ６１がオ
ンからオフへそれぞれ変わり、ノードｎ６１がＬレベル
からＨレベルに変化する。一方、スイッチ部Ｓについて
は、出力端子ＯＵＴの電圧ＶOUTが当初Ｈレベルである
のでＮＭＯＳトランジスタＮ６２がオンであり、ＰＭＯ
ＳトランジスタＰ６２はオフである。従って、ノードｎ
６１よりＮＭＯＳトランジスタＮ６２を通ってノードｎ
６２へ電流が流れ、ノードｎ６２が充電される。そし
て、ノードｎ６２の電位が上昇してＶOUT−ＶTN′（Ｖ
TN′は基板効果を含んだＮＭＯＳトランジスタのＶT）
にまで至ると、ＮＭＯＳトランジスタＮ６２がオフし、
ノードｎ６２への充電が一時的に停止する。このノード
ｎ６２の電位上昇によって、ＮＭＯＳ出力トランジスタ
Ｎ６０がオンし、出力端子ＯＵＴの負荷の放電が始まる
が、以上の説明から判るように放電開始直後にノードｎ
６２の電位の上昇が制限されるので、ＮＭＯＳ出力トラ
ンジスタＮ６０の電流駆動能力は小さく抑制される。次
に、出力端子ＯＵＴの負荷が、ＮＭＯＳ出力トランジス
タＮ６０を通って放電されて、ＶOUTが下がると、スイ
ッチ部ＳのＰＭＯＳトランジスタＰ６２がオンする。こ
の結果、ノートｎ６２はＶCC１の電位にまで充電され、
ＮＭＯＳ出力トランジスタＮ６０は充分な電流駆動能力
をもつようになる。さらにＶOUTが下がると、スイッチ
部ＳのＮＭＯＳトランジスタＮ６２はオフとなる。
【００３６】このように、出力端子ＯＵＴがＨレベルよ
りＬレベルへ変化する場合、まずＰＭＯＳ出力トランジ
スタがオフした後、一定時間の経過後にＮＭＯＳ出力ト
ランジスタがオンするので、無用な貫通電流を防止でき
る。また出力の放電開始直後において、一時点にＮＭＯ
Ｓ出力トランジスタの電流駆動能力を小さく抑えられる
ので、効果的にスイッチング・ノイズの低減が図れる。
なお、出力端子ＯＵＴがＬレベルからＨレベルへと遷移
する場合においても、以上の説明において、各トランジ
スタの極性を反対のものとし、さらに電源電圧ＶCC１と
接地電位ＧＮＤ１、及びＨレベルとＬレベルとをそれぞ
れ入れ換えて読み替れば、同様な効果のある事は明らか
である。
りＬレベルへ変化する場合、まずＰＭＯＳ出力トランジ
スタがオフした後、一定時間の経過後にＮＭＯＳ出力ト
ランジスタがオンするので、無用な貫通電流を防止でき
る。また出力の放電開始直後において、一時点にＮＭＯ
Ｓ出力トランジスタの電流駆動能力を小さく抑えられる
ので、効果的にスイッチング・ノイズの低減が図れる。
なお、出力端子ＯＵＴがＬレベルからＨレベルへと遷移
する場合においても、以上の説明において、各トランジ
スタの極性を反対のものとし、さらに電源電圧ＶCC１と
接地電位ＧＮＤ１、及びＨレベルとＬレベルとをそれぞ
れ入れ換えて読み替れば、同様な効果のある事は明らか
である。
【００３７】なお、これら実施例では、本発明による出
力バッファ回路をＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタにより構成したが、本発明はとくにこれに
限定されるものではなく、他の半導体素子により構成し
ても良い。
力バッファ回路をＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタにより構成したが、本発明はとくにこれに
限定されるものではなく、他の半導体素子により構成し
ても良い。
【００３８】
【発明の効果】このように本発明の出力バッファ回路に
よれば、ＰＭＯＳ出力トランジスタとＮＭＯＳ出力トラ
ンジスタが同一タイミングでオンする事がなく、無用な
貫通電流を防止でき、低消費電力で、スイッチング・ノ
イズの小さな出力バッファ回路が得られる。本発明によ
ればまた、出力端子の論理レベルが遷移する際、オンす
る出力トランジスタのゲート電圧が一時的に小さくおさ
えられるので、遷移の始まる瞬間（出力端子の負荷の充
放電開始直後）のピーク電流を小さくおさえられ、スイ
ッチング・ノイズの小さな出力バッファ回路が得られ
る。本発明はさらに、スイッチ部Ｓが、出力トランジス
タのゲート電圧の変化を緩和する事と、トライステート
制御の２つの働きをする事から、従来の同様な機能のも
のと比べて素子数を大幅に少なくできる。また、本発明
では出力トランジスタのゲート電圧の抑制を出力端子か
ら直接帰還して行なっているので、この抑制期間をノイ
ズ低減のために必要な最小時間とする事が容易であり、
この種のものとしては比較的高速な動作が得られる。
よれば、ＰＭＯＳ出力トランジスタとＮＭＯＳ出力トラ
ンジスタが同一タイミングでオンする事がなく、無用な
貫通電流を防止でき、低消費電力で、スイッチング・ノ
イズの小さな出力バッファ回路が得られる。本発明によ
ればまた、出力端子の論理レベルが遷移する際、オンす
る出力トランジスタのゲート電圧が一時的に小さくおさ
えられるので、遷移の始まる瞬間（出力端子の負荷の充
放電開始直後）のピーク電流を小さくおさえられ、スイ
ッチング・ノイズの小さな出力バッファ回路が得られ
る。本発明はさらに、スイッチ部Ｓが、出力トランジス
タのゲート電圧の変化を緩和する事と、トライステート
制御の２つの働きをする事から、従来の同様な機能のも
のと比べて素子数を大幅に少なくできる。また、本発明
では出力トランジスタのゲート電圧の抑制を出力端子か
ら直接帰還して行なっているので、この抑制期間をノイ
ズ低減のために必要な最小時間とする事が容易であり、
この種のものとしては比較的高速な動作が得られる。
【図１】本発明による出力バッファ回路の実施例を示す
回路図、
回路図、
【図２】図１に示された実施例における「出力状態」の
各ノードの電圧波形の一例を示す波形図、
各ノードの電圧波形の一例を示す波形図、
【図３】出力バッファ回路の出力が同じにＨレベルから
Ｌレベルに遷移したときに接地線に生じるノイズ電圧の
ピーク値を示すグラフ、
Ｌレベルに遷移したときに接地線に生じるノイズ電圧の
ピーク値を示すグラフ、
【図４】本発明による出力バッファ回路の他の実施例を
示す回路図、
示す回路図、
【図５】従来技術における出力バッファ回路の回路図、
【図６】トランジスタと接地電圧間の寄生インダクタン
スを説明するための説明図である。
スを説明するための説明図である。
Ｃ 制御信号端子 Ｄ 入力端子 ｎ１１〜ｎ１２，ｎ６１，ｎ６２ ノード Ｎ１０〜Ｎ１４，Ｎ６０〜Ｎ６２ ＮＭＯＳトランジスタ ＯＵＴ 出力端子 Ｐ１０〜Ｐ１４，Ｐ６１〜Ｐ６２ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第１の電源電位と第２の電源電位との間
に直列に接続された第１導電型の第１のトランジスタお
よび第２導電型の第２のトランジスタとを含み、前記第
１のトランジスタおよび第２のトランジスタの間から出
力信号を出力する出力段と、 前記第１のトランジスタのゲートと前記第２のトランジ
スタのゲートとの間に並列に接続され、制御信号および
この制御信号の反転信号にそれぞれ応答して導通状態が
制御される第３および第４のトランジスタと、この第３
および第４のトランジスタとそれぞれ直列に接続され、
前記出力信号に応答して互いに相補に導通状態が制御さ
れる第５および第６のトランジスタとを含むスイッチ手
段と、 入力信号に応答して、前記第１のトランジスタおよび前
記第２のトランジスタのゲートにそれぞれ前記第１また
は第２の電源電位を与える第７および第８のトランジス
タと、 を含むことを特徴とする出力バッファ回路。
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