JP2924482B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2924482B2
JP2924482B2 JP4221126A JP22112692A JP2924482B2 JP 2924482 B2 JP2924482 B2 JP 2924482B2 JP 4221126 A JP4221126 A JP 4221126A JP 22112692 A JP22112692 A JP 22112692A JP 2924482 B2 JP2924482 B2 JP 2924482B2
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義則 佐藤
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は冗長回路を有する半導体
集積回路装置に関し、特に冗長回路の使用の切り換えを
行うＰＲＯＭ素子としてレーザ照射で溶断するヒューズ
素子を用いた半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置において、冗長回路
を有して不良のメモリセルを冗長メモリセルに置き換え
るためにレーザ照射により溶断するヒューズ素子を設け
ることが一般的に行われている。このようなヒューズ素
子は、半導体チップの所定の層間絶縁膜を、図３に示す
ように、選択的に被覆するポリシリコン膜１などの両端
に一対の電極（金属配線層４−１，４−２）を設けたも
のであり、半導体集積回路装置をテストして、不良メモ
リセルの位置、不良メモリセル数を調査した後に、冗長
メモリセルを使用すれば全メモリセルが良品となる場合
に適当なヒューズ素子にレーザビームを照射して溶断
し、不良のアドレス番地を冗長アドレス番地に置き換え
冗長メモリセルにデータ書き込み、読み出し可能にする
という様にして用いられる。
【０００３】このように、半導体集積回路装置のテスト
を行い不良のメモリセルを冗長メモリセルに置き換える
手法を用いて、製造上の歩留を上げる方法が一般的に行
われている。特にメモリセルの大容量化に伴い全メモリ
セルが不良なく出来る確率が低くなり、製造ラインの微
細なゴミの問題も考慮すると冗長メモリセルを半導体集
積回路装置に設ける方法が一般的になってきた。
【０００４】
【発明が解決しようとする課題】この従来の冗長回路の
使用のためのヒューズ素子は半導体集積回路装置に設け
られているだけで、もし、ヒューズ素子を切断するため
のレーザ・ビームの照射位置がずれて、本来切断すべき
ヒューズ素子が切断されなくても確認する方法がなく、
正しくヒューズ素子が切断されていれば良品となる半導
体集積回路装置が不良となってしまうという問題点があ
った。
【０００５】
【課題を解決するための手段】本発明は、半導体チップ
の所定の層間絶縁膜に選択的に被着された第１の導電膜
の両端に一対の電極を設け、前記第１の導電膜の部分に
レーザビームを照射するための開口を有する保護膜で被
覆したヒューズ素子を有する冗長回路を備えた半導体集
積回路装置において、前記ヒューズ素子の第１の導電膜
に隣接して設けられた第２の導電膜と、前記第２の導電
膜の両端に設けられた一対のプロービングパッドとを有
するというものである。
【０００６】
【実施例】図１を参照すると本発明の第１の実施例で
は、複数のヒューズ素子（厚さ０．３μｍ，幅１．０μ
ｍ，長さ４．０μｍのストライプ状のポリシリコン膜
１，その両端に接続された金属配線層４−１，４−２か
らできている。）が４．０μｍのピッチで設けられ、厚
さ０．３μｍ，幅１．０μｍのポリシコン膜５がポリシ
リコン膜１の間を通って蛇行して設けられている。ポリ
シリコン膜５の両端にはプロービングパッド６，７が接
続されている。
【０００７】半導体集積回路装置を電気的にテストを行
い不良メモリセルの数とその位置を調査し、不良アドレ
スを冗長回路に切り換えるめに適当なヒューズ素子のポ
リシリコン膜１をレーザ照射して溶断させることによっ
て不良メモリセルを冗長メモリセルに置き換える。２
は、ポリシリコン膜１を設けたのちに堆積される層間絶
縁膜、金属接続層４−１，４−２を覆う保護膜に設けら
れた開口でレーザ照射によってポリシリコン膜１を溶断
しやすくするために設けられている。３は、スルーホー
ルでポリシリコン膜１と金属配線層４−１，４−２を接
続するために開けてある。金属配線層４−１，４−２は
図示しない冗長回路へと接続されている。この時レーザ
ビームの照射位置がずれて、たとえば隣接する２つのヒ
ューズ素子のポリシリコン膜１の間にレーザビームが照
射されて本来切断すべきヒューズ素子が溶断されないこ
とがあってもポリシリコン膜５が溶断されるので、プロ
ービングパッド６と７と間に電気的に電圧を印加するこ
とによってレーザ・ビーム照射の位置ずれの有無を調べ
ることが可能となる。もしプロービングパッド６と７と
の間が開放であればレーザビームがずれてポリシリコン
膜５を溶断したのであるから再度レーザビームの位置合
わせを行い、再度レーザビームを照射しヒューズ素子の
切断を行えばよい。なおプロービングパッド６，７部に
は保護膜にそれぞれ開口８−６，８−７が設けられてい
る。
【０００８】図２は本発明の第２の実施例を示す平面図
で、ヒューズ素子それぞれの両側にポリシリコン膜５と
プロービングパッド６，７からなる検知素子が設けられ
ている。１本のヒューズ素子の両側の検知素子のいずれ
か１組のプロービングパッドが開放であれば、その両側
のヒューズ素子のいずれかが溶断されていないことにな
るので、溶断されていないヒューズ素子の特定の精度が
良いという利点がある。
【０００９】
【発明の効果】以上説明したように本発明は、不良メモ
リセルを冗長メモリセルに置き換えるプログラミング用
のヒューズ素子に隣接して第２の導電膜を配置し、その
両側の電気的導通をチェックすることによってヒューズ
素子溶断時のレーザビームの位置ずれによる置き換え不
良を発見し、再度レーザビームを照射することによって
正しく置き換えることを可能にし、冗長回路付きの半導
体集積回路装置の歩留りを改善できるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を概略的に示す平面図で
ある。
【図２】本発明の第２の実施例を概略的に示す平面図で
ある。
【図３】従来例を概略的に示す平面図である。
【符号の説明】
１ ポリシリコン膜 ２ 開口 ３ スルーホール ４−１，４−２ 金属配線層 ５ ポリシリコン膜 ６，７ プロービングパッド ８−６，８−７ 開口
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/102 H01L 21/66 H01L 21/82 H01L 27/10

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップの所定の層間絶縁膜に選択
    的に被着された第１の導電膜の両端に一対の電極を設
    け、前記第１の導電膜の部分にレーザビームを照射する
    ための開口を有する保護膜で被覆したヒューズ素子を有
    する冗長回路を備えた半導体集積回路装置において、 前記ヒューズ素子の第１の導電膜に隣接して設けられた
    第２の導電膜と、前記第２の導電膜の両端に設けられた
    一対のプロービングパッドとを有することを特徴とする
    半導体集積回路装置。
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KR100316716B1 (ko) * 1999-09-30 2001-12-12 윤종용 다수개의 레이저 퓨즈들을 구비하는 반도체 메모리장치
KR20050011082A (ko) * 2003-07-21 2005-01-29 매그나칩 반도체 유한회사 확장된 내부 프로빙 패드를 갖는 반도체 칩
KR100545711B1 (ko) 2003-07-29 2006-01-24 주식회사 하이닉스반도체 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로

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