KR20100086846A - 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정 방법 관한 것으로, 퓨즈 패턴 형성과 동시에 테스트 패턴을 형성하고, 퓨즈 패턴의 리페어 식각 공정 시 일정 영역의 테스트 패턴도 함께 식각한다. 그리고, 식각된 테스트 패턴 및 식각되지 않은 테스트 패턴의 저항값을 비교하여 잔류하는 퓨즈 패턴의 두께를 측정한다. 이와 같이, 퓨즈 패턴의 두께를 측정함으로써, 리페어 식각 공정 이후 남겨진 퓨즈 패턴의 두께에 따라 레이저 에너지 조건을 적절하게 설정할 수 있도록 하는 기술을 개시한다.
Description
본 발명은 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정 방법에 관한 것이다. 특히, 리페어 식각 이후 식각된 퓨즈의 두께 측정 방법에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다.
여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도시하지는 않았으나, 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 설명하면 다음과 같다.
먼저, 하부 구조물이 구비된 반도체 기판(미도시)의 퓨즈 영역에 복수 개의 퓨즈 패턴(미도시)을 형성한다.
여기서, 퓨즈 패턴(미도시)은 셀 영역의 플레이트 또는 금속 배선 형성 공정 시 증착하고 후속으로 패터닝을 진행하여 형성한 것으로, 복수 개의 퓨즈 패턴(미도시)이 라인/스페이스(Line/Space) 형태로 형성된다.
다음에, 퓨즈 패턴(미도시) 및 기판(미도시) 상부에 절연막(미도시) 및 보호막(미도시)을 형성한다.
그 다음, 퓨즈 오픈 마스크를 이용한 리페어(Repair) 식각 공정으로 퓨즈 패턴(미도시) 상부의 상기 보호막(미도시), 절연막(미도시) 및 퓨즈 패턴(미도시) 상측을 식각하여 퓨즈 박스를 형성한다. 이때, 퓨즈 패턴(미도시) 상측이 일부 식각되고 일정 두께의 퓨즈 패턴(미도시)이 남겨지게 된다.
다음에, 퓨즈박스에 레이저를 조사하여 퓨즈 패턴(미도시)을 컷팅하는 방식으로 퓨즈 블로잉 공정을 수행할 수 있다.
상술한 반도체 소자의 퓨즈 및 그 형성 방법에서 퓨즈 패턴을 금속 배선으로 사용 시 퓨즈 패턴의 두께에 따라 퓨즈 블로잉 공정 시 조사되는 레이저의 에너지 조건에 조건에 더욱 민감하게 반응하게 된다. 에너지의 조건이 적절하게 설정되지 않으면 퓨즈 컷팅의 불량율이 증가하는 문제가 있다.
이와 같은 불량율을 감소시키기 위해서는 퓨즈 패턴의 두께에 대한 관리가 매우 중요 시 되어야 한다. 그러나, 반도체 소자 양산 시 모든 제조 웨이퍼에 대해 퓨즈 패턴의 두께를 측정하기에는 시간적 한계가 있다.
본 발명은 테스트 패턴을 이용한 퓨즈의 두께 측정으로 퓨즈 블로잉 정확도를 향상시키고자 한다.
본 발명에 따른 반도체 소자의 테스트 패턴은
퓨즈 패턴과 동일한 형태의 제 1 패턴과,
상기 제 1 패턴들 사이를 연결하기 위해 지그재그로 배치되는 제 2 패턴을 포함하되, 상기 퓨즈 패턴의 식각 시 상기 제 1 패턴과 상기 제 2 패턴이 상기 퓨즈 패턴과 동일하게 식각되는 것을 특징으로 한다.
여기서, 상기 제 1 패턴은 라인 패턴이며, 상기 제 1 패턴은 복수 개 형성되며, 상기 제 1 패턴의 장축 선폭 및 단축 선폭은 상기 퓨즈 패턴의 장축 선폭 및 단축 선폭과 동일한 크기로 형성된다.
그리고, 상기 테스트 패턴의 양끝단 및 중앙부에 패드 패턴을 더 포함하는 것을 특징으로 한다.
또한, 퓨즈 패턴과 동일한 형태의 제 1 패턴과 상기 제 1 패턴들 사이를 연결하며, 지그재그로 위치하는 제 2 패턴을 포함하는 테스트 패턴에 있어서,
상기 테스트 패턴은 제 1 영역 및 제 2 영역으로 구분되며, 상기 제 1 영역의 테스트 패턴이 상기 퓨즈 패턴과 동일하게 식각되는 것을 특징으로 한다.
여기서, 상기 제 1 패턴은 라인 패턴이며, 상기 제 1 패턴은 복수 개 형성되 고, 상기 제 1 패턴의 장축 선폭 및 단축 선폭은 상기 퓨즈 패턴의 장축 선폭 및 단축 선폭과 동일한 크기로 형성된다.
그리고, 상기 테스트 패턴의 양끝단 및 중앙부에 패드 패턴을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법은
기판 상부에 퓨즈 패턴과 동일한 형태의 라인 패턴을 포함하는 테스트 패턴을 형성하는 단계와, 상기 기판 및 상기 테스트 패턴 상부에 절연막을 형성하는 단계와, 셀 영역의 리페어 식각 시 상기 절연막 및 상기 테스트 패턴 상측을 식각하는 단계와, 상기 테스트 패턴의 저항값을 측정하여 상기 식각된 테스트 패턴의 두께를 측정하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 테스트 패턴은 상기 라인 패턴들 사이를 연결하기 위해 지그재그로 배치되는 연결 패턴에 의해 하나의 라인으로 연결되며, 상기 테스트 패턴 양끝단에 패드 패턴을 더 포함하며, 상기 저항값은 상기 패드 패턴에 전압을 인가하여 측정하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법은
기판 상부에 퓨즈 패턴과 동일한 형태의 라인 패턴을 포함하며, 제 1 영역 및 제 2 영역으로 구분되는 테스트 패턴을 형성하는 단계와, 상기 기판 및 상기 테스트 패턴 상부에 절연막을 형성하는 단계와, 셀 영역의 리페어 식각 시 상기 절연 막 및 상기 제 1 영역의 상기 테스트 패턴 상측을 식각하는 단계와, 상기 제 1 영역 및 상기 제 2 영역의 상기 테스트 패턴의 저항값을 각각 측정하는 단계와, 상기 저항값을 비교하여 상기 제 1 영역의 상기 테스트 패턴의 두께를 측정하는 단계를 포함하는 것을 특징으로 한다.
상기 테스트 패턴 양끝단과 상기 제 1 영역 및 제 2 영역의 경계부에 각각 패드 패턴을 형성하는 단계를 더 포함하며, 상기 절연막을 식각하여 상기 테스트 패턴 양끝단과 상기 제 1 영역 및 제 2 영역의 경계부가 노출되는 콘택홀을 형성하는 단계와, 도전물질로 상기 콘택홀을 매립하여 콘택을 형성하는 단계와, 상기 절연막 상부에 상기 콘택과 연결되는 패드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하고, 상기 패드 패턴에 전압을 인가하여 상기 테스트 패턴의 저항값을 측정하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정 방법은 퓨즈 패턴 형성과 동시에 테스트 패턴을 형성하고, 퓨즈 패턴의 리페어 식각 공정 시 일정 영역의 테스트 패턴도 식각한다. 그리고, 식각된 테스트 패턴 및 식각되지 않은 테스트 패턴의 저항값을 비교하여 잔류하는 퓨즈 패턴의 두께를 측정한다. 이와 같이, 퓨즈 패턴의 두께를 측정함으로써, 리페어 식각 공정 이후 남겨진 퓨즈 패턴의 두께에 따라 레이저 에너지 조건을 적절하게 설정할 수 있다. 따라서, 정확한 퓨즈 블로잉이 가능하여 퓨즈 블로잉 불량율이 감소되는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 테스트 패턴을 도시한 것으로, (ⅰ)은 평면도를 도시한 것이며, (ⅱ) 및 (ⅲ)은 각각 (ⅰ)의 X1 - X1' 및 X2 - X2'에 따른 절단면을 도시한 단면도이다.
도 1a를 참조하면, 하부 구조물이 구비된 반도체 기판(100)의 퓨즈 영역에 복수 개의 퓨즈 패턴(105)을 형성한다. 여기서, 퓨즈 패턴(105)은 셀 영역의 플레이트 또는 금속 배선 형성 공정 시 증착하고 후속으로 패터닝을 진행하여 형성하는데, 복수 개의 퓨즈 패턴(105)을 라인/스페이스(Line/Space) 형태로 형성한다.
이때, 스크라이브레인 영역에는 퓨즈 패턴(105)과 동일한 크기의 패턴을 포함하는 테스트 패턴(110)을 형성한다. 테스트 패턴(110)은 퓨즈 패턴(105) 형성과 동시에 형성되며, 퓨즈 패턴(105)과 동일한 형태의 라인 패턴(110a)들이 복수 개 배열되어 있다. 그리고, 각각의 라인 패턴(110a)들을 연결시키는 연결 패턴(110b)으로 이루어진다. 이때, 연결 패턴(110b)은 지그재그(zigzag)로 위치되어 라인 패턴(110a)과 연결 패턴(110b)이 하나의 라인으로 연결되도록 하는 것이 바람직하다.
여기서, 라인 패턴(110a)의 장축 선폭 및 단축 선폭은 퓨즈 패턴(105)의 장축 선폭 및 단축 선폭과 동일한 크기로 형성하는 것이 바람직하다. 또한, 라인 패턴(110a) 간의 거리는 퓨즈 패턴(105) 간의 거리와 동일하도록 하는 것이 바람직하다. 도 1a의 (ⅱ) 및 (ⅲ)는 리페어 식각이 진행되기 전의 테스트 패턴(110)의 라 인 패턴(110a)을 도시한 것으로, 라인 패턴(110a)의 두께는 퓨즈 패턴(105)의 두께와 동일하게 형성한다. 즉, 라인 패턴(110a)은 실제 사용되는 퓨즈 패턴(105)과 동일한 형태로 형성함으로써, 리페어 식각 공정 시 퓨즈 패턴(105)과 동일한 두께가 식각된다.
따라서, 테스트 패턴(110)을 통해 퓨즈 패턴(105)이 식각된 두께를 측정할 수 있다. 이때, 퓨즈 패턴(105)이 식각된 두께는 테스트 패턴의 저항 값을 이용하여 얻어낼 수 있는데, 이러한 값을 얻어내기 위해서 라인 패턴(110a)들을 연결하는 연결 패턴(110b)을 형성한다. 연결 패턴(110b)으로 각각 분리된 라인 패턴(110a)들을 하나의 라인으로 연결하고, 이와 같이 하나의 라인으로 연결된 테스트 패턴(110)의 저항 값을 측정하여 식각된 퓨즈 패턴의 두께를 측정할 수 있다.
그리고, 테스트 패턴(110)은 제 1 영역(A) 및 제 2 영역(B)으로 구분되며, 제 1 영역(A) 및 제 2 영역(B)의 경계부와 테스트 패턴(110) 양끝단에는 테스트 패턴(110)의 저항을 측정할 수 있는 패드 패턴(120)을 형성한다. 여기서, 테스트 패턴(110)의 양끝단과 연결되는 패드 패턴(120)을 각각 제 1 패드 패턴(120a) 및 제 3 패드 패턴(120c)으로 정의하고, 제 1 영역(A) 및 제 2 영역(B)의 경계부에 형성된 패드 패턴(120)을 제 2 패드 패턴(120b)로 정의한다.
도 1b를 참조하면, 반도체 기판(100), 퓨즈 패턴(미도시) 및 테스트 패턴(110) 상부에 절연막(130)을 형성한다.
이때, 패드 패턴(120)은 도 1a에서 설명한 바와 같이 테스트 패턴(110)과 동일한 레이어에 형성할 수 도 있으며, 테스트 패턴(110) 상부 레이어에 형성할 수 도 있다. 도시하지는 않았으나, 테스트 패턴 상부 레이어에 패드 패턴을 형성하는 방법을 설명하면 다음과 같다.
먼저, 테스트 패턴이 형성된 반도체 기판 상부에 절연막을 형성한다. 다음에, 절연막을 식각하여 테스트 패턴을 노출시키는 콘택홀을 형성한다. 이때, 콘택홀은 테스트 패턴의 양끝단 및 중앙부가 노출되도록 하는 것이 바람직하다.
그 다음, 도전물질로 콘택홀을 매립하여 콘택을 형성한다. 그리고, 절연막 상부에 콘택과 연결되는 패드 패턴을 형성한다. 이때, 패드 패턴은 후속에서 테스트 패턴의 저항을 측정할 수 있는 단자 역할을 한다. 여기서, 패드 패턴은 도 1a에서 설명한 바와 같이 제 1 패드 패턴, 제 2 패드 패턴 및 제 3 패드 패턴으로 구성된다.
다음에, 퓨즈 오픈 마스크(Fuse Open Mask)를 이용한 리페어(Repair) 식각 공정으로 퓨즈 패턴(105) 상부의 절연막(130) 및 퓨즈 패턴(미도시) 상부를 식각하여 퓨즈 박스(135)를 형성한다. 이때, 퓨즈 패턴(105)의 리페어 식각 시 테스트 패턴(110)의 일부 영역이 퓨즈 패턴(105)과 동일한 조건으로 식각되도록 한다.
예컨대, 제 1 패드 패턴(120a)과 제 2 패드 패턴(120b) 사이의 제 1 영역(A)을 오픈시켜 퓨즈 패턴(105)의 리페어 식각 시 제 1 영역(A)도 함께 식각되도록 한다.
이와 같이 제 1 영역(A)만 오픈시킨 후 리페어 식각 공정을 진행하게 되면, 제 1 영역(A)의 테스트 패턴(110) 두께는 리페어 식각이 진행된 후의 퓨즈 패턴 두께와 동일해진다. 또한, 제 2 영역(B)의 테스트 패턴(110) 두께는 리페어 식각이 진행되기 전의 퓨즈 패턴(105) 두께와 동일하다.
즉, 도 1b (ⅱ) 및 (ⅲ)에서도 알 수 있듯이, 제 1 영역(A)과 제 2 영역(B)사이에 테스트 패턴(110)의 두께는 각각 'D1' 및 'D2'로 그 두께가 상이하게 된다.
다음에, 제 1 패드 패턴(120a)과 제 2 패드 패턴(120b)에 전압을 인가하여 제 1 영역(A)의 테스트 패턴(110) 저항을 측정하고, 이를 이용하여 제 1 영역(A)의테스트 패턴(110)의 두께를 계산할 수 있다. 이 값으로 리페어 식각 이후 퓨즈 패턴의 두께를 알 수 있으며, 퓨즈 블로잉 공정 시 레이저 에너지 조건을 설정할 수 있다.
더욱 바람직하게는 제 1 패드 패턴(120a)과 제 2 패드 패턴(120b)에 전압을 인가하여 제 1 영역(A)의 테스트 패턴(110) 저항을 측정하고, 제 2 패드 패턴(120b)과 제 3 패드 패턴(120c)에 전압을 인가하여 제 2 영역(B)의 테스트 패턴(110) 저항을 측정한다.
그 후, 상기 측정된 제 1 영역(A)의 저항 값과 제 2 영역(B)의 저항 값을 비교하여 제 1 영역(A)의 테스트 패턴(110)의 두께를 계산할 수 있다. 여기서, 제 2 영역(B)의 테스트 패턴(110)의 두께는 퓨즈 패턴의 증착 두께와 동일하다. 그러므로, 제 2 영역(B)의 저항값과 퓨즈 패턴의 증착 두께를 이용하면, 제 1 영역(A)의 저항값에 대해서 테스트 패턴(110)의 두께가 얼마나 남겨졌는지를 알 수 있게 된다. 즉, 제 1 영역(A)의 테스트 패턴(110) 두께가 리페어 식각이 진행된 후의 퓨즈 패턴 두께가 되며, 이 값으로 퓨즈 블로잉 공정 시 레이저 에너지 조건을 설정할 수 있다.
따라서, 리페어 식각 공정 이후 남겨진 퓨즈 패턴(105)의 두께에 따라 레이저 에너지 조건을 적절하게 설정할 수 있어 정확한 퓨즈 블로잉이 가능하게 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 테스트 패턴을 도시한 도면.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 110 : 테스트 패턴
120 : 패드 패턴 130 : 절연막
Claims (18)
- 퓨즈 패턴과 동일한 형태의 제 1 패턴; 및상기 제 1 패턴들 사이를 연결하기 위해 지그재그로 배치되는 제 2 패턴을 포함하되, 상기 퓨즈 패턴의 식각 시 상기 제 1 패턴과 상기 제 2 패턴이 상기 퓨즈 패턴과 동일하게 식각되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 제 1 패턴은 라인 패턴인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 제 1 패턴은 복수 개 형성된 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 제 1 패턴의 장축 선폭 및 단축 선폭은 상기 퓨즈 패턴의 장축 선폭 및 단축 선폭과 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 테스트 패턴의 양끝단 및 중앙부에 패드 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 퓨즈 패턴과 동일한 형태의 제 1 패턴과 상기 제 1 패턴들 사이를 연결하며, 지그재그로 위치하는 제 2 패턴을 포함하는 테스트 패턴에 있어서,상기 테스트 패턴은 제 1 영역 및 제 2 영역으로 구분되며, 상기 제 1 영역의 테스트 패턴이 상기 퓨즈 패턴과 동일하게 식각되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 6 항에 있어서,상기 제 1 패턴은 라인 패턴인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 6 항에 있어서,상기 제 1 패턴은 복수 개 형성된 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 6 항에 있어서,상기 제 1 패턴의 장축 선폭 및 단축 선폭은 상기 퓨즈 패턴의 장축 선폭 및 단축 선폭과 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제 6 항에 있어서,상기 테스트 패턴의 양끝단 및 중앙부에 패드 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 기판 상부에 퓨즈 패턴과 동일한 형태의 라인 패턴을 포함하는 테스트 패턴을 형성하는 단계;상기 기판 및 상기 테스트 패턴 상부에 절연막을 형성하는 단계;셀 영역의 리페어 식각 시 상기 절연막 및 상기 테스트 패턴 상측을 식각하는 단계; 및상기 테스트 패턴의 저항값을 측정하여 상기 식각된 테스트 패턴의 두께를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 11 항에 있어서,상기 테스트 패턴은 상기 라인 패턴들 사이를 연결하기 위해 지그재그로 배치되는 연결 패턴에 의해 하나의 라인으로 연결되는 것을 특징으로 하는 반도체 소 자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 11 항에 있어서,상기 테스트 패턴 양끝단에 패드 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 13 항에 있어서,상기 저항값은 상기 패드 패턴에 전압을 인가하여 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 기판 상부에 퓨즈 패턴과 동일한 형태의 라인 패턴을 포함하며, 제 1 영역 및 제 2 영역으로 구분되는 테스트 패턴을 형성하는 단계;상기 기판 및 상기 테스트 패턴 상부에 절연막을 형성하는 단계;셀 영역의 리페어 식각 시 상기 절연막 및 상기 제 1 영역의 상기 테스트 패턴 상측을 식각하는 단계; 및상기 제 1 영역 및 상기 제 2 영역의 상기 테스트 패턴의 저항값을 각각 측정하는 단계;상기 측정된 저항값들을 비교하여 상기 제 1 영역의 상기 테스트 패턴의 두께를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 15 항에 있어서,상기 테스트 패턴 양끝단과 상기 제 1 영역 및 제 2 영역의 경계부에 각각 패드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 16 항에 있어서,상기 절연막을 식각하여 상기 테스트 패턴 양끝단과 상기 제 1 영역 및 제 2 영역의 경계부가 노출되는 콘택홀을 형성하는 단계;도전물질로 상기 콘택홀을 매립하여 콘택을 형성하는 단계; 및상기 절연막 상부에 상기 콘택과 연결되는 패드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
- 제 16 항에 있어서,상기 패드 패턴에 전압을 인가하여 상기 테스트 패턴의 저항값을 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴을 이용한 퓨즈 두께 측정 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020090006281A KR20100086846A (ko) | 2009-01-23 | 2009-01-23 | 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정방법 |
Applications Claiming Priority (1)
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| KR1020090006281A KR20100086846A (ko) | 2009-01-23 | 2009-01-23 | 반도체 소자의 테스트 패턴 및 이를 이용한 퓨즈 두께 측정방법 |
Publications (1)
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Cited By (1)
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|---|---|---|---|---|
| CN104023475A (zh) * | 2013-02-28 | 2014-09-03 | 株式会社电装 | 印刷板、电子控制装置以及印刷板的检验方法 |
-
2009
- 2009-01-23 KR KR1020090006281A patent/KR20100086846A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104023475A (zh) * | 2013-02-28 | 2014-09-03 | 株式会社电装 | 印刷板、电子控制装置以及印刷板的检验方法 |
| CN104023475B (zh) * | 2013-02-28 | 2017-12-29 | 株式会社电装 | 印刷板、电子控制装置以及印刷板的检验方法 |
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