JP3150113B2 - 半導体記憶装置 - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等の半導体記憶装置に関し、
特に、不良メモリセルを冗長メモリセルに置き換えるリ
ダンダンシ機能を有する半導体記憶装置に関する。
c Random Access Memory）等の半導体記憶装置に関し、
特に、不良メモリセルを冗長メモリセルに置き換えるリ
ダンダンシ機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ等の半導体記憶装置
は、メモリセルアレイ内に不良メモリセルが存在する場
合に、対応するヒューズを切断することによって冗長メ
モリセルに置き換え、不良メモリセルを救済するリダン
ダンシ機能を有する。このような半導体記憶装置は、複
数のメモリセルを備えたメモリセルアレイと、外部アド
レスによってメモリセルアレイにおけるメモリセルを選
択する行デコーダ及び列デコーダと、冗長メモリセルを
選択する行デコーダ及び列デコーダと、データ入出力回
路と、内部制御回路とを有する。
は、メモリセルアレイ内に不良メモリセルが存在する場
合に、対応するヒューズを切断することによって冗長メ
モリセルに置き換え、不良メモリセルを救済するリダン
ダンシ機能を有する。このような半導体記憶装置は、複
数のメモリセルを備えたメモリセルアレイと、外部アド
レスによってメモリセルアレイにおけるメモリセルを選
択する行デコーダ及び列デコーダと、冗長メモリセルを
選択する行デコーダ及び列デコーダと、データ入出力回
路と、内部制御回路とを有する。
【０００３】上記従来の半導体記憶装置では、外部アド
レスが入力された場合に、行デコーダと列デコーダとに
よって選択されたメモリセル、または、メモリセルの行
又は列に欠陥があると判定されたとき、行デコーダ及び
列デコーダ内に備えた各アドレス切替え回路により、冗
長メモリセルを選択するように行デコーダ及び列デコー
ダにアドレスを切り替える。この場合、通常はアドレス
切替え回路に配置されアドレスに接続されたヒューズを
レーザビーム等で切断し、アドレスの経路を変更するこ
とによって不良セルを冗長メモリセルに切り替える。
レスが入力された場合に、行デコーダと列デコーダとに
よって選択されたメモリセル、または、メモリセルの行
又は列に欠陥があると判定されたとき、行デコーダ及び
列デコーダ内に備えた各アドレス切替え回路により、冗
長メモリセルを選択するように行デコーダ及び列デコー
ダにアドレスを切り替える。この場合、通常はアドレス
切替え回路に配置されアドレスに接続されたヒューズを
レーザビーム等で切断し、アドレスの経路を変更するこ
とによって不良セルを冗長メモリセルに切り替える。
【０００４】図５は、従来の半導体記憶装置におけるリ
ダンダンシ機能のためのヒューズの配置部を示す平面図
である。このヒューズ配置部は、絶縁カバー膜（図示せ
ず）を開口して矩形状に形成されたヒューズ切断領域３
１を有している。ヒューズ切断領域３１内には、切断領
域３１の短辺に沿う方向（図の上下方向）に延在する複
数のヒューズ３３が配設されている。ヒューズ３３は、
その長手方向と直交する方向に相互に所定の間隔をあけ
て例えば８本が配列されている。ヒューズ切断領域３１
における双方の長辺に近接して、アルミニウム等から成
る複数の信号線３４、３６が配設されている。各信号線
３４、３６は夫々、各一端がアドレス信号若しくは切替
え回路内部素子に接続されると共に、各他端がコンタク
ト３５、３７を介してヒューズ３３の各両端に接続され
る。
ダンダンシ機能のためのヒューズの配置部を示す平面図
である。このヒューズ配置部は、絶縁カバー膜（図示せ
ず）を開口して矩形状に形成されたヒューズ切断領域３
１を有している。ヒューズ切断領域３１内には、切断領
域３１の短辺に沿う方向（図の上下方向）に延在する複
数のヒューズ３３が配設されている。ヒューズ３３は、
その長手方向と直交する方向に相互に所定の間隔をあけ
て例えば８本が配列されている。ヒューズ切断領域３１
における双方の長辺に近接して、アルミニウム等から成
る複数の信号線３４、３６が配設されている。各信号線
３４、３６は夫々、各一端がアドレス信号若しくは切替
え回路内部素子に接続されると共に、各他端がコンタク
ト３５、３７を介してヒューズ３３の各両端に接続され
る。
【０００５】各ヒューズ３３は、全体がゲートポリ等か
ら構成され、中央部分が、ヒューズ切断領域３１内に位
置して実際に切断されるブリッジ部３３ａ（円形領域Ａ
内）として構成される。各ブリッジ部３３ａは、外部か
らレーザビーム等で切断する際に相互に影響を与え合う
ことなく特定のものが確実に切断されるように、相互の
間隔が十分な余裕を持って配列されている。
ら構成され、中央部分が、ヒューズ切断領域３１内に位
置して実際に切断されるブリッジ部３３ａ（円形領域Ａ
内）として構成される。各ブリッジ部３３ａは、外部か
らレーザビーム等で切断する際に相互に影響を与え合う
ことなく特定のものが確実に切断されるように、相互の
間隔が十分な余裕を持って配列されている。
【０００６】上記従来のヒューズ配置では、ブリッジ部
３３ａだけでなく、ヒューズ３３の他の構成部分も一様
に広い間隔をあけて配列されるため、ヒューズ切断領域
３１の面積が大きくなるだけでなく、ヒューズ３３に接
続される配線やトランジスタ等の間隔も広がる。これに
より、半導体記憶装置のレイアウト面積が大きくなると
いう問題があった。
３３ａだけでなく、ヒューズ３３の他の構成部分も一様
に広い間隔をあけて配列されるため、ヒューズ切断領域
３１の面積が大きくなるだけでなく、ヒューズ３３に接
続される配線やトランジスタ等の間隔も広がる。これに
より、半導体記憶装置のレイアウト面積が大きくなると
いう問題があった。
【０００７】そこで、別のヒューズ配置によって装置の
小型化を実現するための従来の半導体記憶装置が特開平
6-310603号公報に記載されている。図６は、この公報に
記載の半導体記憶装置におけるリダンダンシ機能のため
のヒューズの配置部を示す平面図である。同図では、図
５と同様の要素に同じ符号を付している。
小型化を実現するための従来の半導体記憶装置が特開平
6-310603号公報に記載されている。図６は、この公報に
記載の半導体記憶装置におけるリダンダンシ機能のため
のヒューズの配置部を示す平面図である。同図では、図
５と同様の要素に同じ符号を付している。
【０００８】上記公報に記載の半導体記憶装置では、ブ
リッジ部以外のヒューズ構成部分等の相互間隔を縮小す
ることによってレイアウト面積、即ち装置全体の面積を
縮小している。つまり、２本おきに位置するヒューズ３
３は図５と同様の形状とし、このヒューズ３３の前後に
位置する各２本ずつのヒューズ３３は、ヒューズ切断領
域３１における両長辺の一方側と他方側とで配線位置が
相互にずらして形成されている。これにより、各ヒュー
ズ３３におけるブリッジ部（円形領域Ａ内）は相互に必
要な間隔を保つことができ、ブリッジ部以外のヒューズ
構成部分は相互の間隔を狭くすることができる。円形領
域Ａは、１つのヒューズの切断に必要な領域を表してい
る。円形領域Ａの半径は、例えば３．５μｍである。
リッジ部以外のヒューズ構成部分等の相互間隔を縮小す
ることによってレイアウト面積、即ち装置全体の面積を
縮小している。つまり、２本おきに位置するヒューズ３
３は図５と同様の形状とし、このヒューズ３３の前後に
位置する各２本ずつのヒューズ３３は、ヒューズ切断領
域３１における両長辺の一方側と他方側とで配線位置が
相互にずらして形成されている。これにより、各ヒュー
ズ３３におけるブリッジ部（円形領域Ａ内）は相互に必
要な間隔を保つことができ、ブリッジ部以外のヒューズ
構成部分は相互の間隔を狭くすることができる。円形領
域Ａは、１つのヒューズの切断に必要な領域を表してい
る。円形領域Ａの半径は、例えば３．５μｍである。
【０００９】
【発明が解決しようとする課題】しかし、上記公報に記
載の従来の半導体記憶装置では、１のヒューズ３３のブ
リッジ部と、該ヒューズ３３に隣接するヒューズ３３の
ブリッジ部以外の構成部分との間に広い間隔を必要と
し、ヒューズ３３に接続された配線やトランジスタ等の
間隔も大きくなるため、ヒューズ切断領域３１を効率良
く縮小することが難しい。
載の従来の半導体記憶装置では、１のヒューズ３３のブ
リッジ部と、該ヒューズ３３に隣接するヒューズ３３の
ブリッジ部以外の構成部分との間に広い間隔を必要と
し、ヒューズ３３に接続された配線やトランジスタ等の
間隔も大きくなるため、ヒューズ切断領域３１を効率良
く縮小することが難しい。
【００１０】例えば、図５で８本のヒューズ３３を配置
する場合に、ヒューズの切断に必要な領域のブリッジ部
の中心からの距離iを約３．５μｍとすると、ヒューズ
３３の幅iiが約１μｍであるので、隣接するヒューズ３
３との間隔iiiは約３μｍとなる。つまり、ヒューズ３
３の配置ピッチは約４μｍとなる。このとき、ヒューズ
３３の配置に必要なヒューズ切断領域３１の長辺方向で
の長さは、 ４[μm]×７＋３．５[μm]＋３．５[μm]＝３５[μm] となる。また、図６で８本のヒューズ３３を配置する場
合に、ヒューズの切断に必要な領域のブリッジ部の中心
からの距離iを約３．５μｍとすると、ヒューズ３３の
幅iiが約１μｍであるので、ヒューズ３３間の狭い方の
間隔ｖが約１μｍとなり、ヒューズ３３間の広い方の間
隔iiiが約３μｍとなる。このとき、ヒューズ３３の配
置に必要なヒューズ切断領域３１の長辺方向での長さ
は、 ３５[μm]−（３−１）[μm]×３＝２９[μm] となる。
する場合に、ヒューズの切断に必要な領域のブリッジ部
の中心からの距離iを約３．５μｍとすると、ヒューズ
３３の幅iiが約１μｍであるので、隣接するヒューズ３
３との間隔iiiは約３μｍとなる。つまり、ヒューズ３
３の配置ピッチは約４μｍとなる。このとき、ヒューズ
３３の配置に必要なヒューズ切断領域３１の長辺方向で
の長さは、 ４[μm]×７＋３．５[μm]＋３．５[μm]＝３５[μm] となる。また、図６で８本のヒューズ３３を配置する場
合に、ヒューズの切断に必要な領域のブリッジ部の中心
からの距離iを約３．５μｍとすると、ヒューズ３３の
幅iiが約１μｍであるので、ヒューズ３３間の狭い方の
間隔ｖが約１μｍとなり、ヒューズ３３間の広い方の間
隔iiiが約３μｍとなる。このとき、ヒューズ３３の配
置に必要なヒューズ切断領域３１の長辺方向での長さ
は、 ３５[μm]−（３−１）[μm]×３＝２９[μm] となる。
【００１１】本発明は、上記に鑑み、相互に影響を与え
合うことなく特定のヒューズをレーザビーム等で確実に
切断できるものでありながらも、ヒューズ切断領域に要
する面積をより縮小させて、装置の一層の小型化が実現
できる半導体記憶装置を提供することを目的とする。
合うことなく特定のヒューズをレーザビーム等で確実に
切断できるものでありながらも、ヒューズ切断領域に要
する面積をより縮小させて、装置の一層の小型化が実現
できる半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、対応するヒューズを切
断することによって不良メモリセルを冗長メモリセルに
置き換えるリダンダンシ機能を有する半導体記憶装置に
おいて、絶縁膜を矩形状に開口した領域内であって、形
成されたヒューズがレーザビームで切断されるヒューズ
切断領域内に、前記開口の辺から平行に並んで突出する
一対の配線の端部を相互に接続したブリッジ部を持つこ
とで略コの字状に形成されたヒューズを有し、当該ヒュ
ーズは、前記開口の辺に沿って所定のピッチで複数配列
されると共に、前記辺と対向する辺に沿って所定のピッ
チで複数配列され、互いに対向する双方の辺に配列され
た前記ヒューズ同士は前記ブリッジ部が互いに向き合う
ように配列されたことを特徴とする。
に、本発明の半導体記憶装置は、対応するヒューズを切
断することによって不良メモリセルを冗長メモリセルに
置き換えるリダンダンシ機能を有する半導体記憶装置に
おいて、絶縁膜を矩形状に開口した領域内であって、形
成されたヒューズがレーザビームで切断されるヒューズ
切断領域内に、前記開口の辺から平行に並んで突出する
一対の配線の端部を相互に接続したブリッジ部を持つこ
とで略コの字状に形成されたヒューズを有し、当該ヒュ
ーズは、前記開口の辺に沿って所定のピッチで複数配列
されると共に、前記辺と対向する辺に沿って所定のピッ
チで複数配列され、互いに対向する双方の辺に配列され
た前記ヒューズ同士は前記ブリッジ部が互いに向き合う
ように配列されたことを特徴とする。
【００１３】本発明の半導体記憶装置では、一対の配線
の各端部が相互に接続されてブリッジ部を構成するの
で、複数のヒューズの各ブリッジ部をヒューズ切断領域
で相互に対向させて配置することができ、これにより、
ヒューズ切断領域における特に長辺方向での長さを短縮
することができる。従って、ヒューズ切断領域に要する
面積がより縮小され、装置の一層の小型化を実現するこ
とができる。
の各端部が相互に接続されてブリッジ部を構成するの
で、複数のヒューズの各ブリッジ部をヒューズ切断領域
で相互に対向させて配置することができ、これにより、
ヒューズ切断領域における特に長辺方向での長さを短縮
することができる。従って、ヒューズ切断領域に要する
面積がより縮小され、装置の一層の小型化を実現するこ
とができる。
【００１４】
【００１５】前記ブリッジ部は、前記一対の配線と平行
に延び、先端部が相互に接続された別の一対の配線から
なる折返し部を有し、前記一対の配線が前記別の一対の
配線からなる前記折返し部を介して相互に接続されるこ
とが好ましい。この場合、折返し部の分だけブリッジ部
が幅広になるので、ヒューズに対してレーザビーム等が
ずれて照射された場合でも、隣接する他のヒューズに影
響を与えることなくブリッジ部を確実に切断することが
できる。
に延び、先端部が相互に接続された別の一対の配線から
なる折返し部を有し、前記一対の配線が前記別の一対の
配線からなる前記折返し部を介して相互に接続されるこ
とが好ましい。この場合、折返し部の分だけブリッジ部
が幅広になるので、ヒューズに対してレーザビーム等が
ずれて照射された場合でも、隣接する他のヒューズに影
響を与えることなくブリッジ部を確実に切断することが
できる。
【００１６】前記一対の配線及びブリッジ部が、他の一
対の配線及びブリッジ部の外側に配設されていることが
好ましい。この場合、各ヒューズのブリッジ部が、ヒュ
ーズ切断領域において相互に十分な間隔をあけることが
可能になるので、ヒューズに対してレーザビーム等がず
れて照射された場合でも、隣接する他のヒューズに影響
を与えることなく確実に切断することができる。
対の配線及びブリッジ部の外側に配設されていることが
好ましい。この場合、各ヒューズのブリッジ部が、ヒュ
ーズ切断領域において相互に十分な間隔をあけることが
可能になるので、ヒューズに対してレーザビーム等がず
れて照射された場合でも、隣接する他のヒューズに影響
を与えることなく確実に切断することができる。
【００１７】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
半導体記憶装置のレイアウトを概略的に示す平面図であ
る。
に説明する。図１は、本発明の第１実施形態例における
半導体記憶装置のレイアウトを概略的に示す平面図であ
る。
【００１８】半導体記憶装置１１は、複数のメモリセル
を備えたメモリセルアレイ１２と、入力された外部アド
レスによってメモリセルアレイ１２内のメモリセルを選
択する行デコーダ１３及び列デコーダ１５と、冗長メモ
リセル１９及び２０と、冗長メモリセルを選択する行デ
コーダ１６及び列デコーダ１７と、データの入出力を実
行するデータ入出力回路２１と、外部制御信号に従って
半導体記憶装置１１内の動作を制御する内部制御回路２
２とを有する。
を備えたメモリセルアレイ１２と、入力された外部アド
レスによってメモリセルアレイ１２内のメモリセルを選
択する行デコーダ１３及び列デコーダ１５と、冗長メモ
リセル１９及び２０と、冗長メモリセルを選択する行デ
コーダ１６及び列デコーダ１７と、データの入出力を実
行するデータ入出力回路２１と、外部制御信号に従って
半導体記憶装置１１内の動作を制御する内部制御回路２
２とを有する。
【００１９】図２は、本実施形態例における半導体記憶
装置の不良メモリセルを冗長メモリセルに切り替えるた
めのヒューズの配置部を拡大して示す平面図である。ヒ
ューズ配置部には、絶縁カバー膜（図示せず）を開口し
て、図の左右方向に長い矩形状に形成されたヒューズ切
断領域２３が配設され、切断領域２３の短辺方向（図の
上下方向）に相互に平行に延在する一対の配線２４ａを
有するヒューズ２４が、各ブリッジ部２５（円形領域Ａ
内）を相互に所定の間隔をあけて短辺方向で対向させ、
切断領域２３の長辺方向（図の左右方向）に相互に所定
の間隔をあけて４列配設される。ヒューズ２４は、一対
の配線２４ａにおけるヒューズ切断領域２３内に突出し
た双方の端部と、該端部を相互に接続したブリッジ部２
５とから成り、全体がゲート配線のポリシリコン膜等か
ら構成されている。ブリッジ部２５は、他のヒューズ２
４に対応するブリッジ部２５と並んで平行に配列されて
いる。
装置の不良メモリセルを冗長メモリセルに切り替えるた
めのヒューズの配置部を拡大して示す平面図である。ヒ
ューズ配置部には、絶縁カバー膜（図示せず）を開口し
て、図の左右方向に長い矩形状に形成されたヒューズ切
断領域２３が配設され、切断領域２３の短辺方向（図の
上下方向）に相互に平行に延在する一対の配線２４ａを
有するヒューズ２４が、各ブリッジ部２５（円形領域Ａ
内）を相互に所定の間隔をあけて短辺方向で対向させ、
切断領域２３の長辺方向（図の左右方向）に相互に所定
の間隔をあけて４列配設される。ヒューズ２４は、一対
の配線２４ａにおけるヒューズ切断領域２３内に突出し
た双方の端部と、該端部を相互に接続したブリッジ部２
５とから成り、全体がゲート配線のポリシリコン膜等か
ら構成されている。ブリッジ部２５は、他のヒューズ２
４に対応するブリッジ部２５と並んで平行に配列されて
いる。
【００２０】ヒューズ切断領域２３における双方の長辺
に近接して、アルミニウム等から成る複数の信号線２
６、２７が配設されている。各信号線２６、２７は夫
々、各一端がアドレス信号若しくは切替え回路内部素子
に接続されると共に、各他端がコンタクト２８、２９を
介してヒューズ２４の各配線２４ａに接続される。
に近接して、アルミニウム等から成る複数の信号線２
６、２７が配設されている。各信号線２６、２７は夫
々、各一端がアドレス信号若しくは切替え回路内部素子
に接続されると共に、各他端がコンタクト２８、２９を
介してヒューズ２４の各配線２４ａに接続される。
【００２１】本実施形態例では、半導体記憶装置の製造
工程の１つである拡散工程で、ゲートポリ等の配線をエ
ッチングによって形成する際に、ヒューズ２４のブリッ
ジ部２５を、コンタクト２８、２９に接続された配線２
４ａの延在方向と直交する方向に形成し、ブリッジ部２
５をヒューズ切断領域２３内の短辺方向に２つ形成す
る。
工程の１つである拡散工程で、ゲートポリ等の配線をエ
ッチングによって形成する際に、ヒューズ２４のブリッ
ジ部２５を、コンタクト２８、２９に接続された配線２
４ａの延在方向と直交する方向に形成し、ブリッジ部２
５をヒューズ切断領域２３内の短辺方向に２つ形成す
る。
【００２２】上記構成のヒューズ配置部では、半導体記
憶装置１１の動作チェック後に、メモリセルアレイ１２
内に不良メモリセルが検出され、アドレスの経路を変更
する必要が生じた際には、ヒューズ２４のブリッジ部２
５の中心がレーザビーム等で切断され、これにより、不
良メモリセルが冗長メモリセルに置き換えられる。
憶装置１１の動作チェック後に、メモリセルアレイ１２
内に不良メモリセルが検出され、アドレスの経路を変更
する必要が生じた際には、ヒューズ２４のブリッジ部２
５の中心がレーザビーム等で切断され、これにより、不
良メモリセルが冗長メモリセルに置き換えられる。
【００２３】図２では、ヒューズ２４が８本配置された
例を挙げた。この場合、各ヒューズ２４のブリッジ部２
５は、レーザビーム等による切断が行い易いように、ヒ
ューズ切断領域２３内で、短辺方向に２つ、長辺方向に
４つが夫々配列されている。この配置により、ヒューズ
切断領域２３内に複数のヒューズ２４を高密度で配置で
きるという効果が得られる。
例を挙げた。この場合、各ヒューズ２４のブリッジ部２
５は、レーザビーム等による切断が行い易いように、ヒ
ューズ切断領域２３内で、短辺方向に２つ、長辺方向に
４つが夫々配列されている。この配置により、ヒューズ
切断領域２３内に複数のヒューズ２４を高密度で配置で
きるという効果が得られる。
【００２４】本実施形態例では、ヒューズ２４の切断に
必要な領域のブリッジ部２５の中心からの距離iを約
３．５μｍとすると、配線２４ａの幅iiが約１μｍ、同
じヒューズ２５における一対の配線２４ａ間の距離ivが
約１μｍであるので、隣接するヒューズ２５との間隔ii
iは約２μｍとなる。つまり、ヒューズ２４の配置ピッ
チは約５μｍとなる。この場合、４本分のスペースで８
本のヒューズ２４を配置することができ、ヒューズ２４
の配置に必要なヒューズ切断領域２３の長辺方向での長
さは、５[μm]×３＋３．５[μm]＋３．５[μm]＝２２
[μm]となり、図５及び図６で説明した３５[μm]や２９
[μm]よりも大幅に短い寸法で足りる。
必要な領域のブリッジ部２５の中心からの距離iを約
３．５μｍとすると、配線２４ａの幅iiが約１μｍ、同
じヒューズ２５における一対の配線２４ａ間の距離ivが
約１μｍであるので、隣接するヒューズ２５との間隔ii
iは約２μｍとなる。つまり、ヒューズ２４の配置ピッ
チは約５μｍとなる。この場合、４本分のスペースで８
本のヒューズ２４を配置することができ、ヒューズ２４
の配置に必要なヒューズ切断領域２３の長辺方向での長
さは、５[μm]×３＋３．５[μm]＋３．５[μm]＝２２
[μm]となり、図５及び図６で説明した３５[μm]や２９
[μm]よりも大幅に短い寸法で足りる。
【００２５】次に、本発明の第２実施形態例について説
明する。図３は、ヒューズ切断時にレーザビーム等がず
れた場合の対策を施したヒューズ形状の一例である。本
実施形態例においても、各ヒューズ２４はヒューズ切断
領域２３の双方の各長辺側に夫々４つずつ配設され、ブ
リッジ部２５が他のヒューズ２４に対応するブリッジ部
２５と並んで平行に配列されている。同図では、図２と
同様の要素に同じ符号を付している。
明する。図３は、ヒューズ切断時にレーザビーム等がず
れた場合の対策を施したヒューズ形状の一例である。本
実施形態例においても、各ヒューズ２４はヒューズ切断
領域２３の双方の各長辺側に夫々４つずつ配設され、ブ
リッジ部２５が他のヒューズ２４に対応するブリッジ部
２５と並んで平行に配列されている。同図では、図２と
同様の要素に同じ符号を付している。
【００２６】８つのヒューズ２４における各ブリッジ部
２５は、配線２４ａと平行に延び先端部が相互に接続さ
れた一対の折返し部２５ａを有しており、各一対の配線
２４ａが折返し部２５ａを介して相互に接続されてい
る。この構成により、各ヒューズ２４のブリッジ部２５
は、折返し部２５ａの分だけヒューズ切断領域２３の長
辺方向に幅広となるので、ブリッジ部２５の中心からレ
ーザビーム等がずれて照射された場合でも、隣接する他
のヒューズ２４に影響を与えることなく確実に切断する
ことができる。
２５は、配線２４ａと平行に延び先端部が相互に接続さ
れた一対の折返し部２５ａを有しており、各一対の配線
２４ａが折返し部２５ａを介して相互に接続されてい
る。この構成により、各ヒューズ２４のブリッジ部２５
は、折返し部２５ａの分だけヒューズ切断領域２３の長
辺方向に幅広となるので、ブリッジ部２５の中心からレ
ーザビーム等がずれて照射された場合でも、隣接する他
のヒューズ２４に影響を与えることなく確実に切断する
ことができる。
【００２７】次に、本発明の第３実施形態例について説
明する。図４は、ヒューズ切断時にレーザビーム等がず
れた場合の対策を施した別のヒューズ形状の一例であ
る。本実施形態例では、ヒューズ切断領域２３が縦横の
サイズがほぼ等しい矩形状に形成され、各ヒューズ２４
がヒューズ切断領域２３の上下の各辺側に夫々４つずつ
配設される。同図では、図２と同様の要素に同じ符号を
付している。
明する。図４は、ヒューズ切断時にレーザビーム等がず
れた場合の対策を施した別のヒューズ形状の一例であ
る。本実施形態例では、ヒューズ切断領域２３が縦横の
サイズがほぼ等しい矩形状に形成され、各ヒューズ２４
がヒューズ切断領域２３の上下の各辺側に夫々４つずつ
配設される。同図では、図２と同様の要素に同じ符号を
付している。
【００２８】本実施形態例では、ヒューズ２４の配置が
図２及び図３の場合と異なり、一対の配線２４ａ2及び
そのブリッジ部２５が、他の一対の配線２４ａ1及びそ
のブリッジ部２５の外側に配設されている。つまり、第
１のヒューズ２４1の左右を、第１のヒューズ２４1の配
線２４ａ1よりも長い一対の配線２４ａ2を有する第２の
ヒューズ２４2で挟み込み、第２のヒューズ２４2によっ
て第１のヒューズ２４ 1を囲むことにより、ヒューズ切
断領域２３における図の上下方向に４つのブリッジ部２
５を並ばせている。
図２及び図３の場合と異なり、一対の配線２４ａ2及び
そのブリッジ部２５が、他の一対の配線２４ａ1及びそ
のブリッジ部２５の外側に配設されている。つまり、第
１のヒューズ２４1の左右を、第１のヒューズ２４1の配
線２４ａ1よりも長い一対の配線２４ａ2を有する第２の
ヒューズ２４2で挟み込み、第２のヒューズ２４2によっ
て第１のヒューズ２４ 1を囲むことにより、ヒューズ切
断領域２３における図の上下方向に４つのブリッジ部２
５を並ばせている。
【００２９】すなわち、第１及び第２ヒューズ２４1、
２４2が１組として配置され、第１のヒューズ２４1にお
ける一対の配線２４ａ1の各端部が相互に接続されてブ
リッジ部２５を構成し、第２のヒューズ２４2における
一対の配線２４ａ2の各端部が相互に接続されて、第１
のヒューズ２４1のブリッジ部２５から所定の間隔をあ
けたブリッジ部２５を構成している。
２４2が１組として配置され、第１のヒューズ２４1にお
ける一対の配線２４ａ1の各端部が相互に接続されてブ
リッジ部２５を構成し、第２のヒューズ２４2における
一対の配線２４ａ2の各端部が相互に接続されて、第１
のヒューズ２４1のブリッジ部２５から所定の間隔をあ
けたブリッジ部２５を構成している。
【００３０】上記構成により、各ヒューズ２４1及び２
４2の各ブリッジ部２５は、ヒューズ切断領域２３にお
ける縦方向（図の上下方向）と横方向（図の左右方向）
とにおいて相互に十分な間隔をあけることができる。こ
れにより、ヒューズ２４1、２４2に対してレーザビーム
等がずれて照射された場合でも、隣接する他のヒューズ
２４1、２４2に影響を与えることなく確実に切断するこ
とができる。
４2の各ブリッジ部２５は、ヒューズ切断領域２３にお
ける縦方向（図の上下方向）と横方向（図の左右方向）
とにおいて相互に十分な間隔をあけることができる。こ
れにより、ヒューズ２４1、２４2に対してレーザビーム
等がずれて照射された場合でも、隣接する他のヒューズ
２４1、２４2に影響を与えることなく確実に切断するこ
とができる。
【００３１】以上のように、第１〜第３実施形態例にお
ける半導体記憶装置１１によると、ヒューズ２４の配置
に必要な領域、ヒューズ２４に接続する配線、或いは、
半導体記憶装置１１に使用されるトランジスタの配置に
必要な領域を削減することができるので、半導体記憶装
置１１のレイアウト面積が縮小する。また、ヒューズ２
４のブリッジ部２５を集約して配置することができるの
で、切断用の装置（図示せず）の切断時の移動距離が短
くなり、切断時間が短縮するという効果が得られる。ま
た、絶縁カバー膜の開口部であるヒューズ切断領域２３
が小さくなるため、水分が半導体記憶装置１１に浸入し
にくくなるという効果も得ることができる。
ける半導体記憶装置１１によると、ヒューズ２４の配置
に必要な領域、ヒューズ２４に接続する配線、或いは、
半導体記憶装置１１に使用されるトランジスタの配置に
必要な領域を削減することができるので、半導体記憶装
置１１のレイアウト面積が縮小する。また、ヒューズ２
４のブリッジ部２５を集約して配置することができるの
で、切断用の装置（図示せず）の切断時の移動距離が短
くなり、切断時間が短縮するという効果が得られる。ま
た、絶縁カバー膜の開口部であるヒューズ切断領域２３
が小さくなるため、水分が半導体記憶装置１１に浸入し
にくくなるという効果も得ることができる。
【００３２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
記憶装置も、本発明の範囲に含まれる。
【００３３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、相互に影響を与え合うことなく特定の
ヒューズをレーザビーム等で確実に切断できるものであ
りながらも、ヒューズ切断領域に要する面積をより縮小
させて、装置の一層の小型化を実現することができる。
憶装置によれば、相互に影響を与え合うことなく特定の
ヒューズをレーザビーム等で確実に切断できるものであ
りながらも、ヒューズ切断領域に要する面積をより縮小
させて、装置の一層の小型化を実現することができる。
【図１】本発明の第１実施形態例における半導体記憶装
置のレイアウトを概略的に示す平面図である。
置のレイアウトを概略的に示す平面図である。
【図２】第１実施形態例における半導体記憶装置のヒュ
ーズ配置部を拡大して示す平面図である。
ーズ配置部を拡大して示す平面図である。
【図３】本発明の第２実施形態例におけるヒューズ配置
部を拡大して示す平面図である。
部を拡大して示す平面図である。
【図４】本発明の第３実施形態例におけるヒューズ配置
部を拡大して示す平面図である。
部を拡大して示す平面図である。
【図５】従来の半導体記憶装置におけるヒューズ配置部
を示す平面図である。
を示す平面図である。
【図６】別の従来の半導体記憶装置におけるヒューズ配
置部を示す平面図である。
置部を示す平面図である。
１１：半導体記憶装置 １２：メモリセルアレイ １９、２０：冗長メモリセル ２３：ヒューズ切断領域 ２４ａ、２４ａ1、２４ａ2：配線 ２４、２４1、２４2：ヒューズ ２５：ブリッジ部 ２５ａ：折返し部 ２６、２７：信号線 ２８、２９：コンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−17872（ＪＰ，Ａ) 特開 昭63−198354（ＪＰ，Ａ) 特開 平６−310603（ＪＰ，Ａ) 特開 昭63−127549（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 29/00 603 H01L 21/82 H01L 21/8242
Claims (3)
- 【請求項１】 対応するヒューズを切断することによっ
て不良メモリセルを冗長メモリセルに置き換えるリダン
ダンシ機能を有する半導体記憶装置において、 絶縁膜を矩形状に開口した領域内であって、形成された
ヒューズがレーザビームで切断されるヒューズ切断領域
内に、前記開口の辺から平行に並んで突出する一対の配
線の端部を相互に接続したブリッジ部を持つことで略コ
の字状に形成されたヒューズを有し、当該ヒューズは、
前記開口の辺に沿って所定のピッチで複数配列されると
共に、前記辺と対向する辺に沿って所定のピッチで複数
配列され、互いに対向する双方の辺に配列された前記ヒ
ューズ同士は前記ブリッジ部が互いに向き合うように配
列されたことを特徴とする半導体記憶装置。 - 【請求項２】 前記ブリッジ部は、前記一対の配線と平
行に延び、先端部が相互に接続された別の一対の配線か
らなる折返し部を有し、前記一対の配線が前記別の一対
の配線からなる前記折返し部を介して相互に接続されて
いることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記一対の配線及びブリッジ部が、他の
一対の配線及びブリッジ部の外側に配設されていること
を特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32058298A JP3150113B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体記憶装置 |
| TW088119698A TW423115B (en) | 1998-11-11 | 1999-11-09 | Redundancy fuse block having a small occupied area |
| KR1019990049608A KR100338842B1 (ko) | 1998-11-11 | 1999-11-10 | 점유 면적이 적은 용장성 퓨즈블록 |
| US09/438,950 US6215173B1 (en) | 1998-11-11 | 1999-11-12 | Redundancy fuse block having a small occupied area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32058298A JP3150113B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000150821A JP2000150821A (ja) | 2000-05-30 |
| JP3150113B2 true JP3150113B2 (ja) | 2001-03-26 |
Family
ID=18123038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32058298A Expired - Fee Related JP3150113B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体記憶装置 |
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| Country | Link |
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|---|---|---|---|---|
| US6380838B1 (en) * | 1999-06-07 | 2002-04-30 | Nec Corporation | Semiconductor device with repair fuses and laser trimming method used therefor |
| JP2001210092A (ja) * | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置 |
| KR100480614B1 (ko) * | 2002-08-27 | 2005-03-31 | 삼성전자주식회사 | 퓨즈 뱅크의 크기를 줄이기 위한 반도체 메모리 장치의퓨즈 뱅크 |
| KR100448909B1 (ko) * | 2002-09-27 | 2004-09-16 | 삼성전자주식회사 | 퓨즈 구조 및 그것을 이용한 집적 회로 장치 |
| US7321518B1 (en) | 2004-01-15 | 2008-01-22 | Altera Corporation | Apparatus and methods for providing redundancy in integrated circuits |
| US7564337B2 (en) * | 2005-03-03 | 2009-07-21 | Littelfuse, Inc. | Thermally decoupling fuse holder and assembly |
| KR20090058290A (ko) | 2007-12-04 | 2009-06-09 | 삼성전자주식회사 | 퓨즈 박스 및 그것을 포함하는 반도체 메모리 장치 |
| US7955133B2 (en) * | 2008-04-23 | 2011-06-07 | Littelfuse, Inc. | Flexible power distribution module |
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| KR101043841B1 (ko) * | 2008-10-14 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈 |
| US11706342B2 (en) * | 2009-01-28 | 2023-07-18 | Virtual Hold Technology Solutions, Llc | System and method for hybrid callback management |
| US9240376B2 (en) * | 2013-08-16 | 2016-01-19 | Globalfoundries Inc. | Self-aligned via fuse |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168242A (ja) | 1985-01-21 | 1986-07-29 | Hitachi Chiyou Lsi Eng Kk | 半導体集積回路装置 |
| JPS63127549A (ja) | 1986-11-17 | 1988-05-31 | Nec Corp | ヒユ−ズ内蔵型半導体装置 |
| JPH077806B2 (ja) | 1987-02-13 | 1995-01-30 | 日本電気株式会社 | 半導体装置 |
| JPH0529467A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 冗長回路用ヒユーズ |
| JPH05136271A (ja) | 1991-11-15 | 1993-06-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2771067B2 (ja) * | 1992-03-05 | 1998-07-02 | シャープ株式会社 | 半導体集積回路 |
| JP2924482B2 (ja) * | 1992-08-20 | 1999-07-26 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH06310603A (ja) | 1993-04-27 | 1994-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5444287A (en) * | 1994-08-10 | 1995-08-22 | International Business Machines Corporation | Thermally activated noise immune fuse |
| JPH0917872A (ja) | 1995-06-27 | 1997-01-17 | Fujitsu Ltd | 半導体装置 |
-
1998
- 1998-11-11 JP JP32058298A patent/JP3150113B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-09 TW TW088119698A patent/TW423115B/zh not_active IP Right Cessation
- 1999-11-10 KR KR1019990049608A patent/KR100338842B1/ko not_active IP Right Cessation
- 1999-11-12 US US09/438,950 patent/US6215173B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
| US6215173B1 (en) | 2001-04-10 |
| JP2000150821A (ja) | 2000-05-30 |
| KR100338842B1 (ko) | 2002-05-30 |
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| TW423115B (en) | 2001-02-21 |
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