JPH08139149A - 半導体集積回路装置の評価方法 - Google Patents
半導体集積回路装置の評価方法Info
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- JPH08139149A JPH08139149A JP6277957A JP27795794A JPH08139149A JP H08139149 A JPH08139149 A JP H08139149A JP 6277957 A JP6277957 A JP 6277957A JP 27795794 A JP27795794 A JP 27795794A JP H08139149 A JPH08139149 A JP H08139149A
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Abstract
(57)【要約】
【目的】 半導体素子間を結線する下層配線３上に層間
絶縁膜４を介在して上層配線Ｉstが形成された半導体集
積回路装置の評価技術において、前記半導体素子に起因
した不良原因の究明(不良解析)を行うことが可能な技術
を提供する。 【構成】 前記半導体集積回路装置において、前記上層
配線Ｉstを除去する段階と、前記層間絶縁膜４に開口４
Ａを形成し、前記下層配線３の一部の表面を露出する段
階と、前記開口４Ａ内に前記下層配線３の一部の表面に
接続された導電体８Ａを形成すると共に、前記層間絶縁
膜４上に前記導電体８Ａに接続された評価用電極パッド
８Ｂを形成する段階と、前記評価用電極パッド８Ｂの表
面にプローブ針を当接又は電子ビームを照射し、前記半
導体素子の電気的特性評価を行う段階とを備える。
絶縁膜４を介在して上層配線Ｉstが形成された半導体集
積回路装置の評価技術において、前記半導体素子に起因
した不良原因の究明(不良解析)を行うことが可能な技術
を提供する。 【構成】 前記半導体集積回路装置において、前記上層
配線Ｉstを除去する段階と、前記層間絶縁膜４に開口４
Ａを形成し、前記下層配線３の一部の表面を露出する段
階と、前記開口４Ａ内に前記下層配線３の一部の表面に
接続された導電体８Ａを形成すると共に、前記層間絶縁
膜４上に前記導電体８Ａに接続された評価用電極パッド
８Ｂを形成する段階と、前記評価用電極パッド８Ｂの表
面にプローブ針を当接又は電子ビームを照射し、前記半
導体素子の電気的特性評価を行う段階とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
評価技術に関し、特に、半導体素子間を結線する下層配
線上に層間絶縁膜を介在して上層配線が形成された半導
体集積回路装置の評価技術に関するものである。
評価技術に関し、特に、半導体素子間を結線する下層配
線上に層間絶縁膜を介在して上層配線が形成された半導
体集積回路装置の評価技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の信頼性を高めるた
めには、その開発、設計、試作、生産、使用等の各段階
において発生した不良(又は故障)の原因を究明し、不良
対策を施すことが重要である。このような不良原因を究
明するためには、半導体集積回路装置に塔載された回路
システムを構成する半導体素子の電気的特性評価が必要
である。この電気的特性評価は一般的に下記の方法で行
なわれる。
めには、その開発、設計、試作、生産、使用等の各段階
において発生した不良(又は故障)の原因を究明し、不良
対策を施すことが重要である。このような不良原因を究
明するためには、半導体集積回路装置に塔載された回路
システムを構成する半導体素子の電気的特性評価が必要
である。この電気的特性評価は一般的に下記の方法で行
なわれる。
【０００３】まず、層間絶縁膜に開口を形成し、半導体
素子間を結線する配線の一部の表面を露出する。この開
口は、例えば収束イオンビーム(ＦＩＢ：Ｆocused Ｉon
Ｂeam）法で選択的に形成される。
素子間を結線する配線の一部の表面を露出する。この開
口は、例えば収束イオンビーム(ＦＩＢ：Ｆocused Ｉon
Ｂeam）法で選択的に形成される。
【０００４】次に、前記開口内に前記配線の一部の表面
に接続された導電体を形成すると共に、前記層間絶縁膜
上に前記導電体に接続された検査用電極パッドを形成す
る。この導電体及び検査用電極パッドは例えばレーザＣ
ＶＤ（Ｃhemical Ｖapor Ｄeposition）法で選択的に形
成される。
に接続された導電体を形成すると共に、前記層間絶縁膜
上に前記導電体に接続された検査用電極パッドを形成す
る。この導電体及び検査用電極パッドは例えばレーザＣ
ＶＤ（Ｃhemical Ｖapor Ｄeposition）法で選択的に形
成される。
【０００５】次に、前記検査用電極パッドの表面にプロ
ーブ針を当接又は電子ビームを照射し、前記半導体素子
の電気的特性評価を行う。これにより、半導体素子に起
因した不良原因の究明(不良解析)を行うことができる。
ーブ針を当接又は電子ビームを照射し、前記半導体素子
の電気的特性評価を行う。これにより、半導体素子に起
因した不良原因の究明(不良解析)を行うことができる。
【０００６】
【発明が解決しようとする課題】近年、半導体集積回路
装置の配線構造は、高集積化に伴って多層化の傾向にあ
る。例えば、バイポーラ型フリップフロップ回路で構成
されたメモリセルを有するＳＲＡＭ(Ｓtatic Ｒandom
Ａccess Ｍemory）においては４層配線構造で構成され
る。第１層目の配線層にはメモリセル内の半導体素子間
を結線するセル内配線及びワード線が形成される。第２
層目の配線層にはワード線の第１裏打ち配線(シャント
配線)及びメモリセル内に中間電位を供給する電位供給
配線が形成される。第３層目の配線層には相補型デーダ
線(相補型ディジット線)が形成される。
装置の配線構造は、高集積化に伴って多層化の傾向にあ
る。例えば、バイポーラ型フリップフロップ回路で構成
されたメモリセルを有するＳＲＡＭ(Ｓtatic Ｒandom
Ａccess Ｍemory）においては４層配線構造で構成され
る。第１層目の配線層にはメモリセル内の半導体素子間
を結線するセル内配線及びワード線が形成される。第２
層目の配線層にはワード線の第１裏打ち配線(シャント
配線)及びメモリセル内に中間電位を供給する電位供給
配線が形成される。第３層目の配線層には相補型デーダ
線(相補型ディジット線)が形成される。
【０００７】第４層目の配線層にはワード線の第２裏打
ち配線及び電位供給配線の裏打ち配線が形成される。つ
まり、メモリセルの半導体素子間を結線するセル内配線
上は、その上層配線層に形成された各々の配線で緻密に
なっている。
ち配線及び電位供給配線の裏打ち配線が形成される。つ
まり、メモリセルの半導体素子間を結線するセル内配線
上は、その上層配線層に形成された各々の配線で緻密に
なっている。
【０００８】このため、多層配線構造を有する半導体集
積回路装置においては半導体素子間を結線する配線に評
価用電極パッドを電気的に接続することができず、半導
体素子の電気的特性評価を行うことができないので、半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができない。
積回路装置においては半導体素子間を結線する配線に評
価用電極パッドを電気的に接続することができず、半導
体素子の電気的特性評価を行うことができないので、半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができない。
【０００９】本発明の目的は、半導体素子間を結線する
下層配線上に層間絶縁膜を介在して上層配線が形成され
た半導体集積回路装置の評価技術において、前記半導体
素子に起因した不良原因の究明(不良解析)を行うことが
可能な技術を提供することにある。
下層配線上に層間絶縁膜を介在して上層配線が形成され
た半導体集積回路装置の評価技術において、前記半導体
素子に起因した不良原因の究明(不良解析)を行うことが
可能な技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】半導体素子間を結線する下層配線上に層間
絶縁膜を介在して上層配線が形成された半導体集積回路
装置の評価方法において、前記上層配線を除去する段階
と、前記層間絶縁膜に開口を形成し、前記下層配線の一
部の表面を露出する段階と、前記開口内に前記下層配線
の一部の表面に電気的に接続された導電体を形成すると
共に、前記層間絶縁膜上に前記導電体に電気的に接続さ
れた評価用電極パッドを形成する段階と、前記評価用電
極パッドの表面にプローブ針を当接又は電子ビームを照
射し、前記半導体素子の電気的特性評価を行う段階とを
備える。
絶縁膜を介在して上層配線が形成された半導体集積回路
装置の評価方法において、前記上層配線を除去する段階
と、前記層間絶縁膜に開口を形成し、前記下層配線の一
部の表面を露出する段階と、前記開口内に前記下層配線
の一部の表面に電気的に接続された導電体を形成すると
共に、前記層間絶縁膜上に前記導電体に電気的に接続さ
れた評価用電極パッドを形成する段階と、前記評価用電
極パッドの表面にプローブ針を当接又は電子ビームを照
射し、前記半導体素子の電気的特性評価を行う段階とを
備える。
【００１３】
【作用】上述した手段によれば、下層配線に評価用電極
パッドを電気的に接続することができるので、半導体素
子の電気的特性評価を行うことができる。この結果、半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができる。
パッドを電気的に接続することができるので、半導体素
子の電気的特性評価を行うことができる。この結果、半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができる。
【００１４】
【実施例】以下、本発明の構成について、ＳＲＡＭ(半
導体集積回路装置)の評価技術に本発明を適用した一実
施例とともに説明する。なお、実施例を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
導体集積回路装置)の評価技術に本発明を適用した一実
施例とともに説明する。なお、実施例を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００１５】本発明の一実施例であるＳＲＡＭのメモリ
セルの構成を図１(等価回路図)に示す。
セルの構成を図１(等価回路図)に示す。
【００１６】図１に示すように、ＳＲＡＭのメモリセル
Ｍは、ワード線ＷＬ及び電位供給配線Ｉstとデーダ線Ｄ
Ｌ１及びデーダ線ＤＬ２との交差部に配置される。この
メモリセルＭは、ワード線ＷＬ、デーダ線ＤＬ１の夫々
の延在方向に沿って行列状に複数個配置され、ＳＲＡＭ
のメモリセルアレイを構成する。
Ｍは、ワード線ＷＬ及び電位供給配線Ｉstとデーダ線Ｄ
Ｌ１及びデーダ線ＤＬ２との交差部に配置される。この
メモリセルＭは、ワード線ＷＬ、デーダ線ＤＬ１の夫々
の延在方向に沿って行列状に複数個配置され、ＳＲＡＭ
のメモリセルアレイを構成する。
【００１７】前記メモリセルＭは例えばバイポーラ型フ
リップフロップ回路で構成される。
リップフロップ回路で構成される。
【００１８】このバイポーラ型フリップフロップ回路
は、４つのバイポーラトランジスタ（半導体素子）Ｔ
ｒ、４つの抵抗素子(半導体素子)Ｒ、２つのツェナーダ
イオード素子(半導体素子)Ｄ及び２つの容量素子(半導
体素子)Ｃで構成される。
は、４つのバイポーラトランジスタ（半導体素子）Ｔ
ｒ、４つの抵抗素子(半導体素子)Ｒ、２つのツェナーダ
イオード素子(半導体素子)Ｄ及び２つの容量素子(半導
体素子)Ｃで構成される。
【００１９】前記ＳＲＡＭは例えば４層配線構造で構成
される。メモリセルＭ上の第１層目の配線層には、図２
(平面図)に示すように、メモリセルＭ内の半導体素子間
を結線するセル内配線３及びワード線ＷＬが形成され
る。メモリセルＭ上の第２層目の配線層には、図３(平
面図)に示すように、ワード線ＷＬの第１裏打ち配線
（シャント配線）５及びメモリセルＭ内に中間電位を供
給する電位供給配線Ｉstが形成される。メモリセルＭ上
の第３層目の配線層には、図４(平面図)に示すように、
デーダ線ＤＬ１及びデータ線ＤＬ２が形成される。メモ
リセルＭ上の第４層目の配線層にはワード線ＷＬの第２
裏打ち配線６及び電位供給配線Ｉstの裏打ち配線７が形
成される。つまり、メモリセルＭの半導体素子間を結線
するセル内配線３上は、その上層配線層に形成された各
々の配線で緻密になっている。
される。メモリセルＭ上の第１層目の配線層には、図２
(平面図)に示すように、メモリセルＭ内の半導体素子間
を結線するセル内配線３及びワード線ＷＬが形成され
る。メモリセルＭ上の第２層目の配線層には、図３(平
面図)に示すように、ワード線ＷＬの第１裏打ち配線
（シャント配線）５及びメモリセルＭ内に中間電位を供
給する電位供給配線Ｉstが形成される。メモリセルＭ上
の第３層目の配線層には、図４(平面図)に示すように、
デーダ線ＤＬ１及びデータ線ＤＬ２が形成される。メモ
リセルＭ上の第４層目の配線層にはワード線ＷＬの第２
裏打ち配線６及び電位供給配線Ｉstの裏打ち配線７が形
成される。つまり、メモリセルＭの半導体素子間を結線
するセル内配線３上は、その上層配線層に形成された各
々の配線で緻密になっている。
【００２０】前記セル内配線３、ワード線ＷＬの夫々
は、図６（図３に示すＡ−Ａ線の位置で切った断面図）
に示すように、層間絶縁膜２によって半導体基板１から
絶縁分離される。前記第１裏打ち配線５、電位供給配線
Ｉstの夫々は、層間絶縁膜４によってセル内配線３、ワ
ード線ＷＬの夫々から絶縁分離される。前記データ線Ｄ
Ｌ１、データ線ＤＬ２の夫々は、層間絶縁膜(図示せず)
によって第１裏打ち配線５、電位供給配線Ｉstの夫々か
ら絶縁分離される。前記第２裏打ち配線６、裏打ち配線
７の夫々は、層間絶縁膜(図示せず)によってデータ線Ｄ
Ｌ１、データ線ＤＬ２の夫々から絶縁分離される。
は、図６（図３に示すＡ−Ａ線の位置で切った断面図）
に示すように、層間絶縁膜２によって半導体基板１から
絶縁分離される。前記第１裏打ち配線５、電位供給配線
Ｉstの夫々は、層間絶縁膜４によってセル内配線３、ワ
ード線ＷＬの夫々から絶縁分離される。前記データ線Ｄ
Ｌ１、データ線ＤＬ２の夫々は、層間絶縁膜(図示せず)
によって第１裏打ち配線５、電位供給配線Ｉstの夫々か
ら絶縁分離される。前記第２裏打ち配線６、裏打ち配線
７の夫々は、層間絶縁膜(図示せず)によってデータ線Ｄ
Ｌ１、データ線ＤＬ２の夫々から絶縁分離される。
【００２１】次に、前記ＳＲＡＭのメモリセルＭを構成
する半導体素子の電気的特性評価方法について、図７乃
至図９(電気的特性評価方法を説明するための断面図)を
用いて説明する。
する半導体素子の電気的特性評価方法について、図７乃
至図９(電気的特性評価方法を説明するための断面図)を
用いて説明する。
【００２２】まず、図７に示すように、半導体素子間を
結線する下層のセル内配線３上に層間絶縁膜４を介在し
て形成された上層の第１裏打ち配線５及び電位供給配線
Ｉstを例えば研磨法又はウエットエッチング法で除去す
る。この配線の除去においては、第４層目の配線層に形
成された配線及び第３層目の配線層に形成された配線も
除去される。
結線する下層のセル内配線３上に層間絶縁膜４を介在し
て形成された上層の第１裏打ち配線５及び電位供給配線
Ｉstを例えば研磨法又はウエットエッチング法で除去す
る。この配線の除去においては、第４層目の配線層に形
成された配線及び第３層目の配線層に形成された配線も
除去される。
【００２３】次に、前記層間絶縁膜４に開口４Ａを形成
し、セル内配線３の一部の表面を露出する。この開口４
Ａは例えば収束イオンビーム法で選択的に形成される。
し、セル内配線３の一部の表面を露出する。この開口４
Ａは例えば収束イオンビーム法で選択的に形成される。
【００２４】次に、前記開口２Ａ内に前記セル内配線３
の一部の表面に電気的に接続された導電体８Ａを形成す
ると共に、前記層間絶縁膜４上に前記導電体８Ａに電気
的に接続された評価用電極パッド８Ｂを形成する。この
導電体８Ａ、評価用電極パッド８Ｂの夫々は例えばレー
ザＣＶＤ法で選択的に形成される。
の一部の表面に電気的に接続された導電体８Ａを形成す
ると共に、前記層間絶縁膜４上に前記導電体８Ａに電気
的に接続された評価用電極パッド８Ｂを形成する。この
導電体８Ａ、評価用電極パッド８Ｂの夫々は例えばレー
ザＣＶＤ法で選択的に形成される。
【００２５】次に、前記評価用電極パッド８Ｂの表面に
プローブ針又は電子ビームを照射し、前記メモリセルＭ
の半導体素子の電気的特性評価を行う。
プローブ針又は電子ビームを照射し、前記メモリセルＭ
の半導体素子の電気的特性評価を行う。
【００２６】このように、メモリセルＭの半導体素子間
を結線するセル内配線(下層配線)３上に層間絶縁膜４を
介在して裏打ち配線(上層配線)５及び電位供給配線（上
層配線）Ｉstが形成されたＳＲＡＭ(半導体集積回路装
置)の評価方法において、前記裏打ち配線５及び電位供
給配線Ｉstを除去する段階と、前記層間絶縁膜４に開口
４Ａを形成し、前記セル内配線３の一部の表面を露出す
る段階と、前記開口４Ａ内に前記セル内配線３の一部の
表面に電気的に接続された導電体８Ａを形成すると共
に、前記層間絶縁膜４上に前記導電体８Ａに電気的に接
続された評価用電極パッド８Ｂを形成する段階と、前記
評価用電極パッド８Ｂの表面にプローブ針を当接又は電
子ビームを照射し、前記メモリセルＭの半導体素子の電
気的特性評価を行う段階とを備えることにより、セル内
配線３に評価用電極パッド８Ｂを電気的に接続すること
ができるので、メモリセルＭの半導体素子の電気的特性
評価を行うことができる。この結果、メモリセルＭの半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができる。
を結線するセル内配線(下層配線)３上に層間絶縁膜４を
介在して裏打ち配線(上層配線)５及び電位供給配線（上
層配線）Ｉstが形成されたＳＲＡＭ(半導体集積回路装
置)の評価方法において、前記裏打ち配線５及び電位供
給配線Ｉstを除去する段階と、前記層間絶縁膜４に開口
４Ａを形成し、前記セル内配線３の一部の表面を露出す
る段階と、前記開口４Ａ内に前記セル内配線３の一部の
表面に電気的に接続された導電体８Ａを形成すると共
に、前記層間絶縁膜４上に前記導電体８Ａに電気的に接
続された評価用電極パッド８Ｂを形成する段階と、前記
評価用電極パッド８Ｂの表面にプローブ針を当接又は電
子ビームを照射し、前記メモリセルＭの半導体素子の電
気的特性評価を行う段階とを備えることにより、セル内
配線３に評価用電極パッド８Ｂを電気的に接続すること
ができるので、メモリセルＭの半導体素子の電気的特性
評価を行うことができる。この結果、メモリセルＭの半
導体素子に起因した不良原因の究明(不良解析)を行うこ
とができる。
【００２７】なお、前記開口４Ａは、図１０(断面図)に
示すように、セル内配線３の表面に対して傾斜させた構
造で構成してもよい。
示すように、セル内配線３の表面に対して傾斜させた構
造で構成してもよい。
【００２８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００２９】例えば、本発明は、論理回路を有する多層
配線構造の半導体集積回路装置に適用できる。
配線構造の半導体集積回路装置に適用できる。
【００３０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３１】半導体素子間を結線する下層配線上に層間
絶縁膜を介在して上層配線が形成された半導体集積回路
装置の評価技術において、前記半導体素子に起因した不
良原因の究明(不良解析)を行うことができる。
絶縁膜を介在して上層配線が形成された半導体集積回路
装置の評価技術において、前記半導体素子に起因した不
良原因の究明(不良解析)を行うことができる。
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
の等価回路図。
の等価回路図。
【図２】前記メモリセル上の第１層目の配線層の平面
図。
図。
【図３】前記メモリセル上の第２層目の配線層の平面
図。
図。
【図４】前記メモリセル上の第３層目の配線層の平面
図。
図。
【図５】前記メモリセル上の第４層目の配線層の平面
図。
図。
【図６】図３に示すＡ−Ａ線の位置で切った断面図。
【図７】前記ＳＲＡＭの評価方法を説明するための断面
図。
図。
【図８】前記ＳＲＡＭの評価方法を説明するための断面
図。
図。
【図９】前記ＳＲＡＭの評価方法を説明するための断面
図。
図。
【図１０】本発明の変形例を示す断面図。
１…半導体基板、２…層間絶縁膜、３…セル内配線、Ｗ
Ｌ…ワード線、４…層間絶縁膜、５…ワード線の第１裏
打ち配線、Ｉst…電位供給配線、ＤＬ１…データ線、Ｄ
Ｌ２…データ線、６…ワード配線の第２裏打ち配線、７
…電位供給配線の裏打ち配線、８Ａ…導電体、８Ｂ…評
価用電極パッド。
Ｌ…ワード線、４…層間絶縁膜、５…ワード線の第１裏
打ち配線、Ｉst…電位供給配線、ＤＬ１…データ線、Ｄ
Ｌ２…データ線、６…ワード配線の第２裏打ち配線、７
…電位供給配線の裏打ち配線、８Ａ…導電体、８Ｂ…評
価用電極パッド。
Claims (3)
- 【請求項１】 半導体素子間を結線する下層配線上に層
間絶縁膜を介在して上層配線が形成された半導体集積回
路装置の評価方法において、前記上層配線を除去する段
階と、前記層間絶縁膜に開口を形成し、前記下層配線の
一部の表面を露出する段階と、前記開口内に前記下層配
線の一部の表面に電気的に接続された導電体を形成する
と共に、前記層間絶縁膜上に前記導電体に電気的に接続
された評価用電極パッドを形成する段階と、前記評価用
電極パッドの表面にプローブ針を当接又は電子ビームを
照射し、前記半導体素子の電気的特性評価を行う段階と
を備えたことを特徴とする半導体集積回路装置の評価方
法。 - 【請求項２】 前記開口は、収束イオンビーム法で選択
的に形成されることを特徴とする請求項１に記載の半導
体集積回路装置の評価方法。 - 【請求項３】 前記導電体及び評価用電極パッドは、レ
ーザＣＶＤ法で選択的に形成されることを特徴とする請
求項１又は請求項２に記載の半導体集積回路装置の評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27795794A JP3544719B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体集積回路装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27795794A JP3544719B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体集積回路装置の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139149A true JPH08139149A (ja) | 1996-05-31 |
| JP3544719B2 JP3544719B2 (ja) | 2004-07-21 |
Family
ID=17590636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27795794A Expired - Fee Related JP3544719B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体集積回路装置の評価方法 |
Country Status (1)
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| JP (1) | JP3544719B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228827A (ja) * | 2005-02-15 | 2006-08-31 | Aitesu:Kk | 半導体素子の電気的特性測定のための前記埋め込み型接触用パッドおよびその製造方法 |
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1994
- 1994-11-11 JP JP27795794A patent/JP3544719B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228827A (ja) * | 2005-02-15 | 2006-08-31 | Aitesu:Kk | 半導体素子の電気的特性測定のための前記埋め込み型接触用パッドおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3544719B2 (ja) | 2004-07-21 |
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