JPH0519817B2 - - Google Patents
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- JPH0519817B2 JPH0519817B2 JP59032830A JP3283084A JPH0519817B2 JP H0519817 B2 JPH0519817 B2 JP H0519817B2 JP 59032830 A JP59032830 A JP 59032830A JP 3283084 A JP3283084 A JP 3283084A JP H0519817 B2 JPH0519817 B2 JP H0519817B2
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- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000011347 resin Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 7
- 238000007664 blowing Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 230000005260 alpha ray Effects 0.000 claims 1
- 230000002950 deficient Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
近年、所謂VLSI(Very Large Scale Integ−
ration)と称せられる半導体装置では、メモリの
大容量化に伴つて素子の寸法も極めて微細なもの
になつている。このため、半導体装置を構成する
1チツプ内に不良素子が発生する確立が増大して
いる。この問題を解消するために、予備のビツト
やゲートを予めチツプ内に形成しておき、不良素
子が発生した際にこれらのビツトやゲートを使用
することにより、不良素子を正常な素子に回復す
る所謂冗長回路からなる半導体装置の製造が行わ
れている。而して、予備のビツトやゲートを不良
なものと置換する手段として、プログラム可能な
フユーズ素子を使用し、このフユーズ素子からな
るデコーダに不良ビツト或は不良ゲートを切り離
して、予備の正常なビツトやゲートを選択するプ
ログラムをすることが行われている。第1図は、
このようなプログラム可能なフユーズ素子を備え
た冗長回路を構成した段階の従来の半導体装置を
示している。図中1は、半導体基板である。半導
体基板1上には、フイールド酸化膜2を介して多
結晶シリコンからなる所定パターンのフユーズ素
子3が形成されている。フユーズ素子3は、薄肉
の層間絶縁膜4で覆われている。層間絶縁膜4に
は、フユーズ素子3に通じるコンタクトホール5
が開口されている。このコンタクトホール5を介
してフユーズ素子3に接続するようにして導体配
線層6が層間絶縁膜4上に形成されている。導体
配線層6及び層間絶縁膜4は、約10000Åと厚肉
のパツシペーシヨン膜7で覆われている。而し
て、正常なビツトやゲートの選択は、フユーズ素
子3を溶断することにより行われる。フユーズ素
子3の溶断手段としては、電流によるものとレー
ザによるものとがあるが、設計上の多様性、フユ
ーズ素子3の信頼性、冗長回路が占める面積等の
観点からレーザによるものが採用されている。す
なわち、第1図に示すような冗長回路が構成され
たウエハをテスタで測定し、不良のビツトやゲー
トの場所をまず検知する。次いで、予備のビツト
やゲートを選択できるようなデコーダを、フユー
ズ素子3にレーザを照射してこれを溶断すること
により作り上げる。換言すれば、フユーズ素子3
を溶断する際のレーザの照射エネルギーは、フユ
ーズ素子3上の層間絶縁膜4及びパツシベーシヨ
ン膜7の材質や厚さによつて変動する。つまり、
パツシベーシヨン膜7の膜厚のばらつき等は当然
存在するので、フユーズ素子3の溶断成功率が一
定でなくなり、就中、膜厚の大きいパツシベーシ
ヨン膜7ために溶断成功率が悪くなる。このよう
な場合にもフユーズ素子3の溶断を確実に行うた
め、レーザのエネルギーを高めると被溶断領域の
近傍のパツシベーシヨン膜7や層絶縁膜4等が大
きく破壊される。その結果、信頼性の高い半導体
装置を得ることができない問題があつた。
ration)と称せられる半導体装置では、メモリの
大容量化に伴つて素子の寸法も極めて微細なもの
になつている。このため、半導体装置を構成する
1チツプ内に不良素子が発生する確立が増大して
いる。この問題を解消するために、予備のビツト
やゲートを予めチツプ内に形成しておき、不良素
子が発生した際にこれらのビツトやゲートを使用
することにより、不良素子を正常な素子に回復す
る所謂冗長回路からなる半導体装置の製造が行わ
れている。而して、予備のビツトやゲートを不良
なものと置換する手段として、プログラム可能な
フユーズ素子を使用し、このフユーズ素子からな
るデコーダに不良ビツト或は不良ゲートを切り離
して、予備の正常なビツトやゲートを選択するプ
ログラムをすることが行われている。第1図は、
このようなプログラム可能なフユーズ素子を備え
た冗長回路を構成した段階の従来の半導体装置を
示している。図中1は、半導体基板である。半導
体基板1上には、フイールド酸化膜2を介して多
結晶シリコンからなる所定パターンのフユーズ素
子3が形成されている。フユーズ素子3は、薄肉
の層間絶縁膜4で覆われている。層間絶縁膜4に
は、フユーズ素子3に通じるコンタクトホール5
が開口されている。このコンタクトホール5を介
してフユーズ素子3に接続するようにして導体配
線層6が層間絶縁膜4上に形成されている。導体
配線層6及び層間絶縁膜4は、約10000Åと厚肉
のパツシペーシヨン膜7で覆われている。而し
て、正常なビツトやゲートの選択は、フユーズ素
子3を溶断することにより行われる。フユーズ素
子3の溶断手段としては、電流によるものとレー
ザによるものとがあるが、設計上の多様性、フユ
ーズ素子3の信頼性、冗長回路が占める面積等の
観点からレーザによるものが採用されている。す
なわち、第1図に示すような冗長回路が構成され
たウエハをテスタで測定し、不良のビツトやゲー
トの場所をまず検知する。次いで、予備のビツト
やゲートを選択できるようなデコーダを、フユー
ズ素子3にレーザを照射してこれを溶断すること
により作り上げる。換言すれば、フユーズ素子3
を溶断する際のレーザの照射エネルギーは、フユ
ーズ素子3上の層間絶縁膜4及びパツシベーシヨ
ン膜7の材質や厚さによつて変動する。つまり、
パツシベーシヨン膜7の膜厚のばらつき等は当然
存在するので、フユーズ素子3の溶断成功率が一
定でなくなり、就中、膜厚の大きいパツシベーシ
ヨン膜7ために溶断成功率が悪くなる。このよう
な場合にもフユーズ素子3の溶断を確実に行うた
め、レーザのエネルギーを高めると被溶断領域の
近傍のパツシベーシヨン膜7や層絶縁膜4等が大
きく破壊される。その結果、信頼性の高い半導体
装置を得ることができない問題があつた。
本発明は、溶断成功率を高め、しかも信頼性の
向上を達成した半導体装置を容易に得ることがで
きる半導体装置の製造方法を提供することをその
目的とするものである。
向上を達成した半導体装置を容易に得ることがで
きる半導体装置の製造方法を提供することをその
目的とするものである。
本発明は、フユーズ素子の被溶断領域に対応す
る層間絶縁膜の部分を露出する窓を形成したパツ
シベーシヨン膜を設ける工程と、フユーズ素子の
溶断後に保護用の樹脂層を形成する工程とを設け
て、溶断成功率を高め、しかも信頼性の向上を達
成した半導体装置を容易に得ることができる半導
体装置の製造方法である。
る層間絶縁膜の部分を露出する窓を形成したパツ
シベーシヨン膜を設ける工程と、フユーズ素子の
溶断後に保護用の樹脂層を形成する工程とを設け
て、溶断成功率を高め、しかも信頼性の向上を達
成した半導体装置を容易に得ることができる半導
体装置の製造方法である。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第2図A及至同図Dは、本発明方法を工程順に
示す説明図である。先ず、第2図Aに示す如く、
半導体基板10上に熱酸化法におりフイールド酸
化膜11を形成する。次いで、フイールド酸化膜
11上に例えば多結晶シリコン層を形成し、これ
を周知の写真蝕刻法によりパターニングして所定
パターンのフユーズ素子12を形成する。次い
で、フユーズ素子12を含むフイールド酸化膜1
1上に厚さ約3000Åの層間絶縁膜13を例えばC.
V.D(Chemical Vapor Deposition)法にて形成
する。この層間絶縁膜13の所定領域にフユーズ
素子12に通じるコンタクトホール14a,14
bを2個開口する。
示す説明図である。先ず、第2図Aに示す如く、
半導体基板10上に熱酸化法におりフイールド酸
化膜11を形成する。次いで、フイールド酸化膜
11上に例えば多結晶シリコン層を形成し、これ
を周知の写真蝕刻法によりパターニングして所定
パターンのフユーズ素子12を形成する。次い
で、フユーズ素子12を含むフイールド酸化膜1
1上に厚さ約3000Åの層間絶縁膜13を例えばC.
V.D(Chemical Vapor Deposition)法にて形成
する。この層間絶縁膜13の所定領域にフユーズ
素子12に通じるコンタクトホール14a,14
bを2個開口する。
次に、同図Bに示す如く、コンタクトホール1
4a,14bを介してブユーズ素子に接続する導
体部材を層間絶縁膜13上に堆積し、これにパタ
ーニングを施して所定パターンの導体配線層15
a,15bを得る。
4a,14bを介してブユーズ素子に接続する導
体部材を層間絶縁膜13上に堆積し、これにパタ
ーニングを施して所定パターンの導体配線層15
a,15bを得る。
次に、同図Cに示す如く、露出した層間絶縁膜
13及び導体配線層15a,15bを覆う厚さ約
10000Åのパツシベーシヨン膜16を形成する。
パツシベーシヨン膜16は例えばPSG(リンケイ
酸化ガラス膜)で形成されている。次いで、パツ
シベーシヨン膜16のフユーズ素子12の被溶断
領域に対応する部分に、層間絶縁膜13にまで達
する窓17を開口し、冗長回路を構成する。
13及び導体配線層15a,15bを覆う厚さ約
10000Åのパツシベーシヨン膜16を形成する。
パツシベーシヨン膜16は例えばPSG(リンケイ
酸化ガラス膜)で形成されている。次いで、パツ
シベーシヨン膜16のフユーズ素子12の被溶断
領域に対応する部分に、層間絶縁膜13にまで達
する窓17を開口し、冗長回路を構成する。
次に、同図Dに示す如く、窓17を介して例え
ばYAGレーザによるレーザ光を層間絶縁膜13
照射し、その直下のフユーズ素子12の被溶断領
域を溶断する。この時レーザ光のビームの直径を
数μmに設定する。然る後、フユーズ素子12の
溶断によつて露出したフイールド酸化膜の領域及
び層間絶縁膜13、パツシベーシヨン膜16を覆
う保護用の樹脂層18を形成して半導体装置20
を得る。ここで樹脂層18は、例えばα線の遮へ
い作用を有するポリイミド樹脂を使用する。
ばYAGレーザによるレーザ光を層間絶縁膜13
照射し、その直下のフユーズ素子12の被溶断領
域を溶断する。この時レーザ光のビームの直径を
数μmに設定する。然る後、フユーズ素子12の
溶断によつて露出したフイールド酸化膜の領域及
び層間絶縁膜13、パツシベーシヨン膜16を覆
う保護用の樹脂層18を形成して半導体装置20
を得る。ここで樹脂層18は、例えばα線の遮へ
い作用を有するポリイミド樹脂を使用する。
このようにして半導体装置20を得るもので
は、フユーズ素子12の被溶断領域の上方には、
薄肉の層間絶縁膜13だけが存在するように窓1
7を開口しているので、極めて高い溶断成功率で
フユーズ素子12の溶断をすることができる。ま
た、フユーズ素子12を溶断する前は、フユーズ
素子12の表面を覆つている層間絶縁膜13によ
りフユーズ素子12が保護されているので、半導
体装置20の信頼性を向上させることできる。し
かも、窓17の開口は、ボンデイングパツド部の
開口工程を利用して行うことができるので、製造
工程を簡略化したものとすることができる。ま
た、フユーズ素子12の溶断後には、保護用の樹
脂層18を形成するので、所謂ソフトエラーが発
生するのを防止して、信頼性の高い半導体装置を
得ることができる。
は、フユーズ素子12の被溶断領域の上方には、
薄肉の層間絶縁膜13だけが存在するように窓1
7を開口しているので、極めて高い溶断成功率で
フユーズ素子12の溶断をすることができる。ま
た、フユーズ素子12を溶断する前は、フユーズ
素子12の表面を覆つている層間絶縁膜13によ
りフユーズ素子12が保護されているので、半導
体装置20の信頼性を向上させることできる。し
かも、窓17の開口は、ボンデイングパツド部の
開口工程を利用して行うことができるので、製造
工程を簡略化したものとすることができる。ま
た、フユーズ素子12の溶断後には、保護用の樹
脂層18を形成するので、所謂ソフトエラーが発
生するのを防止して、信頼性の高い半導体装置を
得ることができる。
以上説明した如く、本発明に係る半導体装置の
製造方法によれば、溶断成功率を高め、しかも信
頼性の向上を達成した半導体装置を容易に得るこ
とができるものである。
製造方法によれば、溶断成功率を高め、しかも信
頼性の向上を達成した半導体装置を容易に得るこ
とができるものである。
第1図は、従来の冗長回路用半導体装置の断面
図、第2図A及至同図Dは、本発明方法を工程順
に示す説明図である。 10……半導体基板、11……フイールド酸化
膜、12……フユーズ素子、13……層間絶縁
膜、14a,14b……コンタクトホール、15
a,15b……導体配線層、16……パツシベー
シヨン膜、17……窓、18……樹脂層、20…
…半導体装置。
図、第2図A及至同図Dは、本発明方法を工程順
に示す説明図である。 10……半導体基板、11……フイールド酸化
膜、12……フユーズ素子、13……層間絶縁
膜、14a,14b……コンタクトホール、15
a,15b……導体配線層、16……パツシベー
シヨン膜、17……窓、18……樹脂層、20…
…半導体装置。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に絶縁層を介してフユーズ素子
を形成する工程と、該フユーズ素子を覆う層間絶
縁膜を形成する工程と、該層間絶縁膜に前記フユ
ーズ素子に通じるコンタクトホールを開口する工
程と、該コンタクトホールを介して前記フユーズ
素子に接続する導体配線層を前記層間絶縁膜上に
形成する工程と、該導体配線層を覆うパツシベー
シヨン膜を前記層間絶縁膜上に形成する工程と、
該パツシベーシヨン膜に前記フユーズ素子の被溶
断領域に対応して前記層間絶縁膜を露出する窓を
開口する工程と、該窓を介して前記層間絶縁膜及
びその直下の前記被溶断領域を溶断した後、露出
した前記絶縁膜及び前記パツシベーシヨン膜を覆
う樹脂層を形成することを特徴とする半導体装置
の製造方法。 2 フユーズ素子の溶断手段がレーザ照射である
特許請求の範囲第1項記載の半導体装置の製造方
法。 3 樹脂層は、α線遮へい作用を有するものであ
る特許請求の範囲第1項または第2項記載の半導
体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59032830A JPS60176250A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
US06/681,294 US4602420A (en) | 1984-02-23 | 1984-12-13 | Method of manufacturing a semiconductor device |
DE8484115741T DE3477099D1 (en) | 1984-02-23 | 1984-12-18 | Method of melting a fuse using a laser beam |
EP84115741A EP0162145B1 (en) | 1984-02-23 | 1984-12-18 | Method of melting a fuse using a laser beam |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59032830A JPS60176250A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60176250A JPS60176250A (ja) | 1985-09-10 |
JPH0519817B2 true JPH0519817B2 (ja) | 1993-03-17 |
Family
ID=12369740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59032830A Granted JPS60176250A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4602420A (ja) |
EP (1) | EP0162145B1 (ja) |
JP (1) | JPS60176250A (ja) |
DE (1) | DE3477099D1 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6122650A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 欠陥救済方法および装置 |
US4924287A (en) * | 1985-01-20 | 1990-05-08 | Avner Pdahtzur | Personalizable CMOS gate array device and technique |
JPH0821623B2 (ja) * | 1985-09-20 | 1996-03-04 | 株式会社日立製作所 | レ−ザ処理方法 |
JPH0628290B2 (ja) * | 1985-10-09 | 1994-04-13 | 三菱電機株式会社 | 回路用ヒューズを備えた半導体装置 |
US4835118A (en) * | 1986-09-08 | 1989-05-30 | Inmos Corporation | Non-destructive energy beam activated conductive links |
US4826785A (en) * | 1987-01-27 | 1989-05-02 | Inmos Corporation | Metallic fuse with optically absorptive layer |
IL81849A0 (en) * | 1987-03-10 | 1987-10-20 | Zvi Orbach | Integrated circuits and a method for manufacture thereof |
IL82113A (en) * | 1987-04-05 | 1992-08-18 | Zvi Orbach | Fabrication of customized integrated circuits |
US4853758A (en) * | 1987-08-12 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Laser-blown links |
DE3731621A1 (de) * | 1987-09-19 | 1989-03-30 | Texas Instruments Deutschland | Verfahren zum herstellen einer elektrisch programmierbaren integrierten schaltung |
US5182231A (en) * | 1988-04-07 | 1993-01-26 | Hitachi, Ltd. | Method for modifying wiring of semiconductor device |
JPH02256258A (ja) * | 1988-11-17 | 1990-10-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US5252844A (en) * | 1988-11-17 | 1993-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit and method of manufacturing thereof |
EP0374690B1 (en) * | 1988-12-19 | 1993-04-21 | National Semiconductor Corporation | Programmable fusible link structure allowing for plasma metal etching. |
JP2816394B2 (ja) * | 1989-10-24 | 1998-10-27 | セイコークロック株式会社 | 半導体装置 |
US5780323A (en) * | 1990-04-12 | 1998-07-14 | Actel Corporation | Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug |
US5614756A (en) * | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
US5241212A (en) * | 1990-05-01 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
US5236551A (en) * | 1990-05-10 | 1993-08-17 | Microelectronics And Computer Technology Corporation | Rework of polymeric dielectric electrical interconnect by laser photoablation |
US5285099A (en) * | 1992-12-15 | 1994-02-08 | International Business Machines Corporation | SiCr microfuses |
US5389814A (en) * | 1993-02-26 | 1995-02-14 | International Business Machines Corporation | Electrically blowable fuse structure for organic insulators |
US5420455A (en) * | 1994-03-31 | 1995-05-30 | International Business Machines Corp. | Array fuse damage protection devices and fabrication method |
KR0126101B1 (ko) * | 1994-07-07 | 1997-12-26 | 김주용 | 리페어 마스크 형성방법 |
TW278229B (en) * | 1994-12-29 | 1996-06-11 | Siemens Ag | Fuse structure for an integrated circuit device and method for manufacturing a fuse structure |
JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
US5641701A (en) * | 1995-03-30 | 1997-06-24 | Texas Instruments Incorporated | Method for fabricating a semiconductor device with laser programable fuses |
JPH09153552A (ja) * | 1995-11-29 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6004834A (en) * | 1995-11-29 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a fuse |
JPH09213804A (ja) * | 1996-01-29 | 1997-08-15 | Mitsubishi Electric Corp | ヒューズ層を有する半導体装置 |
US6025256A (en) * | 1997-01-06 | 2000-02-15 | Electro Scientific Industries, Inc. | Laser based method and system for integrated circuit repair or reconfiguration |
US5986319A (en) | 1997-03-19 | 1999-11-16 | Clear Logic, Inc. | Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit |
DE19800566A1 (de) * | 1998-01-09 | 1999-07-15 | Siemens Ag | Verfahren zum Herstellen eines Halbleiterbauelementes und ein derart hergestelltes Halbleiterbauelement |
US6057180A (en) * | 1998-06-05 | 2000-05-02 | Electro Scientific Industries, Inc. | Method of severing electrically conductive links with ultraviolet laser output |
US6121074A (en) * | 1998-11-05 | 2000-09-19 | Siemens Aktiengesellschaft | Fuse layout for improved fuse blow process window |
US7238620B1 (en) | 2004-02-18 | 2007-07-03 | National Semiconductor Corporation | System and method for providing a uniform oxide layer over a laser trimmed fuse with a differential wet etch stop technique |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5641898B2 (ja) * | 1973-08-17 | 1981-10-01 | ||
JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3330696A (en) * | 1967-07-11 | Method of fabricating thin film capacitors | ||
US3584183A (en) * | 1968-10-03 | 1971-06-08 | North American Rockwell | Laser encoding of diode arrays |
US3649806A (en) * | 1970-12-16 | 1972-03-14 | Dieter Konig | Process and apparatus for material excavation by beam energy |
US4217570A (en) * | 1978-05-30 | 1980-08-12 | Tektronix, Inc. | Thin-film microcircuits adapted for laser trimming |
JPS5847596Y2 (ja) * | 1979-09-05 | 1983-10-29 | 富士通株式会社 | 半導体装置 |
GB2098300B (en) * | 1981-04-08 | 1985-04-24 | Tracey Stephen | Improvements in and relating to the lining of sewers pipes or the like |
JPS5940558B2 (ja) * | 1981-09-17 | 1984-10-01 | 株式会社巴組「鉄」工所 | 板継溶接反転装置 |
JPS5880852A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | 半導体装置の製造方法 |
JPS58115692A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | プログラマブル・リードオンリメモリのヒューズ切断方法 |
US4413020A (en) * | 1982-02-01 | 1983-11-01 | Texas Instruments Incorporated | Device fabrication incorporating liquid assisted laser patterning of metallization |
US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
-
1984
- 1984-02-23 JP JP59032830A patent/JPS60176250A/ja active Granted
- 1984-12-13 US US06/681,294 patent/US4602420A/en not_active Expired - Lifetime
- 1984-12-18 DE DE8484115741T patent/DE3477099D1/de not_active Expired
- 1984-12-18 EP EP84115741A patent/EP0162145B1/en not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5641898B2 (ja) * | 1973-08-17 | 1981-10-01 | ||
JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
Also Published As
Publication number | Publication date |
---|---|
JPS60176250A (ja) | 1985-09-10 |
EP0162145A1 (en) | 1985-11-27 |
DE3477099D1 (en) | 1989-04-13 |
EP0162145B1 (en) | 1989-03-08 |
US4602420A (en) | 1986-07-29 |
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