KR100446458B1

KR100446458B1 - 반도체기억장치

Info

Publication number: KR100446458B1
Application number: KR10-2000-0077881A
Authority: KR
Inventors: 소노다마사토시
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 1999-12-20
Filing date: 2000-12-18
Publication date: 2004-09-01
Also published as: US20010004331A1; KR20010071506A; JP2001177078A; JP3292191B2; US6366503B2

Abstract

개시된 내용은 입/출력비트구성들 사이를 선택할 수 있고 데이터버스들이 차지하는 면적이 감소되며 회로소자의 수도 감소될 수 있는 반도체기억장치에 관한 것이다. 일실시예에 따르면, 반도체기억장치는 제1 및 제2메모리셀어레이들(10 및 12)을 포함한다. 18개의 제1감지증폭기들{SA(L)1-18}이 제1메모리셀어레이(10)에 연결되고, 18개의 제2감지증폭기들{SA(R)1-18}이 제2메모리셀어레이(12)에 연결된다. 부가하여, 18개의 제1입/출력회로들{I/O(L)1-18}은 제1감지증폭기들{SA(L)1-18}에 대응하고 18개의 제2입/출력회로들{I/O(R)1-18}은 제2감지증폭기들{SA(R)1-18}에 대응한다. 18개의 데이터버스들(DB1-DB18)은 감지증폭기들{SA(L)1-18 및 SA(R)1-18} 및 입/출력회로들{I/O(L)1-18 및 I/O(R)1-18} 사이에 위치된다. 각 데이터버스는 불접속장치(T1-T18)에 의해 적어도 두 개의 다른 부분들로 분리된다. 하나의 입/출력비트구성(예를 들면, ×36)에 있어서는 불접속장치(T1-T18)가 데이터버스들(DB1-DB18)을 두 개의 다른 부분들로 분리하고, 다른 입/출력구성(예를 들면, ×18)에 있어서는 데이터버스들(DB1-DB18)이 다른 부분들로 분리되지 않는다.

Description

반도체기억장치{Semiconductor storage device}

본 발명은 일반적으로 반도체기억장치에 관한 것으로서, 특히 선택가능한 입/출력비트구성을 구비한 반도체기억장치에 관한 것이다.

전형적으로, 반도체기억장치는 입력데이터를 받아 출력데이터를 일련의 비트들, 주로 병렬로서 제공할 수가 있다. 응용처들 또는 수요자들에 따라서는 서로 다른 입/출력(이하, I/O라 한다)비트폭들을 요구할 수가 있다. 즉, 하나의 응용처는 18비트(×18)I/O구성을 원하는 반면, 다른 응용처는 36비트(×36)I/O구성을 원할 수 있다.

규모에 있어서 제조의 이점을 위하여, 많은 경우에 있어서, 동일한 기초반도체기억장치설계를 사용하여 하나의 장치에서 다른 I/O비트구성들을 갖는 장치들을 제작할 수 있다. 이러한 배열이 하나의 I/O비트구성(예를 들면, ×18)을 갖는 하나의 설계를 제작하고 또한 다른 I/O비트구성(예를 들면, ×36)을 갖는 또 다른 설계를 각각 제작하는 것보다 더욱 경제적일 수 있고, 효과적이며 신뢰성이 높을 수 있다.

I/O비트구성들 사이의 선택(또는 절환)을 위한 종래의 한 접근방식에서는 다른 배선설계들을 포함하고 있다. 하나의 예로서, 일본특허공개공보 평8-315578호는 복수의 메모리블럭들로 구성된 메모리셀어레이와, 이러한 복수의 비트구조들로부터 특정비트구조를 선택하기 위한 I/O선택부, 및 이 I/O선택부로부터의 출력신호를 인가받고 복수의 데이터입력들 및 데이터출력들을 절환하기 위한 데이터선택부를 포함하는 반도체기억장치를 개시하고 있다.

상술한 공개공보에서의 도 2는, ×18 및 ×36I/O구조에서 절환되어지는 구성을 보여준다. 이 구성에 있어서, 36개의 데이터버스들이 병렬로 제공된다. 이 36개의 데이터버스들은 ×36I/O구성에 대응할 수 있다. 서로 절환될 수 있는 두 데이터신호선들은 각 데이터버스에 공통연결된다. ×36I/O구성에 있어서, 동일한 데이터버스에 공통연결된 두 신호선들은 하나의 신호선이 하나의 데이터버스에 연결되도록 서로 분리되어져도 좋다. 데이터는 I/O회로들 및 데이터버스들을 통해 입/출력되어진다. 한편, ×18구성에 있어서는, 동일한 데이터버스에 공통연결된 두 데이터신호선들의 어느 하나가 데이터선택부에 의해 선택되어질 수 있다. 결과적으로, 18개의 데이터버스들이 사용된다. 데이터는 데이터I/O회로들 및 18데이터버스들에 의해 입/출력되어 진다.

상술한 바와 같이, 종래의 방식들에 있어서, 데이터버스들은 병렬로 배열될 수 있다. 반도체기억장치의 비트폭들은 계속 커질 수 있기 때문에, 집적회로상에 계속 많아지는 데이터버스들을 실장하기가 어려울 수 있다. 부가하여, 데이터선택부는 다양한 I/O비트구성들(예를 들면, ×36 및 ×18) 사이를 절환할 수 있도록 각 데이터신호선을 위해 메모리셀어레이영역내에 포함될 수 있다. 결론적으로, 이러한 접근방식을 위해서는 복수의 회로소자들이 증가하게된다. 증가된 회로소자들은 전체 메모리크기를 증가시키고 설계를 복잡화한다.

종래의 접근방식은 결함을 더 가질 수 있다. 많은 경우에 있어서, I/O비트구성들 사이의 선택은 마스크변경에 의해 수행된다. 이 기술분야에서 잘 알려져 있는 바와 같이, 반도체기억장치는 다양한 층들을 패터닝하기 위한 일련의 마스크들로 제작된다고 할 수 있다. I/O비트구성들 사이의 절환에 대한 종래의 한 방법은 알류미늄배선층과 같은 상호접속층들을 위한 마스크패턴들의 셋트들 사이를 변경함에 의해 수행된다. 이러한 마스크들의 제조는 비쌀 수가 있다. 더욱이, 알류미늄배선층과 같은 층들은 I/O비트구성들 사이의 절환을 수행하기 위하여 제조공정들에서 변경되어져야만 한다. 그러므로, 각 I/O비트구성을 위한 시장요구들이 물품출고 수개월 전에 정확히 평가되어져야만 한다. 이처럼, I/O비트구성들에 대한 종래의 마스킹접근방법은 빠르게 변화하는 각 I/O비트구성을 위한 요구들을 충족시킬 수가 없다.

상술한 관점에 비추어 볼 때, 종래의 방식들처럼 많은 병렬데이터버스들과 회로소자들을 포함하지 않고, 선택가능한 I/O비트구성들을 포함하는 반도체기억장치가 바람직하다.

또한, 종래의 방식들보다 더욱 빠르게 하나의 특정 I/O비트구성으로 절환될 수 있는 선택가능한 I/O구성들을 구비한 기억장치가 바람직하다.

도 1은 본 발명의 제1실시예에 따른 반도체기억장치의 블록구성도이다.

도 2는 본 발명의 제2실시예에 따른 반도체기억장치의 블록구성도이다.

도 3은 본 발명의 일실시예에 따른 퓨즈배열의 구성도이다.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 퓨즈배열의 구성도이다.

도 5는 본 발명의 실시예에 따른 반도체기억장치의 배치를 보여주는 도면이다.

*도면의 주요부분에 대한 부호의 설명

10, 12, 48, 49....메모리셀어레이

14, 16, 18...NAND회로 20, 22...인버터

24...I/O선택핀 26...시험모드핀

40, 42...I/O배열회로행 44, 46...버스영역

50, 52...데이터버스 54, 56...퓨즈

DB1-DB18...데이터버스 T1-T18...전송게이트

F1-F18...퓨즈

D(L)1-D(L)18, D(R)1-D(R)18...열디코더

SA(L)1-SA(L)18, SA(R)1-SA(R)18...감지증폭기

I/O(L)1-I/O(L)18, I/O(R)1-I/O(R)18...입/출력회로

본 발명에 따르면, 적어도 두 입/출력(I/O)비트구성들 중 하나를 선택가능한 반도체기억장치는 병렬로 배열되는 복수의 데이터버스들을 포함한다. 각 데이터버스는 불접속회로(disconnecting circuit)에 의해 적어도 두 부분으로 분리되어 진다. 하나의 I/0비트구성에 있어서는, 데이터버스들이 불접속회로들에 의해 분리되어져 있다. 다른 I/O비트구성에 있어서는, 데이터버스부들이 불접속회로들에 의해 결합되어져 있다.

본 발명의 한 관점에 따르면, 불접속회로는 트랜지스터, 자세하게는 절연게이트전계효과트랜지스터, 더욱 자세하게는 n-채널절연게이트전계효과트랜지스터를 포함해도 좋다.

본 발명의 한 관점에 따르면, 불접속회로는 퓨즈, 자세하게는 금속퓨즈, 더욱자세하게는 알류미늄을 포함하는 퓨즈를 포함해도 좋다. 퓨즈는 배선층으로부터 형성되고 다른 배선들 보다 선 두께가 얇은 것이 좋다. 이러한 퓨즈는 절연층내의 윈도우아래에 형성되고 레이저방사에 의해 끊어질 수 있다. 부가하여, 또는 선택적으로, 퓨즈는 절연층 아래에 형성되고 절연층을 관통하는 홀들에 의해 배선층에 연결되어져도 좋다. 이러한 퓨즈는 배선층에 의해 퓨즈를 통해 흐르는 전류에 의해 끊어짐이 가능하다. 데이터버스들의 퓨즈들은 하나의 방향으로 서로 정렬되어져도 좋고 하나의 방향에 대하여 서로 빗겨져도 좋다.

본 발명의 다른 관점에 따르면, 데이터버스들은 제1부분과 제2부분으로 분리 가능하게 되어도 좋다. 반도체기억장치는 데이터버스들을 억세스하기 위한 I/O회로들을 더 포함해도 좋다. I/O회로들은 데이터버스들의 제1부분에 결합된 제1I/O회로들과 데이터버스들의 제2부분에 결합된 제2I/O회로들을 포함해도 좋다. 하나의 I/O비트구성(예를 들면, ×36)에 있어서, I/O회로들 모두가 활성화 되어져도 좋다. 다른 I/O비트구성(예를 들면, ×18)에 있어서는, 제1I/O회로들 모두보다 적게 그리고 제2I/O회로들 모두 보다 적게 활성화된다.

실시예들의 다른 관점에 따르면, 반도체기억장치는 제1 및 제2메모리셀어레이들을 포함해도 좋다. N개의 감지증폭기들이 제1메모리셀어레이에 연결되고 N개의 감지증폭기들이 제2메모리셀어레이에 연결되어져도 좋다. N개의 I/O회로들이 제1메모리셀어레이에 연결된 N개의 감지증폭기들에 대응하여도 좋고, N개의 I/O회로들이 제2메모리셀어레이에 연결된 N개의 감지증폭기들에 대응하여도 좋다.

이하에서, 첨부한 도면들을 참조하여 본 발명의 다양한 실시예들을 상세히 기술한다.

도 1을 참조하면, 제1실시예에 따른 반도체기억장치가 블록도의 형태로 개시되어 있다. 도 1의 특정예는 ×36입/출력(I/O)구성과 ×18I/O구성 사이에서 절환되는 반도체기억장치를 보여주고 있다. 그러나, 여기서 개시된 기술은 I/O구성의 다른 형태들 사이의 절환에도 응용될 수 있음을 이해할 수 있을 것이다.

제1실시예에 따른 반도체기억장치는 복수의 메모리셀어레이들을 포함할 수 있다. 도 1에 있어서, 두 개의 메모리셀어레이들이 번호 10 및 12로 각각 도시되어 있다. 도 1의 예에 있어서, 18열디코더들이 각 메모리셀어레이(10 및 12)에 연결된다. 특히, 열디코더들{D(L)1 내지 D(L)18}은 메모리셀어레이(10)에 연결되어 있는 한편, 열디코더들{D(R)1 내지 D(R)18}은 메모리셀어레이(12)에 연결되어 있다. 메모리셀어레이들(10 및 12)로부터의 비트선쌍은 대응하는 열디코더들{D(L)1-18 및 D(R)1-18}에 연결되어져도 좋다. 하위어드레스에 따라서, 각 열디코더{D(L)1-18, 및 D(R)1-18}는 선택된 비트선을 대응하는 감지증폭기{SA(L)1-18, 및 SA(R)1-18}에 연결한다.

제1실시예는 병렬로 배열된 18개의 데이터버스들(DB1 내지 DB18)을 또한 포함하고 있다. 특정배열에 있어서, 데이터버스들(DB1 내지 DB18)은 기본적으로 서로 평행하게 반도체기판 위로 뻗어도 좋다.

전송게이트들(T1 내지 T18)은 각각 데이터버스들(DB1 내지 DB18)안에 놓여진다. 전송게이트들(T1 내지 T18)은 데이터버스의 한 부분(예를 들면, 좌측부분)을 동일한 데이터버스의 다른 부분(예를 들면, 우측부분)으로부터 도통되지 않도록 하는 불통수단으로서 기능한다. 하나의 배열에 있어서, 전송게이트들(T1 내지 T18)은 각 데이터버스들(DB1 내지 DB18)의 중심위치에 배치되어져도 좋다.

만약 데이터버스들(DB1 내지 DB18)이 도 1에서 처럼 좌측부분과 우측부분을 갖는 것으로 개념화 된다면, 감지증폭기들{SA(L)1-18} 및 입/출력회로들{I/O(L)1-18}은 각각 데이터신호선들{DS(L)1-18}에 의해 데이터버스들(DB1 내지 DB18)의 좌측부분들에 연결될 수 있다. 유사하게, 감지증폭기들{SA(R)1-18} 및 입/출력회로들{I/O(R)1-18}은 각각 데이터신호선들{DS(R)1-18}에 의해 데이터버스들(DB1 내지 DB18)의 우측부분들에 연결될 수 있다.

감지증폭기들{SA(L)1-18 및 SA(R)1-18}은 제어신호들에따라 활성화 및 비활성화되어 진다. 도 1의 배열에 있어서, 메모리셀어레이(10)에 대응하는 감지증폭기들{SA(L)1-18}은 NAND회로(14)로부터 발생된 신호에 의해 제어될 수 있다. 유사하게, 메모리셀어레이(12)에 대응하는 감지증폭기들{SA(R)1-18}은 NAND회로(16)로부터 발생된 신호에 의해 제어될 수 있다.

상기에서 알 수 있는 바와 같이, 제1실시예는 ×36 및 ×18구성 사이를 선택할 수 있다. 다양한 입/출력회로들{I/O(L)1-18 및 I/O(R)1-18}이 특정의 I/O비트구성에 따라서 활성화 또는 비활성화 되어진다. 도 1의 특정예에 있어서, 점선으로 도시된 입/출력회로들{즉, I/O(L)2, I/O(L)4,..., I/O(L)18, 및 I/O(R)1, I/O(R)3,..., I/O(R)17}은 두 구성들(×36 및 ×18) 모두에 있어서 활성화된다. 그러나, 실선으로 도시된 입/출력회로들{즉, I/O(L)1, I/O(L)3,..., I/O(L)17, 및 I/O(R)2, I/O(R)4,..., I/O(R)18}은 하나의 구성(×36)에서 활성화되고, 다른 구성(×18)에서는 비활성화 된다. 또한, 도 1에 도시한 바와 같이, 입/출력회로들{I/O(L)1-18 및 I/O(R)1-18}은 시험모드핀(26)에서의 값 및 NAND회로(18)의 출력에 따라서 활성화 및 비활성화된다. 입/출력회로들{I/O(L)1-18 및 I/O(R)1-18}의 활성화 및 비활성화에 대해서는 추후에 상세히 설명한다.

제1실시예에 있어서 다양한 제어신호들의 생성을 상세히 설명한다. 상술한 바와 같이, NAND회로들(14, 16)의 출력들은 감지증폭기들{SA(L)1-18 및 SA(R)1-18}을 활성화 및 비활성화한다. 도 1에 있어서, NAND회로들(14, 16)의 입력은 인버터(22)를 경유하여 I/O선택핀(24)에 연결된다. 부가하여, NAND회로(14)는 최상위번지에 대응하는 입력을 인가 받는 한편, NAND회로(16)는 인버터(20)를 경유한 동일입력을 인가 받는다.

도 1에 도시된 바와 같이, 인버터(22)의 출력(즉, 반전된 선택입력값)은 전송게이트들(T1 내지 T18)에 공급된다. 도시된 배열에 있어서, 전송게이트들(T1 내지 T18)은 인버터(22)의 출력에 공통연결된 게이트들을 갖는 n-채널절연게이트전계효과트랜지스터들을 포함해도 좋다.

선택된 입/출력회로들{I/O(L)1-17 및 I/O(R)2-18}을 활성화 및 비활성화 하기 위한 NAND회로(18)는 시험모드핀(26)에서의 값을 인가받는 일측입력단과 인버터(22)의 출력(반전된 선택입력값)을 인가받는 타측입력단을 구비하고 있다. 이러한 배열에 있어서, 시험모드핀(26)은 웨이퍼시험 동안 하이레벨 또는 로우레벨에서 구동된다. 이러한 웨이퍼시험은 이하에서 더욱 구체적으로 설명된다. 한 배열에 있어서, 웨이퍼시험에 이어, 시험모드핀(26)은 하이레벨로 고정될 수 있다.

이하, 도 1의 실시예에 따른 ×18구성 및 ×36구성의 선택방법을 설명한다.

×18배열에 있어서, I/O선택핀(24)은 로우레벨이다. 결과적으로, 인버터(22)의 출력은 하이레벨로 된다. 최상위번지가 하이일 때, NAND회로(14)의 출력은 로우레벨에 있고, 한편 NAND회로(16)의 출력은 하이레벨에 있게된다. 물론, 최상위번지가 로우일 때, NAND회로(14)의 출력은 하이레벨에 있고, 한편 NAND회로(16)의 출력은 로우레벨에 있게된다. 이와같이, ×18구성에 있어서, 메모리셀어레이(10) 또는 메모리셀어레이(12)에 대응하는 감지증폭기들{SA(L)1-18 또는 SA(R)1-18}은 최상위번지에 따라 활성화 및 비활성화된다.

또한, ×18구성에 있어서, 하이레벨인 인버터(22)의 출력과함께 전송게이트들(T1 내지 T18)은 턴온되고, 데이터버스들의 좌측부분들(DB1 내지 DB18)을 우측부분들에 연결한다.

부가하여, 상기에서 알 수 있는 바와 같이, 시험모드핀(26)은 하이레벨에 고정되어 있다. 둘다 하이레벨인 시험모드핀(26)과 인버터(22)의 출력과 함께, NAND회로(18)의 출력은 로우로된다. 결과적으로, 실선으로 도시된 입/출력회로들{I/O(L)1, 3, 5, 7, 9, 11, 13, 15, 17 및 I/O(R)2, 4, 6, 8, 10, 12, 14, 16, 18}은 비활성화된다. 반대로, 시험모드핀(26)에 직접 연결된 점선으로 도시된 입/출력회로들{I/O(L)2, 4, 6, 8, 10, 12, 14, 16, 18 및 I/O(R)1, 3, 5, 7, 9, 11, 13, 15, 17}은 활성화된다. 이처럼, 도 1의 실시예에 있어서, 18개의 입/출력회로들이 활성화된다. 즉, 메모리셀(10)에 대응하는 18개의 I/O회로들 중 9개 및 메모리셀어레이(12)에 대응하는 18개의 I/O회로들 중 9개가 활성화된다. 18개의 활성화된 I/O회로들 각각이 다른 데이터버스(DB1 내지 DB18)에 접속되기 때문에, 데이터는 18개의 활성화된 I/O회로들에 의해 독출 및/또는 기록된다.

이와 같이, ×18구성을 갖는 반도체기억장치가 실현될 수 있다.

×36구성에 있어서는 I/O선택핀(24)이 하이레벨로 된다. 결과적으로, 인버터(22)의 출력은 로우로 된다. 로우레벨인 인버터(22)의 출력과 함께, NAND회로들(14 및 16)의 출력들은 하이로 되고, 메모리셀어레이들(10 및 12)에 대응하는 감지증폭기들{SA(L)1-18 및 SA(R)1-18}을 활성화한다.

또한, ×36구성에 있어서, 로우레벨인 인버터(22)의 출력과함께 전송게이트들(T1 내지 T18)은 턴오프된다. 턴오프된 전송게이트들(T1 내지 T18)때문에, 데이터버스들(DB1 내지 DB18)은 두 부분들로 나누어진다. 한 부분(즉, 좌측부분)은 메모리셀어레이(10)에 대응하는 한편, 다른 부분(즉, 우측부분)은 메모리셀어레이(12)에 대응한다.

하이레벨로 고정된 시험모드핀(26)과 로우레벨인 인버터(22)의 출력과 함께,NAND회로(18)의 출력은 하이로 된다. 결론적으로, 실선 및 점선으로 도시된 두 입/출력회로들{I/O(L)1-18 및 I/O(R)1-18}은 활성화된다.

이처럼, 도 1의 실시예에 있어서, 36개의 모든 입/출력회로들이 활성화 된다. 36개의 활성화된 입/출력회로들 각각이 다른 데이터버스(DB1 내지 DB18)에 접속되기 때문에, 데이터는 36개의 활성화된 입/출력회로들에 의해 독출 및/또는 기록된다.

이와 같이, ×36구성을 갖는 반도체기억장치가 실현될 수 있다.

상술한 바와 같이, 제1실시예에 따른 반도체기억장치는 시험능력을 구비하고 있다. 특히, 반도체기억장치는 웨이퍼시험에 적용되어져도 좋다. 웨이퍼시험에 있어서, ×36구성의 칩의 적절한 기능을 보장하기 위하여 입/출력회로들 모두를 활성화하는 것이 바람직하다. 그러나, 도 1에 도시된 것과 같은 배열에 있어서, 턴온상태의 전송게이트들(T1 내지 T18)에 의해, 두 입/출력회로가 활성화되고 동일한 데이터버스선에 접속되어, 그러한 시험을 방지한다. 예를 들면, 턴온상태의 전송게이트(TG1)에 의해, 입/출력회로들{I/O(L)1 및 I/O(R)1}이 둘다 데이터버스(DB1)에 접속된다. 제1실시예는 다른 입/출력회로들의 세트들을 활성화하기 위하여 시험모드핀(26)의 레벨을 다양화할 수 있고, 따라서 웨이퍼시험을 가능하게 한다.

이하에서는 이러한 웨이퍼시험의 예를 설명한다.

웨이퍼시험에 있어서, I/O선택핀(24)은 로우레벨로 고정된다. 결과로서, 인버터(22)의 출력은 하이레벨로 된다. 인버터(22)의 출력이 하이레벨로 됨에따라, 전송게이트들(T1 내지 T18)이 턴온된다. 그 때 시험모드핀(26)은 하이레벨로 절환된다. 인버터(22)의 출력 및 시험모드핀(26)이 모두 하이레벨로 됨에따라, 점선으로 표시된 입/출력회로들{I/O(L)2, 4, 6, 8, 10, 12, 14, 16, 18 및 I/O(R)1, 3, ... 17}이 활성화 되는 한편, 실선으로 표시된 입/출력회로들{I/O(L)1, 3, ...17 및 I/O(R)2, 4, ...18}은 비활성화된다. 이러한 구성에 있어서, 점선으로 표시된 입/출력회로들은 하나의 데이터버스를 통해 단일 감지증폭기에 접속된다. 이것은 이러한 입/출력회로들을 통해 데이터를 입력 및 출력하도록 시험절차를 허락한다.

다음, 시험모드핀(26)은 로우레벨로 절환된다. 하이레벨인 인버터(22)의 출력과 로우레벨인 시험모드핀(26)과 함께, 점선으로 도시된 입/출력회로들{I/O(L)2, 4, ...18 및 I/O(R)1, 3, ...17}은 비활성화되는 한편, 실선으로 도시된 입/출력회로들{I/O(L)1, 3, ...17 및 I/O(R)2, 4, ...18}은 활성화 된다. 이러한 구성에 있어서, 실선으로 표시된 입/출력회로들은 하나의 데이터버스를 통해 단일 감지증폭기에 접속된다. 이것은 이러한 입/출력회로들을 통해 데이터를 입력 및 출력하도록 시험절차를 허락한다.

상술한 바와 같은 시험모드에 있어서, 모든 감지증폭기들에 접속된 메모리셀어레이는 반도체기억장치가 웨이퍼의 형태로 있는 동안 시험되어진다. 계속해서, 특정 I/O구성(즉, ×36 또는 ×18)의 선택이 조립공정동안 이루어진다. 하나의 실예로서, 조립공정 동안, 시험모드핀(26)이 전력원(VCC)과 같은 하이레벨공급원에 결속될 수 있다. 그 때, I/O선택핀(24)은 ×18구성을 선택하도록 접지와 같은 저전압공급단에 결속될 수 있고, ×36구성을 선택하도록 전력원(VCC)과 같은 고전압단에 결속될 수가 있다.

지금까지 제1실시예를 설명하였으나, 이후에는 도 2를 참조하여 제2실시예를 설명한다. 제2실시예는 제1실시예와 동일한 일반적 구성들의 일부를 포함하고 있다. 회로부분들과 같은 이와 같은 구성들에 대하여는 동일한 참조번호를 부여하였다. 제2실시예에 있어서, 전송게이트들(도 1에 도시된 T1 내지 T18과 같은 것)은 퓨즈들(F1 내지 F18)로 대체되어진다. 이처럼, 전송게이트들을 턴온 및 턴오프하기 위한 제어선은 없어진다. 하나의 특정한 구성퓨즈들(F1 내지 F18)은 알류미늄(Al)퓨즈일 수 있다.

제2실시예에 있어서 다른 I/O비트구성들 사이의 선택은 제1실시예와 유사하다. 그러나, 제1실시예에서의 선택은 전송게이트들(T1 내지 T18)을 턴온 및 턴오프함에 의해 수행되는 반면, 제2실시예에 있어서의 선택은 퓨즈들(F1 내지 F18)을 끊거나 또는 방치함에 의해 수행된다. 특히, ×36구성에 있어서 퓨즈들(F1 내지 F18)은 끊어지는 반면, ×18구성에 있어서는 퓨즈들(F1 내지 F18)은 방치된다.

제2실시예에 따른 반도체기억장치는 제1실시예 보다 더 많은 이점들을 갖고 있다. 첫째로, 제2실시예는 개선된 신호지연을 갖는다. 퓨즈, 특히 알류미늄퓨즈는 기본적으로 전송게이트와 비교하여 정전용량이 없고 적은 저항을 갖는다. 둘째로, 퓨즈는 낮은 전류에서도 전송게이트와 동일한 임무를 수행한다. 셋째로, 퓨즈들은 전송게이트들 보다 노이즈에 덜 민감하다. 넷째로, 큰 정전용량 및 큰 저항을 갖는 데이터버스 내의 전송게이트를 포함시키는 것은 퓨즈, 특히 알류미늄퓨즈를 채용할 때 보다 더 낮은 작동주파수의 결과를 초래한다.

퓨즈는 반도체기억장치의 금속화공정에서 제작된다. 하나의 예시로서, 알류미늄퓨즈는 다른 알류미늄배선이 형성될 때 동시에 형성된다. 알류미늄퓨즈들은 다른 알류미늄배선 보다 더 작은 선폭을 갖는다. 또한, 절연층안의 개구가 이러한 알류미늄퓨즈의 위에 제공되어져도 좋다. 이러한 퓨즈들은 레이져광의 방사에 의해 끊어진다. 이러한 퓨즈배열에 있어서, 퓨즈들은 퓨즈가 끊어질 때 퓨즈물질이 서로 흩어져야하기 때문에, 일정거리로 서로 떨어져 있어야 한다. 결과적으로, 이러한 퓨즈들은 서로 너무 가깝게 배치되지 않아야 한다.

도 2를 참조하면, 퓨즈들(F1 내지 F18)은 병렬로 배열되어져 있는 것으로 되어 있다. 이러한 퓨즈들(F1 내지 F18)이 상술한 바와 같이 형성되어진다면, 이러한 배열은 인접퓨즈들 사이에 특정간격을 요구한다. 결론적으로, 이러한 퓨즈들을 장착하기 위하여 증가된 면적이 요구된다. 이러한 일정간격을 피하기 위하여, 퓨즈들은 데이터버스방향으로 서로 순차적 이동이 되어져도 좋다. 이러한 배열이 도 3에 도시되어 있다.

알류미늄퓨즈와 같은 퓨즈를 형성하는 다른 방법은 다른 배선에 접속되어 있는 퓨즈의 타측단부들을 절연막안의 홀들에 의해 절연막 아래에 묻는 것을 포함할 수 있다. 퓨즈는 퓨즈를 통해 흐르는 전류에 의해 끊어진다. 이러한 종류의 퓨즈는 끊음과정에서 퓨즈물질을 흩어지도록 하지 않아도 되는 이점이 있다. 결론적으로, 이러한 퓨즈들은 앞서 설명한 것들 보다 더 작은 간격으로 할 수가 있다.

이 두 형태의 퓨즈들 또는 다른 형태의 퓨즈들도 어떤 이유로 실패될 수가 있다. 실패된 퓨즈에 있어서는 끊음과정 후에도 도전물질이 남는다. 실패된 퓨즈들은 따라서 반도체기억장치에 있어서 부적절한 작동을 초래할 수 있다. 이러한 잠정실패가능성을 처리하기 위하여, 반도체기억장치는 직렬로 구성된 다중퓨즈들을 구비해도 좋다. 이러한 배열이 도 4a 및 도 4b에 도시되어 있다.

도 4a는 퓨즈들이 나란하게 배열된 도 2에 대응한다. 도 4b는 퓨즈들이 데이터버스방향으로 순차적이동된 도 3에 대응한다. 이러한 배열들에 있어서 만약 두 퓨즈들 중의 어느 하나가 원래 대로 남는다면, 성공된 다른 하나로 소망의 기능을 달성하는데 충분해진다. 이것은 퓨즈를 끊는데 있어서 실패확률을 줄이게 한다.

지금까지 퓨즈를 포함하는 다양한 실시예를 설명하였다. 이하에서는 이러한 구성들에 따른 웨이퍼시험의 일예를 설명한다.

도 2로 되돌아가서, 웨이퍼시험동작에 있어서, 퓨즈들(F1 내지 F18)이 원래상태에 있는 동안 I/O선택핀(24)은 로우레벨로 고정된다. 시험모드핀(26)은 하이레벨로 바뀐다. 결과적으로, NAND회로(18)의 출력은 로우로 구동된다. 이러한 구성에 있어서, 점선으로 표시된 입/출력회로들{I/O(L)2, 4, ...18 및 I/O(R)1, 3, ...17}은 활성화되는 한편, 실선으로 도시된 입/출력회로들{I/O(L)1, 3, ...17 및 I/O(R)2, 4, ...18}은 비활성화 된다. 이러한 구성에 있어서, 점선으로 도시된 입/출력회로들은 데이터버스에 의해 단일의 감지증폭기에 접속된다. 이것은 이러한 입/출력회로들을 통해 데이터를 입력 및 출력하도록 시험과정을 허락한다.

이와같이, 웨이퍼시험은 각 입/출력회로의 작동을 시험해도 된다.

I/O비트구성은 제조과정에서가 아니고, 웨이퍼시험에서 선택되어져도 좋다. 도 2에 도시된 바와 같은 반도체기억장치에 있어서, I/O비트구성은 퓨즈들을 조정함에 의해 선택되어질 수 있다. 특히, 만약 ×18구성이 필요하다면, 퓨즈들(F1 내지 F18)은 접속상태로 유지된다. 그리고, 만약 ×36구성이 필요하다면, 퓨즈들(F1 내지 F18)은 끊어진다. 부가하여, I/O선택핀(24)은 구성에 따라서 특별레벨로 고정될 수 있다. 특히, 시험모드핀(26)은 전력원(VCC)과 같은 하이레벨로 고정된다. 부가하여, I/O선택핀(24)은 ×36구성을 위하여는 전력원(VCC)과 같은 하이레벨로 고정되고, ×18구성을 위하여는 접지와 같은 로우레벨로 고정된다.

이제 도 2에 도시된 바와 같은 퓨즈를 포함하는 실시예의 배치구조를 설명한다.

도 5를 참조하면, 반도체기억장치의 칩배치가 도시되어 있다. 도 5는 4메가바이트의 메모리에 대한 예를 보여준다. 도 5에 있어서, I/O회로들은 칩의 맞은편상에 배치된 I/O회로배열들(40 및 42) 안에 배열된다. 각 I/O회로배열(40 및 42)은 18개의 I/O회로들을 포함하고 있다.

또한, 이 배치는 I/O회로배열들(40 및 42)에 각각 대응할 수 있는 버스영역들(44 및 46)을 포함한다. 버스영역(44)은 데이터버스들(50)을 포함하고, 버스영역(46)은 데이터버스들(52)을 포함한다. 도시된 예에 있어서, 데이터버스들(50 및 52) 각각은 평행하게 배열된 9개의 데이터버스들을 포함하고 있다.

또한, 도 5는 퓨즈들(54 및 56)을 도시하고 있다. 퓨즈들(54)은 기본적으로 데이터버스들(50)의 중앙에 위치된다. 마찬가지로, 퓨즈들(56)도 기본적으로 데이터버스들(52)의 중앙에 위치된다. 퓨즈들(54 및 56)은 상기한 바와 같은 알류미늄퓨즈들을 포함해도 좋다.

이 배치는 메모리셀어레이들을 포함하고 있다. 메모리셀어레이들은 도 5에 있어서 48 및 49로 번호가 부여되어 있다. 메모리셀어레이들(48)은 데이터버스들(50)의 대향면상에 위치되는 한편, 메모리셀어레이들(49)은 데이터버스들(52)의 대향면상에 위치되어 있다. 메모리셀어레이들(48 및 49)은 번지들에 따라 선택된다. 인가된 번지에 응답하여, 메모리셀어레이들(48 및 49)은 다양한 I/O회로들에 대응하는 메모리셀들에 억세스를 제공한다.

도 5에 도시된 바와 같은 배열에 있어서, 각 I/O회로배열(40 및 42) 내의 아홉 개의 I/O회로들은 반도체기억장치의 일측면(즉, 좌측)상에 위치되는 한편, 각 I/O회로배열(40 및 42) 내의 다른 아홉 개의 I/O회로들은 반도체기억장치의 다른 측면(예를 들면, 우측)상에 위치된다. ×36구성에 있어서, 모든 I/O회로들은 활성화된다. 그러나, ×18구성에 있어서는 네 개의 I/O회로들만 일측면상에서 활성화 되고, 다른 측면상에서는 다섯 개의 I/O회로들만 활성화된다.

도 5에 도시된 바와 같은 배치는 전체 칩사이즈를 줄일 수 있고, ×36구성을 지원하기 위하여 단지 18개의 데이터버스들만이 필요하다는 것을 쉽게 이해할 수 있을 것이다.

다양한 실시예들에 의해 보여준 바와 같이, 본 발명의 반도체기억장치는 선택할 수 있는 출력들의 최대수 만큼 많은 데이터버스들을 필수적으로 구비할 필요없이 선택가능한 출력들을 제공할 수가 있다. 이와 같이, 데이터버스들을 위해 요구되는 면적을 종래의 접근방식 보다 크게 줄일 수가 있다.

또한, 개시된 실시예들에 있어서, 각 데이터신호선을 위한 데이터선택부가 종래의 경우처럼 포함되지 않는다. 이처럼, 본 발명의 일실시예에 따른 반도체기억장치는 종래의 접근방식 보다도 적은 수의 회로소자들을 구비한다.

다양한 예들에 있어서, 알류미늄퓨즈들이 가능한 퓨즈들로 설명되었지만, 본 발명은 이러한 퓨즈들에만 한정되지 않는다는 것을 충분히 이해할 수 있을 것이다. 몇가지의 예시로서, 퓨즈물질들은 동, 은, 금, 텅스텐, 티타늄등을 포함해도 좋다. 저저항을 갖는 물질이 바람직하다.

이상에서, 다양한 특정의 실시예들만을 설명하였지만, 본 발명은 본 발명의 범위와 정신을 벗어나지 아니하는 범위내에서 다양한 변경 및 대체가 가능하다. 따라서, 본 발명은 첨부된 청구범위에 의해 한정되지는 않는다.

Claims

적어도 제1입/출력구성 및 제2입/출력구성 사이를 선택할 수 있는 반도체기억장치에 있어서,

기판상에 형성된 복수의 데이터버스들;

상기 각 데이터버스내에 위치하며, 제2입/출력구성에서는 상기 데이터버스를 적어도 두 부분으로 분할하고 제1입/출력구성에서는 데이타버스의 도통부를 형성하는 전송게이트를 포함하는 불접속장치(disconnection device);

상기 데이타버스의 부분들 중의 하나에 결합된 제1입/출력회로; 및

상기 데이타버스의 부분들 중의 다른 하나에 결합된 제2입/출력회로를 포함하는 반도체기억장치.
삭제
제1항에 있어서, 상기 전송게이트는 상기 데이터버스의 일부로서 소스-드레인통로를 갖는 전계효과트랜지스터로 이루어져 있는 것을 특징으로 하는 반도체기억장치.
삭제
적어도 두 형태의 입/출력구성들 사이를 선택할 수 있는 반도체기억장치에 있어서,

제1메모리셀어레이;

제2메모리셀어레이;

N이 2보다 같거나 큰 정수이고, 상기 제1메모리셀어레이에 결합된 N개의 제1감지증폭기들과 상기 제2메모리셀어레이에 결합된 N개의 제2감지증폭기들을 갖는 복수의 감지증폭기들;

상기 제1감지증폭기들에 대응하는 N개의 제1입/출력회로들과, 상기 제2감지증폭기들에 대응하는 N개의 제2입/출력회로들을 갖는 복수의 입/출력회로들;

상기 감지증폭기들 및 입/출력회로들 사이의 반도체기판상에 형성되고, 각 데이터버스는 상기 데이터버스를 제1상태에서는 적어도 제1부분 및 제2부분으로 분리할 수 있고 제2상태에서는 상기 제1부분과 제2부분을 연결하는 불접속회로를 구비하고, 상기 데이터버스들의 제1부분들은 상기 제1감지증폭기들에 결합되며 제2부분들은 상기 제2감지증폭기들에 결합되고, 특정의 입/출력구성에 따라서 상기 불접속회로들에의해 상기 데이터버스들이 분리되거나 적어도 데이타버스의 제1부분들과 제2부분들이 연결되는 N개의 데이터버스들; 및

테스트모드에서 제1입/출력회로들의 모두 보다 적은 제1입/출력회로들 및 제2입/출력회로들의 모두 보다 적은 제2입/출력회로들을 활성화시키는 입/출력활성회로를 포함하는 반도체기억장치.
제5항에 있어서, 상기 불접속회로는 전송게이트를 포함하는 것을 특징으로 하는 반도체기억장치.
제5항에 있어서, 상기 불접속회로는 적어도 하나의 금속으로 형성된 퓨즈를포함하는 것을 특징으로 하는 반도체기억장치.
제7항에 있어서, 상기 퓨즈는 인접한 부분들 보다 선폭이 더 좁은 금속배선층의 일부를 포함하고, 절연층내의 개구 아래에 형성되어 레이저방사에 의해 끊어짐이 가능한 것을 특징으로 하는 반도체기억장치.
제7항에 있어서, 상기 퓨즈는 절연막 아래에 형성되고, 절연막에 형성된 개구를 통해 배선층과 연결된 대향단부들을 포함하며, 상기 퓨즈는 배선층으로부터 공급되는 전류에 의해 끊어짐이 가능한 것을 특징으로 하는 반도체기억장치.
삭제
제5항에 있어서, 각 불접속회로는 직렬로 배열된 복수의 퓨즈들을 포함하는 것을 특징으로 하는 반도체기억장치.
제5항에 있어서, 상기 불접속회로들은 기본적으로 상기 데이터버스들의 방향에 수직한 방향으로 정렬되어져 있는 것을 특징으로 하는 반도체기억장치.
제5항에 있어서, 상기 불접속회로들은 상기 데이터버스들의 방향에 대하여 비스듬한 배열을 갖는 것을 특징으로 하는 반도체기억장치.
제5항에 있어서, 상기 특정의 입/출력구성들은 제1입/출력구성 및 제2입/출력구성을 포함하고, 상기 불접속회로들은 제2입/출력구성에서는 상기 데이타버스들의 최소한 제1부분들과 제2부분들을 연결하고 제1입/출력구성에서는 상기 데이터버스들을 분리하는 것을 특징으로 하는 반도체기억장치.
제14항에 있어서, 상기 제1입/출력구성은 작동에 있어서 36개의 메모리셀들(x36)에 억세스를 제공하고, 상기 제2입/출력구성은 작동에 있어서 18개의 메모리셀(x18)들에 억세스를 제공하는 것을 특징으로 하는 반도체기억장치.
반도체장치에 있어서,

각각이 특정의 입/출력구성에 따라서 불접속장치에 의해 제1부분 및 제2부분으로 분리가능한 복수의 데이터버스들;

상기 데이터버스들의 제1부분들에 결합된 제1입/출력회로들 및 상기 데이터버스들의 제2부분들에 결합된 제2입/출력회로들을 구비하는 복수의 입/출력회로들; 및

제1입/출력구성에서는 제1 및 제2입/출력회로들의 모두를 활성화하며, 제2입/출력구성에서는 제1입/출력회로들의 모두 보다 적은 제1입/출력회로들 및 제2입/출력회로들의 모두 보다 적은 제2입/출력회로들을 활성화시키는 입/출력제어회로를 포함하는 반도체장치.
제16항에 있어서, 상기 제1입/출력구성은 X개의 메모리셀들에 억세스를 공급하고, 상기 제2입/출력구성은 X/2개의 메모리셀들에 억세스를 공급하며, 여기서 X는 2보다 큰 정수인 반도체장치.
제16항에 있어서, 상기 데이터버스들은 트랜지스터들 및 퓨즈들로 구성된 군으로부터 선택된 회로소자들을 구비하는 분리회로에 의해 분리가능한 것을 특징으로 하는 반도체장치.
제16항에 있어서, 상기 데이터버스들의 제1부분들에 결합된 제1감지증폭기들 및 상기 데이터버스들의 제2부분들에 결합된 제2감지증폭기들을 구비하는 복수의 감지증폭기들을 더 포함하는 반도체장치.
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