JP3233998B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トを有するメモリセルアレイを用いた不揮発性半導体記
憶装置に係わり、特に浮遊ゲートを分割構造にした不揮
発性半導体記憶装置に関する。
トを有するメモリセルアレイを用いた不揮発性半導体記
憶装置に係わり、特に浮遊ゲートを分割構造にした不揮
発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置として
は、電気的書替え可能なＥＥＰＲＯＭが注目されてい
る。トンネル電流を利用して浮遊ゲートと基板間電荷の
授受を行うＥＥＰＲＯＭのメモリセルには、チャネル領
域上全面にトンネル電流が流れ得る薄いゲート絶縁膜を
形成して浮遊ゲートを設けたＦＥＴＭＯＳ型と、特定の
書き替え領域にのみトンネル電流が流れ得る薄いゲート
絶縁膜を形成したＦＬＯＴＯＸ型とがある。
は、電気的書替え可能なＥＥＰＲＯＭが注目されてい
る。トンネル電流を利用して浮遊ゲートと基板間電荷の
授受を行うＥＥＰＲＯＭのメモリセルには、チャネル領
域上全面にトンネル電流が流れ得る薄いゲート絶縁膜を
形成して浮遊ゲートを設けたＦＥＴＭＯＳ型と、特定の
書き替え領域にのみトンネル電流が流れ得る薄いゲート
絶縁膜を形成したＦＬＯＴＯＸ型とがある。
【０００３】図１１図（ａ）（ｂ）は、それぞれ従来の
ＦＥＴＭＯＳ型メモリセルのセル部分の上面図及び断面
図である。Ｓｉ基板１上に素子分離絶縁膜２が形成さ
れ、この素子分離絶縁膜２で囲まれた領域に第１ゲート
絶縁膜３を介して第１層多結晶シリコンからなる浮遊ゲ
ート４が形成されている。浮遊ゲート４は、一部素子分
離絶縁膜２上に延在するようにパターン形成されてい
る。浮遊ゲート４上には、さらに第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜からなる制御ゲート６が
積層形成されている。メモリセルをビット線に接続する
ための選択ゲート７は、例えば浮遊ゲート４と制御ゲー
ト６の形成工程で同時に形成される。制御ゲート６及び
選択ゲート７をマスクとして不純物がイオン注入されて
ソース，ドレインとなるｎ+ 型層８が形成されている。
ＦＥＴＭＯＳ型メモリセルのセル部分の上面図及び断面
図である。Ｓｉ基板１上に素子分離絶縁膜２が形成さ
れ、この素子分離絶縁膜２で囲まれた領域に第１ゲート
絶縁膜３を介して第１層多結晶シリコンからなる浮遊ゲ
ート４が形成されている。浮遊ゲート４は、一部素子分
離絶縁膜２上に延在するようにパターン形成されてい
る。浮遊ゲート４上には、さらに第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜からなる制御ゲート６が
積層形成されている。メモリセルをビット線に接続する
ための選択ゲート７は、例えば浮遊ゲート４と制御ゲー
ト６の形成工程で同時に形成される。制御ゲート６及び
選択ゲート７をマスクとして不純物がイオン注入されて
ソース，ドレインとなるｎ+ 型層８が形成されている。
【０００４】このメモリセルは、浮遊ゲート４の電子の
帯電状態に応じて異なるしきい値を“０”，“１”に対
応させることにより、情報を不揮発に記憶する。浮遊ゲ
ート４に電子を注入するには、制御ゲート６に２０Ｖ程
度の高電圧を印加し、ドレインを０Ｖとして基板からの
Ｆ−Ｎトンネリングを利用する。これにより、メモリセ
ルのしきい値は正方向に移動する。浮遊ゲート４の電子
を基板に放出させるには、制御ゲートを０Ｖとし、ドレ
インに２０Ｖ程度の高電圧を印加して、やはりＦ−Ｎト
ンネリングを生じさせる。これらの動作の一方がデータ
書き込みに、他方がデータ消去に用いられる。
帯電状態に応じて異なるしきい値を“０”，“１”に対
応させることにより、情報を不揮発に記憶する。浮遊ゲ
ート４に電子を注入するには、制御ゲート６に２０Ｖ程
度の高電圧を印加し、ドレインを０Ｖとして基板からの
Ｆ−Ｎトンネリングを利用する。これにより、メモリセ
ルのしきい値は正方向に移動する。浮遊ゲート４の電子
を基板に放出させるには、制御ゲートを０Ｖとし、ドレ
インに２０Ｖ程度の高電圧を印加して、やはりＦ−Ｎト
ンネリングを生じさせる。これらの動作の一方がデータ
書き込みに、他方がデータ消去に用いられる。
【０００５】実際のパターン上では、メモリセルの集積
密度を高めるため、二つのメモリセルのドレインを共通
にしてここに列線がコンタクトするようにしてメモリセ
ル占有面積を小さくしている。しかしこれでも、二つの
共通ドレイン毎に列線とのコンタクト部を必要とし、こ
のコンタクト部がセル占有面積の大きい部分を占めてい
る。
密度を高めるため、二つのメモリセルのドレインを共通
にしてここに列線がコンタクトするようにしてメモリセ
ル占有面積を小さくしている。しかしこれでも、二つの
共通ドレイン毎に列線とのコンタクト部を必要とし、こ
のコンタクト部がセル占有面積の大きい部分を占めてい
る。
【０００６】これに対して最近、メモリセルを複数個直
列接続してＮＡＮＤセルを構成し、コンタクト部を大幅
に減らすことを可能としたＥＥＰＲＯＭが提案されてい
る。このＮＡＮＤセルでは、一括して浮遊ゲートに電子
を注入する全面消去（一括消去）を行った後、選択され
たメモリセルの浮遊ゲートの電子を放出させる書込みを
行う。全面消去時には制御ゲートを“Ｈ”レベルとし、
ドレインは“Ｌ”レベルとする。選択書込み時には、ソ
ース側のメモリセルから順にドレイン側のメモリセルへ
と書込んでいく。この場合、選択されたメモリセルとド
レインが“Ｈ”レベル，制御ゲートが“Ｌ”レベルとさ
れ、これにより浮遊ゲートから電子が基板に放出され
る。なお、選択されたメモリセルよりもドレイン側にあ
る非選択メモリセルでは、ドレインに印加された書込み
用の高電位が選択されたメモリセルまで伝達されるよう
に、制御ゲートにはドレインと同程度の“Ｈ”レベルが
印加される。
列接続してＮＡＮＤセルを構成し、コンタクト部を大幅
に減らすことを可能としたＥＥＰＲＯＭが提案されてい
る。このＮＡＮＤセルでは、一括して浮遊ゲートに電子
を注入する全面消去（一括消去）を行った後、選択され
たメモリセルの浮遊ゲートの電子を放出させる書込みを
行う。全面消去時には制御ゲートを“Ｈ”レベルとし、
ドレインは“Ｌ”レベルとする。選択書込み時には、ソ
ース側のメモリセルから順にドレイン側のメモリセルへ
と書込んでいく。この場合、選択されたメモリセルとド
レインが“Ｈ”レベル，制御ゲートが“Ｌ”レベルとさ
れ、これにより浮遊ゲートから電子が基板に放出され
る。なお、選択されたメモリセルよりもドレイン側にあ
る非選択メモリセルでは、ドレインに印加された書込み
用の高電位が選択されたメモリセルまで伝達されるよう
に、制御ゲートにはドレインと同程度の“Ｈ”レベルが
印加される。
【０００７】このＮＡＮＤセルのレイアウトでは、理論
的には直列接続するメモリセル数を増やすことで、コン
タクト部の占有面積を限りなくゼロに近づけることが可
能となり、最小加工寸法で形成される制御ゲートピッチ
と、ビット線ピッチにより、メモリセルの最小寸法は決
定される。即ち、制御ゲートピッチをＬC ，ビット線ピ
ッチをＬB とすれば、１ビット当りの占有面積の最小値
は、 ＬC ×ＬB となる。しかしながら、ＬC ，ＬB の微細化には自ずか
ら限界があり、従来のメモリセル構造ではメモリ容量の
増大に限界が来つつあるという問題があった。
的には直列接続するメモリセル数を増やすことで、コン
タクト部の占有面積を限りなくゼロに近づけることが可
能となり、最小加工寸法で形成される制御ゲートピッチ
と、ビット線ピッチにより、メモリセルの最小寸法は決
定される。即ち、制御ゲートピッチをＬC ，ビット線ピ
ッチをＬB とすれば、１ビット当りの占有面積の最小値
は、 ＬC ×ＬB となる。しかしながら、ＬC ，ＬB の微細化には自ずか
ら限界があり、従来のメモリセル構造ではメモリ容量の
増大に限界が来つつあるという問題があった。
【０００８】
【発明が解決しようとする課題】このように従来、浮遊
ゲートと制御ゲートを持つ不揮発性半導体記憶装置にお
いては、制御ゲートピッチとビット線ピッチで規定され
るメモリセルに１ビットの情報しか記憶できないため、
メモリセルの高集積化の限界からメモリ容量のさらなる
増大は困難であるという問題があった。
ゲートと制御ゲートを持つ不揮発性半導体記憶装置にお
いては、制御ゲートピッチとビット線ピッチで規定され
るメモリセルに１ビットの情報しか記憶できないため、
メモリセルの高集積化の限界からメモリ容量のさらなる
増大は困難であるという問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、１つのメモリセルに複
数ビットの情報を記憶させることができ、メモリ容量の
増大及び高集積化をはかり得る不揮発性半導体記憶装置
を提供することにある。
ので、その目的とするところは、１つのメモリセルに複
数ビットの情報を記憶させることができ、メモリ容量の
増大及び高集積化をはかり得る不揮発性半導体記憶装置
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の骨子は、浮遊ゲ
ートを分割構造として１個のメモリセルに複数ビットの
情報を記憶させることにある。
ートを分割構造として１個のメモリセルに複数ビットの
情報を記憶させることにある。
【００１１】即ち本発明は、半導体基板上に浮遊ゲート
及び制御ゲートを積層形成し、浮遊ゲートへの電荷の授
受により書込み・消去を行うメモリセルを備えた不揮発
性半導体記憶装置において、メモリセルの浮遊ゲートを
チャネル長方向に分割したことを特徴とする。
及び制御ゲートを積層形成し、浮遊ゲートへの電荷の授
受により書込み・消去を行うメモリセルを備えた不揮発
性半導体記憶装置において、メモリセルの浮遊ゲートを
チャネル長方向に分割したことを特徴とする。
【００１２】また本発明は、半導体基板上に浮遊ゲート
と制御ゲートが積層形成され、浮遊ゲートと基板間の電
荷の授受により電気的書替えが行われるメモリセルを複
数個直列接続してＮＡＮＤ型のメモリセルユニットを形
成し、このメモリセルユニットをマトリックス配置した
不揮発性半導体記憶装置において、メモリセルの浮遊ゲ
ートをチャネル長方向に分割したことを特徴とする。
と制御ゲートが積層形成され、浮遊ゲートと基板間の電
荷の授受により電気的書替えが行われるメモリセルを複
数個直列接続してＮＡＮＤ型のメモリセルユニットを形
成し、このメモリセルユニットをマトリックス配置した
不揮発性半導体記憶装置において、メモリセルの浮遊ゲ
ートをチャネル長方向に分割したことを特徴とする。
【００１３】ここで、浮遊ゲートの分割数は２個又はそ
れ以上でもよい。分割数により記憶できる情報数が変化
するが、例えば２個に分割した場合は４つ（２ビット）
又は３つの情報を記憶することができる。分割した各浮
遊ゲートの長さは必ずしも同じにする必要はなく、所望
するしきい値に応じて適宜長さを変えるようにしてもよ
い。
れ以上でもよい。分割数により記憶できる情報数が変化
するが、例えば２個に分割した場合は４つ（２ビット）
又は３つの情報を記憶することができる。分割した各浮
遊ゲートの長さは必ずしも同じにする必要はなく、所望
するしきい値に応じて適宜長さを変えるようにしてもよ
い。
【００１４】
【作用】本発明によれば、メモリセルの浮遊ゲートを分
割構造としているので、１個のメモリセルの複数の浮遊
ゲートに独立な書込みを行うことが可能となる。このた
め、最小加工寸法で規定される１つのメモリセル内に多
値の情報を蓄積・読出しすることができる。従って、見
かけ上のメモリセル占有面積を変えることなく、メモリ
容量を２倍若しくはそれ以上に増加させることができ、
大幅な大容量化が可能となる。
割構造としているので、１個のメモリセルの複数の浮遊
ゲートに独立な書込みを行うことが可能となる。このた
め、最小加工寸法で規定される１つのメモリセル内に多
値の情報を蓄積・読出しすることができる。従って、見
かけ上のメモリセル占有面積を変えることなく、メモリ
容量を２倍若しくはそれ以上に増加させることができ、
大幅な大容量化が可能となる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１６】図１は、本発明の第１の実施例に係わるメ
モリセルの概略構成及び電荷蓄積状態を示す図である。
ｐ型Ｓｉ基板１０の表面層に所定距離離間してソース・
ドレイン領域（ｎ+ 型層）１１，１２が形成されてい
る。このソース・ドレイン領域１１，１２間のチャネル
領域上には、第１のゲート絶縁膜１３を介して第１層多
結晶Ｓｉからなる浮遊ゲート１４が形成されている。こ
の浮遊ゲート１４はチャネル長方向に２分割されてい
る。分割された浮遊ゲート１４（１４ａ，１４ｂ）上に
は、第２のゲート絶縁膜１５を介して第２層多結晶Ｓｉ
からなる制御ゲート１６が形成されている。
モリセルの概略構成及び電荷蓄積状態を示す図である。
ｐ型Ｓｉ基板１０の表面層に所定距離離間してソース・
ドレイン領域（ｎ+ 型層）１１，１２が形成されてい
る。このソース・ドレイン領域１１，１２間のチャネル
領域上には、第１のゲート絶縁膜１３を介して第１層多
結晶Ｓｉからなる浮遊ゲート１４が形成されている。こ
の浮遊ゲート１４はチャネル長方向に２分割されてい
る。分割された浮遊ゲート１４（１４ａ，１４ｂ）上に
は、第２のゲート絶縁膜１５を介して第２層多結晶Ｓｉ
からなる制御ゲート１６が形成されている。
【００１７】このように構成された装置において、デー
タ消去を行うには、浮遊ゲート１４の電子を引抜く又は
浮遊ゲート１４に電子を一括注入する。また、紫外線を
照射してもよい。
タ消去を行うには、浮遊ゲート１４の電子を引抜く又は
浮遊ゲート１４に電子を一括注入する。また、紫外線を
照射してもよい。
【００１８】データ書込みを行うには、Ｆ−Ｎトンネリ
ング又はホットエレクトロンによって、ソース側，ドレ
イン側の浮遊ゲート１４ａ，１４ｂに選択的に電子を注
入する。また、全ての浮遊ゲート１４に電子を注入した
後に、ソース側，ドレイン側より選択的に電子を引抜い
てもよい。この書込みにより、図１（ａ）〜（ｄ）に示
すように浮遊ゲート１４の蓄積状態は４つの状態を取り
得る。
ング又はホットエレクトロンによって、ソース側，ドレ
イン側の浮遊ゲート１４ａ，１４ｂに選択的に電子を注
入する。また、全ての浮遊ゲート１４に電子を注入した
後に、ソース側，ドレイン側より選択的に電子を引抜い
てもよい。この書込みにより、図１（ａ）〜（ｄ）に示
すように浮遊ゲート１４の蓄積状態は４つの状態を取り
得る。
【００１９】ここで、（ａ）は浮遊ゲート１４ａ，１４
ｂのいずれも電子を蓄積していない状態、（ｂ）は浮遊
ゲート１４ａのみが電子を蓄積している状態、（ｃ）は
浮遊ゲート１４ｂのみが電子を蓄積している状態、
（ｄ）は浮遊ゲート１４ａ，１４ｂが共に電子を蓄積し
ている状態を示している。
ｂのいずれも電子を蓄積していない状態、（ｂ）は浮遊
ゲート１４ａのみが電子を蓄積している状態、（ｃ）は
浮遊ゲート１４ｂのみが電子を蓄積している状態、
（ｄ）は浮遊ゲート１４ａ，１４ｂが共に電子を蓄積し
ている状態を示している。
【００２０】データ読出しを行うには、図１（ａ）〜
（ｄ）に示す４つの状態に応じて図２（ａ）に示すよう
にメモリセルトランジスタのしきい値電圧がシフトする
ため、これを電流センスすることで４値の読出しが可能
となる。ここで、浮遊ゲート１４ａ，１４ｂの長さは必
ずしも等しくする必要はなく、電流センスのマージンが
最大となるように調整可能である。また、図２（ｂ）に
示すように、図１（ｂ）（ｃ）を１つのモードとして扱
い、３値として動作させてもよい。
（ｄ）に示す４つの状態に応じて図２（ａ）に示すよう
にメモリセルトランジスタのしきい値電圧がシフトする
ため、これを電流センスすることで４値の読出しが可能
となる。ここで、浮遊ゲート１４ａ，１４ｂの長さは必
ずしも等しくする必要はなく、電流センスのマージンが
最大となるように調整可能である。また、図２（ｂ）に
示すように、図１（ｂ）（ｃ）を１つのモードとして扱
い、３値として動作させてもよい。
【００２１】このように本実施例によれば、浮遊ゲート
１４を２つに分割しそれぞれに独立して電荷を注入又は
排出することができるため、浮遊ゲート１４の蓄積状態
に応じてしきい値が４つの状態にシフトする。このた
め、４値のデータを記憶することができる。つまり、１
つのメモリセルで２ビットの情報を記憶することができ
る。従って、メモリセルの占有面積を増大させることな
く、メモリ容量の増大をはかることができる。
１４を２つに分割しそれぞれに独立して電荷を注入又は
排出することができるため、浮遊ゲート１４の蓄積状態
に応じてしきい値が４つの状態にシフトする。このた
め、４値のデータを記憶することができる。つまり、１
つのメモリセルで２ビットの情報を記憶することができ
る。従って、メモリセルの占有面積を増大させることな
く、メモリ容量の増大をはかることができる。
【００２２】図３は、本発明をＮＡＮＤ型ＥＥＰＲＯＭ
に適用した第２の実施例であり、ＥＥＰＲＯＭの一つの
ＮＡＮＤセル部のレイアウトを示している。また、図４
は図３の矢視Ａ−Ａ′断面を示し、図５はＮＡＮＤセル
の等価回路を示している。
に適用した第２の実施例であり、ＥＥＰＲＯＭの一つの
ＮＡＮＤセル部のレイアウトを示している。また、図４
は図３の矢視Ａ−Ａ′断面を示し、図５はＮＡＮＤセル
の等価回路を示している。
【００２３】図３に示すように本実施例では、４個のメ
モリセルＭ１〜Ｍ４と２個の選択トランジスタＳ１，Ｓ
２をそれらのソース，ドレインを直列接続して一つのＮ
ＡＮＤセルを構成している。このようなＮＡＮＤセルが
複数個マトリクス配列されてメモリアレイが構成され
る。ＮＡＮＤセルのドレインは選択トランジスタＳ１を
介してビット線に接続される。ＮＡＮＤセルのソースは
選択トランジスタＳ２を介して接地線に接続される。こ
の実施例では、４個のメモリセルで一つのＮＡＮＤセル
を構成しているが、一般に２n 個のメモリセルで一つの
ＮＡＮＤセルを構成することができる。
モリセルＭ１〜Ｍ４と２個の選択トランジスタＳ１，Ｓ
２をそれらのソース，ドレインを直列接続して一つのＮ
ＡＮＤセルを構成している。このようなＮＡＮＤセルが
複数個マトリクス配列されてメモリアレイが構成され
る。ＮＡＮＤセルのドレインは選択トランジスタＳ１を
介してビット線に接続される。ＮＡＮＤセルのソースは
選択トランジスタＳ２を介して接地線に接続される。こ
の実施例では、４個のメモリセルで一つのＮＡＮＤセル
を構成しているが、一般に２n 個のメモリセルで一つの
ＮＡＮＤセルを構成することができる。
【００２４】この実施例のメモリセル構造は、図４の断
面図に示すように第１の実施例と基本的に同じであり、
Ｓｉ基板３０上に浮遊ゲート３４，制御ゲート３６及び
ソース・ドレイン領域３２を形成してメモリセルＭが構
成される。具体的には、浮遊ゲート３４1a，３４1b，
〜，３４4a，３４4bと制御ゲート３６1 〜３６4 及びソ
ース・ドレイン領域３２を形成して４つのメモリセルＭ
１〜Ｍ４が構成される。そして、メモリセルＭ１〜Ｍ４
のソース・ドレインであるｎ型拡散層３２が隣接するも
の同士共用する形で、メモリセルＭ１〜Ｍ４の４個が直
列に接続されている。
面図に示すように第１の実施例と基本的に同じであり、
Ｓｉ基板３０上に浮遊ゲート３４，制御ゲート３６及び
ソース・ドレイン領域３２を形成してメモリセルＭが構
成される。具体的には、浮遊ゲート３４1a，３４1b，
〜，３４4a，３４4bと制御ゲート３６1 〜３６4 及びソ
ース・ドレイン領域３２を形成して４つのメモリセルＭ
１〜Ｍ４が構成される。そして、メモリセルＭ１〜Ｍ４
のソース・ドレインであるｎ型拡散層３２が隣接するも
の同士共用する形で、メモリセルＭ１〜Ｍ４の４個が直
列に接続されている。
【００２５】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの制御ゲート３６と同時に形成さ
れた選択ゲート３６5 ，３６6 が設けられて選択トラン
ジスタＳ１，Ｓ２が形成されている。素子形成された基
板上はＣＶＤ酸化膜３７で覆われ、この上にビット線３
８が配設されている。ビット線３８はＮＡＮＤセルの一
端のドレイン側拡散層３２にコンタクトさせている。行
方向に並ぶＮＡＮＤセルの制御ゲート３６は共通に制御
ゲート線として配設されている。これらの制御ゲート線
はワード線となる。選択ゲート３６5 ，３６6 もそれぞ
れ行方向に連続的に選択ゲート線として配設されてい
る。
それぞれ、メモリセルの制御ゲート３６と同時に形成さ
れた選択ゲート３６5 ，３６6 が設けられて選択トラン
ジスタＳ１，Ｓ２が形成されている。素子形成された基
板上はＣＶＤ酸化膜３７で覆われ、この上にビット線３
８が配設されている。ビット線３８はＮＡＮＤセルの一
端のドレイン側拡散層３２にコンタクトさせている。行
方向に並ぶＮＡＮＤセルの制御ゲート３６は共通に制御
ゲート線として配設されている。これらの制御ゲート線
はワード線となる。選択ゲート３６5 ，３６6 もそれぞ
れ行方向に連続的に選択ゲート線として配設されてい
る。
【００２６】１つのメモリセル例えばＭ１を例にとれ
ば、浮遊ゲート３４1a，３４1bに独立に書込みを行うこ
とで、４つの状態を記憶することができ、これを電流セ
ンス型アンプ若しくはＡ／Ｄコンバータに接続すること
で、２ビットの読出しが可能となる。
ば、浮遊ゲート３４1a，３４1bに独立に書込みを行うこ
とで、４つの状態を記憶することができ、これを電流セ
ンス型アンプ若しくはＡ／Ｄコンバータに接続すること
で、２ビットの読出しが可能となる。
【００２７】このメモリセルの動作を、図６を用いて詳
しく説明する。図６（ａ）は、制御ゲート３６に垂直な
断面図で１メモリセルを表す。浮遊ゲート３４ａ及び３
４ｂは、図６（ａ）に示すように同じ大きさである必要
はない。まず、一括して浮遊ゲート３４ａ，３４ｂに電
子を注入する全面消去を行った後、例えば浮遊ゲート３
４ａに書込む場合には、ソースを“Ｈ”レベル，制御ゲ
ートを“Ｌ”レベルにすることで、浮遊ゲート３４ａの
電子を基板３０に放出させる。浮遊ゲート３４ｂ側に書
込む場合には、ドレインを“Ｈ”レベル，ソース側を
“Ｌ”レベルにすればよい。この操作により１つのメモ
リセルに４つの状態を記憶させることができる。
しく説明する。図６（ａ）は、制御ゲート３６に垂直な
断面図で１メモリセルを表す。浮遊ゲート３４ａ及び３
４ｂは、図６（ａ）に示すように同じ大きさである必要
はない。まず、一括して浮遊ゲート３４ａ，３４ｂに電
子を注入する全面消去を行った後、例えば浮遊ゲート３
４ａに書込む場合には、ソースを“Ｈ”レベル，制御ゲ
ートを“Ｌ”レベルにすることで、浮遊ゲート３４ａの
電子を基板３０に放出させる。浮遊ゲート３４ｂ側に書
込む場合には、ドレインを“Ｈ”レベル，ソース側を
“Ｌ”レベルにすればよい。この操作により１つのメモ
リセルに４つの状態を記憶させることができる。
【００２８】図６（ｂ）は、図６（ａ）のメモリセルを
示す等価回路図である。図６（ｃ）は、このメモリセル
のＩd −Ｖd 特性を示したものである。このように読出
しにおいては、４つの状態は、ＭＯＳトランジスタのＯ
Ｎ抵抗の形で読出すことが可能であり、これを電流セン
ス形アンプ，Ａ／Ｄコンバータに入力することで２ビッ
トの情報に変換できる。なお、この際、このＭＯＳトラ
ンジスタは、ノーマリ・オン型になるように、Ｖthの初
期値をコントロールしておく必要がある。
示す等価回路図である。図６（ｃ）は、このメモリセル
のＩd −Ｖd 特性を示したものである。このように読出
しにおいては、４つの状態は、ＭＯＳトランジスタのＯ
Ｎ抵抗の形で読出すことが可能であり、これを電流セン
ス形アンプ，Ａ／Ｄコンバータに入力することで２ビッ
トの情報に変換できる。なお、この際、このＭＯＳトラ
ンジスタは、ノーマリ・オン型になるように、Ｖthの初
期値をコントロールしておく必要がある。
【００２９】上記のメモリセルの書込み，読出しは浮遊
ゲート３４，制御ゲート３６，ｎ型拡散層３２及び基板
電位を制御することにより、各々のメモリセル毎に行う
ことができる。このため、１つのＮＡＮＤセルユニット
で８ビットのデータの記憶が可能となる。
ゲート３４，制御ゲート３６，ｎ型拡散層３２及び基板
電位を制御することにより、各々のメモリセル毎に行う
ことができる。このため、１つのＮＡＮＤセルユニット
で８ビットのデータの記憶が可能となる。
【００３０】このように本実施例によれば、ＮＡＮＤセ
ル型の特長である高集積化を実現できるのは勿論のこ
と、浮遊ゲートを分割構造にしているので、１つのメモ
リセルで２ビットのデータを記憶することができ、従来
のＮＡＮＤセルに比して同じ占有面積でありながら２倍
のメモリ容量を実現することができる。
ル型の特長である高集積化を実現できるのは勿論のこ
と、浮遊ゲートを分割構造にしているので、１つのメモ
リセルで２ビットのデータを記憶することができ、従来
のＮＡＮＤセルに比して同じ占有面積でありながら２倍
のメモリ容量を実現することができる。
【００３１】次に、本発明のメモリセルの製造工程を、
図７〜図１０を参照して説明する。図７では、まず
（ａ）に示すようにｐ型シリコン基板（又はｎ型シリコ
ン基板に形成されたｐ型ウェル）５０上に、熱酸化によ
って５〜２０ｎｍの第１ゲート酸化膜５３を形成する。
続いて、全面に例えばシリコン窒化膜を５０〜４００ｎ
ｍを堆積し、ＲＩＥなどによりパターニングし、幅０．
１μｍ程度のフェンス６１を形成する。その後、全面に
浮遊ゲートを形成するための第１層多結晶シリコン膜５
４を５０〜４００ｎｍ堆積する
図７〜図１０を参照して説明する。図７では、まず
（ａ）に示すようにｐ型シリコン基板（又はｎ型シリコ
ン基板に形成されたｐ型ウェル）５０上に、熱酸化によ
って５〜２０ｎｍの第１ゲート酸化膜５３を形成する。
続いて、全面に例えばシリコン窒化膜を５０〜４００ｎ
ｍを堆積し、ＲＩＥなどによりパターニングし、幅０．
１μｍ程度のフェンス６１を形成する。その後、全面に
浮遊ゲートを形成するための第１層多結晶シリコン膜５
４を５０〜４００ｎｍ堆積する
【００３２】次いで、図７（ｂ）に示すように、酸化シ
リコン微粒子研濁液等を用いたポリッシング工程を用い
て、シリコン膜５４を平坦化した後、素子分離領域上で
選択的に多結晶シリコン膜５４をエッチングすることに
より、浮遊ゲートの一方向の分離を行う。これによって
多結晶シリコン膜５４は、フェンス６１により５４ａと
５４ｂに分離される。
リコン微粒子研濁液等を用いたポリッシング工程を用い
て、シリコン膜５４を平坦化した後、素子分離領域上で
選択的に多結晶シリコン膜５４をエッチングすることに
より、浮遊ゲートの一方向の分離を行う。これによって
多結晶シリコン膜５４は、フェンス６１により５４ａと
５４ｂに分離される。
【００３３】次いで、図７（ｃ）に示すように、多結晶
シリコン膜５４上に第２ゲート絶縁膜５５を約１０〜３
０ｎｍ形成した後、制御ゲートとなる第２層多結晶シリ
コン膜５６を約４００ｎｍ程度形成し、その上に例えば
ＳｉＮ膜６２を約１００ｎｍ形成する。その後、選択的
に制御ゲートとなるようにレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにＳｉＮ
膜６２，多結晶シリコン膜５６，第２ゲート絶縁膜５
５，多結晶シリコン膜５４ａ，５４ｂを順次エッチング
する。その後、レジストパターンをＯ2 アッシャーによ
り除去する。
シリコン膜５４上に第２ゲート絶縁膜５５を約１０〜３
０ｎｍ形成した後、制御ゲートとなる第２層多結晶シリ
コン膜５６を約４００ｎｍ程度形成し、その上に例えば
ＳｉＮ膜６２を約１００ｎｍ形成する。その後、選択的
に制御ゲートとなるようにレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにＳｉＮ
膜６２，多結晶シリコン膜５６，第２ゲート絶縁膜５
５，多結晶シリコン膜５４ａ，５４ｂを順次エッチング
する。その後、レジストパターンをＯ2 アッシャーによ
り除去する。
【００３４】次いで、図７（ｄ）に示すように、基板５
０の表面にソース・ドレインとなる拡散層５１をイオン
注入にて形成する。その後、例えば熱酸化法によって、
浮遊ゲート，制御ゲート側壁に１５〜４５ｎｍ程度の絶
縁膜６３を形成する。これ以降は、通常の工程によりビ
ット線及び金属配線の工程を行う。
０の表面にソース・ドレインとなる拡散層５１をイオン
注入にて形成する。その後、例えば熱酸化法によって、
浮遊ゲート，制御ゲート側壁に１５〜４５ｎｍ程度の絶
縁膜６３を形成する。これ以降は、通常の工程によりビ
ット線及び金属配線の工程を行う。
【００３５】浮遊ゲートを分割形成する方法では、フェ
ンスを設けることなく、第８図に示すような工程を用い
てもよい。即ち、図８（ａ）に示すように、第１ゲート
酸化膜５３、浮遊ゲートとなる多結晶シリコン膜５４を
堆積した後、０．１μｍ程度のスペースが形成されるよ
うに、レジスト６４のパターニングを行う。この際、エ
ッジ利用型位相シフトマスクと、ネガレジストを用いて
もよい。
ンスを設けることなく、第８図に示すような工程を用い
てもよい。即ち、図８（ａ）に示すように、第１ゲート
酸化膜５３、浮遊ゲートとなる多結晶シリコン膜５４を
堆積した後、０．１μｍ程度のスペースが形成されるよ
うに、レジスト６４のパターニングを行う。この際、エ
ッジ利用型位相シフトマスクと、ネガレジストを用いて
もよい。
【００３６】次いで、図８（ｂ）に示すように、レジス
トパターン６４をマスクに第１のエッチングを行う。次
いで、図８（ｃ）に示すように、多結晶シリコン膜５４
を酸化し溝を埋めたところで、制御ゲートとなる多結晶
シリコン膜５６を堆積する。続いて、図７と同じ工程
で、制御ゲート及び浮遊ゲートの加工を行う。
トパターン６４をマスクに第１のエッチングを行う。次
いで、図８（ｃ）に示すように、多結晶シリコン膜５４
を酸化し溝を埋めたところで、制御ゲートとなる多結晶
シリコン膜５６を堆積する。続いて、図７と同じ工程
で、制御ゲート及び浮遊ゲートの加工を行う。
【００３７】また、浮遊ゲートの分割数は２分割に限る
ものではなくらず、それ以上でもよい。浮遊ゲートを３
分割した例を図９に、浮遊ゲートを４分割した例を図１
０に示す。
ものではなくらず、それ以上でもよい。浮遊ゲートを３
分割した例を図９に、浮遊ゲートを４分割した例を図１
０に示す。
【００３８】３分割の場合、まず図９（ａ）に示すよう
に、Ｓｉ基板５０上に、第１ゲート酸化膜５３，多結晶
シリコン膜５４を形成した後、レジストパターン６５を
形成する。次いで、図９（ｂ）に示すように、レジスト
パターン６５によって多結晶シリコン膜５４を加工し、
酸化等によって絶縁膜６６を形成した後に、さらに多結
晶シリコン膜５４′を、多結晶シリコン膜５４と同じ厚
さだけ堆積する。
に、Ｓｉ基板５０上に、第１ゲート酸化膜５３，多結晶
シリコン膜５４を形成した後、レジストパターン６５を
形成する。次いで、図９（ｂ）に示すように、レジスト
パターン６５によって多結晶シリコン膜５４を加工し、
酸化等によって絶縁膜６６を形成した後に、さらに多結
晶シリコン膜５４′を、多結晶シリコン膜５４と同じ厚
さだけ堆積する。
【００３９】次いで、図９（ｃ）に示すように、ポリッ
シングを行い平坦化する。次いで、図９（ｄ）に示すよ
うに、第２のゲート酸化膜５５を形成し、これ以降は図
７の例と同じく、制御ゲート，浮遊ゲートの形成を行
う。
シングを行い平坦化する。次いで、図９（ｄ）に示すよ
うに、第２のゲート酸化膜５５を形成し、これ以降は図
７の例と同じく、制御ゲート，浮遊ゲートの形成を行
う。
【００４０】４分割の場合、まず図１０（ａ）に示すよ
うに、基板５０上にＣＶＤ酸化膜７１を５００〜１００
０ｎｍを堆積し、エッチングによって凹部を形成する。
ここで、露出した基板５０を酸化し、第１ゲート酸化膜
５３を形成した後、多結晶シリコン膜５４を堆積する。
次いで、図１０（ｂ）に示すように、多結晶シリコン膜
５４を全面エッチングして側壁残し工程を行った後、表
面を酸化して酸化膜７２を形成する。さらに、この上に
多結晶シリコン膜５４′を堆積する。
うに、基板５０上にＣＶＤ酸化膜７１を５００〜１００
０ｎｍを堆積し、エッチングによって凹部を形成する。
ここで、露出した基板５０を酸化し、第１ゲート酸化膜
５３を形成した後、多結晶シリコン膜５４を堆積する。
次いで、図１０（ｂ）に示すように、多結晶シリコン膜
５４を全面エッチングして側壁残し工程を行った後、表
面を酸化して酸化膜７２を形成する。さらに、この上に
多結晶シリコン膜５４′を堆積する。
【００４１】次いで、図１０（ｃ）に示すように、多結
晶シリコン膜５４′の全面エッチングによる側壁残しを
行った後、表面を酸化して酸化膜７３を形成する。これ
により、絶縁された４つの浮遊ゲートが形成された。次
いで、ポリッシング等により表面を平坦化した後、図１
０（ｄ）に示すように、第２ゲート酸化膜５５，制御ゲ
ートとなる多結晶シリコン膜５６を堆積し、図７の例と
同様にして、制御ゲートの形成を行う。
晶シリコン膜５４′の全面エッチングによる側壁残しを
行った後、表面を酸化して酸化膜７３を形成する。これ
により、絶縁された４つの浮遊ゲートが形成された。次
いで、ポリッシング等により表面を平坦化した後、図１
０（ｄ）に示すように、第２ゲート酸化膜５５，制御ゲ
ートとなる多結晶シリコン膜５６を堆積し、図７の例と
同様にして、制御ゲートの形成を行う。
【００４２】以上の製造工程で重要なポイントは、最小
デザインルールは制御ゲート幅であり、浮遊ゲートをそ
れ以下のサイズに分割形成する点である。このことによ
り、見かけ上、メモリセルの占有面積を増加させること
なく、メモリ容量の増大が可能となる。
デザインルールは制御ゲート幅であり、浮遊ゲートをそ
れ以下のサイズに分割形成する点である。このことによ
り、見かけ上、メモリセルの占有面積を増加させること
なく、メモリ容量の増大が可能となる。
【００４３】なお、本発明は上述した各実施例に限定さ
れるものではない。浮遊ゲートの大きさの比及び分割数
は実施例で示したものに限るものではなく、仕様に応じ
て適宜変更可能である。また、ＥＥＰＲＯＭに限らず、
紫外線消去型式のＥＰＲＯＭにも同様に適用できる。さ
らに、メモリセルがＦＥＴＭＯＳ型でなく、ＦＬＯＴＯ
Ｘ型の場合も同様に本発明を適用することが可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
れるものではない。浮遊ゲートの大きさの比及び分割数
は実施例で示したものに限るものではなく、仕様に応じ
て適宜変更可能である。また、ＥＥＰＲＯＭに限らず、
紫外線消去型式のＥＰＲＯＭにも同様に適用できる。さ
らに、メモリセルがＦＥＴＭＯＳ型でなく、ＦＬＯＴＯ
Ｘ型の場合も同様に本発明を適用することが可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００４４】
【発明の効果】以上述べたように本発明によれば、浮遊
ゲートを分割構造として１個のメモリセルに複数ビット
の情報を記憶させることにより、制御ゲートピッチとビ
ット線ピッチによって規定される最小単位のメモリセル
の占有面積を増大させることなく、メモリ容量を２倍又
はそれ以上に増大させることができ、不揮発性半導体記
憶装置の高性能化と高集積化をはかることができる。
ゲートを分割構造として１個のメモリセルに複数ビット
の情報を記憶させることにより、制御ゲートピッチとビ
ット線ピッチによって規定される最小単位のメモリセル
の占有面積を増大させることなく、メモリ容量を２倍又
はそれ以上に増大させることができ、不揮発性半導体記
憶装置の高性能化と高集積化をはかることができる。
【図１】第１の実施例に係わるＥＥＰＲＯＭの構成及び
動作を示す図、
動作を示す図、
【図２】第１の実施例の動作を説明するための特性図、
【図３】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのアレイ構造を示す図、
ＯＭのアレイ構造を示す図、
【図４】図３の矢視Ａ−Ａ′断面図、
【図５】図３のＮＡＮＤセルの等価回路図、
【図６】図３のメモリセル動作を説明するための図、
【図７】メモリセルの製造工程を示す断面図、
【図８】メモリセルの製造工程を示す断面図、
【図９】メモリセルの製造工程を示す断面図、
【図１０】メモリセルの製造工程を示す断面図、
【図１１】従来のＥＥＰＲＯＭの構成を示す平面図及び
断面図。
断面図。
１０，３０…ｐ型Ｓｉ基板、 １１，１２，３２…ソース・ドレイン領域（ｎ+ 型
層）、 １３…第１ゲート絶縁膜、 １４，１４ａ，１４ｂ，３４，３４1a〜３４4b…浮遊ゲ
ート、 １５…第２ゲート絶縁膜、 １６，３６，３６1 〜３６4 …制御ゲート、 ３６5 ，３６6 …選択ゲート。
層）、 １３…第１ゲート絶縁膜、 １４，１４ａ，１４ｂ，３４，３４1a〜３４4b…浮遊ゲ
ート、 １５…第２ゲート絶縁膜、 １６，３６，３６1 〜３６4 …制御ゲート、 ３６5 ，３６6 …選択ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 敬 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平３−141676（ＪＰ，Ａ) 特開 昭63−274180（ＪＰ，Ａ) 特開 昭62−94987（ＪＰ，Ａ) 特開 昭61−50369（ＪＰ，Ａ) 特開 昭56−126974（ＪＰ，Ａ) 特開 平３−290960（ＪＰ，Ａ) 特開 平４−14255（ＪＰ，Ａ) 特開 平４−336469（ＪＰ，Ａ) 特開 平５−82793（ＪＰ，Ａ) 特開 平４−76955（ＪＰ，Ａ) 特開 平３−283662（ＪＰ，Ａ) 特開 平３−1575（ＪＰ，Ａ) 特開 平２−3986（ＪＰ，Ａ) 特開 平１−262669（ＪＰ，Ａ) 特開 平１−212472（ＪＰ，Ａ) 特開 昭60−65576（ＪＰ，Ａ) 特開 昭51−77184（ＪＰ，Ａ) 実開 平２−58349（ＪＰ，Ｕ) 実開 昭56−32464（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】半導体基板上に第１のゲート絶縁膜を形成
する工程と、 前記第１のゲート絶縁膜上に第１の絶縁膜を選択的に形
成する工程と、 前記第１のゲート絶縁膜上に第１の導電膜を形成する工
程と、 前記第１の導電膜を選択的に除去して前記第１の絶縁膜
により分離された浮遊ゲートを形成する工程と、 前記浮遊ゲート及び前記第１の絶縁膜の上に第２のゲー
ト絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に制御ゲートを形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項２】半導体基板上に第１のゲート絶縁膜を形成
する工程と、 前記第１のゲート絶縁膜全面に浮遊ゲートとすべき第１
の導電膜を形成する工程と、 前記第１の導電膜を分離する溝部を選択的に形成する工
程と、 前記第１の導電膜上に第２のゲート絶縁膜を形成する工
程と、 前記第２のゲート絶縁膜上に制御ゲートとすべき第２の
導電膜を形成する工程と、 前記溝部を挟んで前記第１の導電膜が残存するように、
前記第１の導電膜、前記第２のゲート絶縁膜及び前記第
２の導電膜を選択的に除去する工程とを有することを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項３】半導体基板上に第１のゲート絶縁膜を形成
する工程と、 前記第１のゲート絶縁膜上に第１の導電膜を形成する工
程と、 前記第１の導電膜を選択的に除去し、第一の浮遊ゲート
を形成する工程と、 前記第１の浮遊ゲートの側面及び上面に絶縁膜を形成す
る工程と、 少なくとも前記第１の浮遊ゲート同士の間の空間を埋め
込むように第２の導電膜を形成する工程と、 前記第１の浮遊ゲート上に形成されている前記第２の導
電膜及び前記第１の浮遊ゲート上面の前記絶縁膜を除去
し平坦化する工程と、 前記第１の浮遊ゲート及び第２の導電膜上に第２のゲー
ト絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に制御ゲートとすべき第３の
導電膜を形成する工程と、 前記第１の浮遊ゲートの側面に、前記絶縁膜を介して形
成されている前記第２の導電膜の少なくとも一部が残存
するように、前記第３の導電膜、第２のゲート絶縁膜、
第２の導電膜を選択的に除去する工程と を有することを
特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22988692A JP3233998B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22988692A JP3233998B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677498A JPH0677498A (ja) | 1994-03-18 |
| JP3233998B2 true JP3233998B2 (ja) | 2001-12-04 |
Family
ID=16899257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22988692A Expired - Fee Related JP3233998B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233998B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658910B2 (ja) * | 1994-10-28 | 1997-09-30 | 日本電気株式会社 | フラッシュメモリ装置およびその製造方法 |
| KR100187656B1 (ko) * | 1995-05-16 | 1999-06-01 | 김주용 | 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법 |
| JP2980012B2 (ja) | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| DE19614011C2 (de) | 1996-04-09 | 2002-06-13 | Infineon Technologies Ag | Halbleiterbauelement, bei dem die Tunnelgateelektrode und die Kanalgateelektrode an der Grenzfläche zum Tunneldielektrikum bzw. Gatedielektrikum durch eine Isolationsstruktur unterbrochen sind |
| JP3070531B2 (ja) * | 1997-06-27 | 2000-07-31 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3425853B2 (ja) * | 1997-08-29 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| JP3912937B2 (ja) | 1999-08-10 | 2007-05-09 | スパンション インク | 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ |
| KR100358070B1 (ko) * | 1999-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
| JP2003031700A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 不揮発性半導体記憶装置、その動作方法および製造方法 |
| KR100466197B1 (ko) | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
| JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
| KR100642898B1 (ko) * | 2004-07-21 | 2006-11-03 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 장치의 트랜지스터 및 그 제조방법 |
| KR100692800B1 (ko) * | 2004-12-30 | 2007-03-12 | 매그나칩 반도체 유한회사 | 플래시 메모리 장치의 제조방법 |
| US7247907B2 (en) * | 2005-05-20 | 2007-07-24 | Silicon Storage Technology, Inc. | Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
| KR100745030B1 (ko) * | 2006-01-27 | 2007-08-01 | 충북대학교 산학협력단 | 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법 |
| JP5264139B2 (ja) * | 2007-10-09 | 2013-08-14 | スパンション エルエルシー | 半導体装置の製造方法 |
| JP5491694B2 (ja) * | 2007-11-28 | 2014-05-14 | スパンション エルエルシー | 半導体装置およびその製造方法 |
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-
1992
- 1992-08-28 JP JP22988692A patent/JP3233998B2/ja not_active Expired - Fee Related
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| JPH0677498A (ja) | 1994-03-18 |
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| JPH05198822A (ja) | 不揮発性半導体記憶装置 |
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