JP2904068B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
及び製造方法に関し、特にCMOS構造の半導体装置の
PN分離を含む素子分離の構造及びその製造方法に関す
る。
法(ダブルトフ法)に関する従来例1を図4(a)〜
(e)に基づいて説明する。図4(a)に示すように1
×1016cm2のP型シリコン基板1上に第1の酸化膜
2を500nm成長させ、フォトリソグラフ法を用いて
将来Nウェルとなる領域上の酸化膜を除去し、イオン注
入法を用いてリンを注入し、酸化を含む熱拡散を行い、
300μmの第2の酸化膜3及びNウェル5を形成す
る。
2酸化膜2,3を除去し、第3の酸化膜7を40nm,
窒化膜8を120nm形成し、フォトリソグラフ法を用
いて、活性化領域となる領域にフォトレジスト9をパタ
ーニングで残し、フォトレジスト9をマスクに窒化膜を
除去する。
スト9を残した後、再度フォトリソグラフ法を用いてN
ウェル5上にフォトレジスト10を形成し、フォトレジ
スト9,10をマスクにボロンをイオン注入し、寄生ト
ランジスタ防止用にP型シリコン基板1よりも不純物濃
度の濃い領域(以下、チャネルストッパという)11を
形成する。
スト9を除去し、半導体基板1を酸化し素子分離のため
にロコス酸化膜12を600nm形成し、窒化膜8を除
去し、トランジスタのVT調整用イオン注入のためフォ
トリソグラフ法を用いてNウェル5をフォトレジスト1
3で被覆する。続いてトランジスタのVT調整用として
イオン注入法を用いてボロンもしくはリンを注入し、従
来法を用いてトランジスタを形成する。
では工程短縮等の目的からチャネルストッパ形成のため
のフォトリソグラフィ工程と、トランジスタのVT調整
のためのフォトリソグラフィ工程とを共用し、チャネル
ストッパをロコス酸化膜スルーでイオン注入し形成する
製造方法(ロコス酸化膜スルー法)が主流となってきて
いる。この製造方法を従来例2として、図5(a)〜
(c)を用いて説明する。図5(a)に示すように、従
来例1と同様にしてNウェル5を形成し、活性化領域に
窒化膜が残るようにパターニングする。
ト9を除去し、P型シリコン基板1を酸化し、ロコス酸
化膜12を600nm形成し、窒化膜8を除去し、トラ
ンジスタのVT調整のためフォトリソグラフ法を用いて
Nウェル5をフォトレジスト13で覆い、180KeV
でボロンをイオン注入しロコス酸化膜12の下にチャネ
ルストッパ11を形成する。
スト13をマスクにトランジスタのVT調整のために3
0KeVでボロンをイオン注入し、以下従来法を用いて
トランジスタを形成する。
タ9のVT調整用イオン注入とチャネルストッパ用イオ
ン注入を同じフォトリソグラフィ工程を使用することに
より、フォトリソグラフィ工程を1回省略することがで
きるという特徴があった。
法の微細化が進み、トランジスタ耐圧(BVDS)の低下
防止のためウェルの高濃度化が必要とされ、特にNウェ
ルの高濃度化が進んでいる。これに伴い、Pウェル内の
N+拡散層をNウェル間の耐圧が低下し、電流不良など
が生じるようになってきた。この対策としては、Nウェ
ル−N+拡散層間のチャネルストッパの高濃度化が必須
となるが、前述の従来法によるチャネルストッパ形成法
ではPウェル内におけるN+拡散層間のチャネルストッ
パを同時に形成しており、拡散層側面容量の増加などに
よる回路特性の悪化などのため、チャネルストッパの十
分な高濃度化ができないという問題があった。
面容量の関係を示す図であり、図7は、チャネルストッ
パ濃度とN型拡散層をNウェル間の耐圧及びNウェルの
濃度の関係を示す図である。図を参照すると、拡散層側
面容量を抑えるには、チャネルストッパ濃度を薄く、ま
たN型拡散層とNウェル間耐圧を向上させるには、チャ
ネルストッパ濃度を濃くする必要があることがわかる。
また、これに加えて現在主流となっているフィールドス
ルー法を用いた場合、活性化領域下にまでチャネルスト
ッパが延在するため、上記不具合に加えて拡散層底面容
量やトランジスタのVTの基板電位依存性などの回路特
性,トランジスタ特性に悪影響を及ぼすこととなる。図
8は悪影響を図示した図である。
特性を悪化させることなく、Nウェル−N型拡散層間の
耐圧を向上させた半導体装置及びその製造方法を提供す
ることにある。
め、本発明に係る半導体装置の製造方法は、第1導電型
半導体領域表面の第1の領域に第1の酸化膜を形成する
工程と、前記第1の酸化膜の側壁に窒化膜から成るサイ
ドウォールを形成する工程と、前記第1の酸化膜及び前
記サイドウォールをマスクとして第2の領域に第2導電
型不純物を注入する工程と、酸化反応を含む熱拡散を行
って前記第2の領域に第2導電型ウェルと第2の酸化膜
を同時に形成する工程と、前記サイドウォールを除去し
て前記第1の領域と前記第2の領域との間に溝を形成す
る工程と、前記溝のみに不純物が注入される条件で注入
して第1のチャンネルストッパ領域を形成する工程と、
前記第1の酸化膜と前記第2の酸化膜とをそれぞれ除去
する工程と、前記半導体領域と前記ウェル領域の境界表
面と、前記半導体領域にそれぞれ第1及び第2のロコス
酸化膜を形成する工程と、前記第2のロコス酸化膜直下
に前記第1のチャンネルストッパ領域とは異なる濃度の
第2のチャンネルストッパ領域を形成する工程とを含む
ものである。
第1導電型半導体領域表面の第1の領域に第1の酸化膜
を形成する工程と、前記第1の酸化膜の側壁に窒化膜か
ら成るサイドウォールを形成する工程と、前記第1の酸
化膜及び前記サイドウォールをマスクとして酸化し、第
2の領域に第2の酸化膜を形成する工程と、前記第1の
酸化膜と前記サイドウォールをマスクとして前記第2の
酸化膜直下に第2導電型不純物を注入する工程と、前記
サイドウォールを除去して前記第1の領域と前記第2の
領域との間に溝を形成する工程と、前記溝内のみに不純
物が注入される条件で注入する工程と、熱拡散を行って
前記第2の領域に第2導電型ウェルを形成すると共に前
記溝の下に第1のチャンネルストッパ領域を形成する工
程と、前記第1の酸化膜と前記第2の酸化膜とをそれぞ
れ除去する工程と、前記半導体領域と前記ウェル領域の
境界表面と、前記半導体領域にそれぞれ第1及び第2の
ロコス酸化膜を形成する工程と、前記第2のロコス酸化
膜直下に前記第1のチャンネルストッパ領域とは異なる
濃度の第2のチャンネルストッパ領域を形成する工程と
を含むものである。
1のチャンネルストッパ領域とは異なる濃度の第2のチ
ャンネルストッパ領域を形成する工程が、ダブルトフ法
又はロコス酸化膜スルー法によって形成されるものであ
る。
型の場合、N型となる)拡散層とウェル間の寄生トラン
ジスタ防止用チャネルストッパと、導電型が同じ(具体
的には半導体基板がP型の場合、N型となる)拡散層間
の寄生トランジスタ防止用チャネルストッパとの不純物
濃度を別々に設定することにより、トランジスタの特性
ならびに回路特性を悪化させることなく、高濃度化され
たウェルに対して十分な拡散層とウェル間の耐圧を得る
ためのチャネルストッパの不純物濃度を設定する。
る。図1は本発明の一実施例の半導体チップの断面図で
ある。
半導体基板1と、不純物領域6,11とを有している。
半導体基板1は、導電型が異なる第1導電型及び第2導
電型の領域A,Bを隣接して有するとともに、ロコス酸
化膜12及び活性化領域12aが設けられている。活性
化領域12aは、ゲート酸化膜を介してゲート電極17
を有している。
異なる第2導電型拡散層(N型拡散層14)を有し、第
2導電型領域(Nウエル5)Bは、該領域とは導電型が
異なる第1導電型拡散層(P型拡散層15)を有してい
る。
の不純物領域11とを有し、第1の不純物領域6は、第
1導電型領域Aと第2導電型領域Bとの境界に位置する
ロコス酸化膜12の下層に形成され、第2の不純物領域
11は、第2導電型拡散層同士の間のロコス酸化膜12
の下層に形成されており、第1の不純物領域6と第2の
不純物領域11とは、不純物濃度が異なっている。
1とは、第1導電型領域Aよりも不純物濃度が濃いもの
であり、第1の不純物領域6は、N型拡散層−Nウェル
間の寄生トランジスタ防止用のチャネルストッパ,第2
の不純物領域11は、N型拡散層間の寄生トランジスタ
防止用のチャネルストッパーをそれぞれ構成している。
16は配線である。
装置の製造方法の具体例を製造工程順に示す断面図であ
る。図2(a)に示すように、B濃度1×1016cm-3
のP型シリコン基板1のうち第1の導電型領域A上に第
1の酸化膜2を500nm成長させ、フォトリソグラフ
法を用いて、将来Nウェルとなる領域(第2導電型領域
B)上の第1の酸化膜2をエッチングしてフォトレジス
トを除去する。
1の全面に500nm堆積させ、異方性エッチングを施
して第1導電型領域A上の第1の酸化膜2の側壁に窒化
膜からなるサイドウォール4を形成し、第1の酸化膜2
とサイドウォール4をマスクにイオン注入法を用いてリ
ンを注入し、酸化反応を含む熱拡散を行い、Nウェル5
及び第2の酸化膜3を第2導電型領域B上に形成する。
ール4を除去し、Nウェル5とP型半導体基板1との境
界に凹陥溝6aを形成し、凹陥溝6a内にのみイオン注
入されるようなエネルギーで凹陥溝6a内にボロンをイ
オン注入し、Nウェル−N型拡散層間チャネルストッパ
6を形成し、酸化膜2,3を除去する。次にロコス酸化
膜12,N型拡散層間チャネルストッパ11等を形成す
る(図2(d),(e))。図2(d)は、図4に示し
たダブルトフ法を用いてチャネルストッパ11を形成し
た場合を図示するものであり、図2(e)は、図5に示
したロコス酸化膜スルー法を用いてチャネルストッパ1
1を形成した場合を図示するものである。図2(d),
(e)のいずれの場合でもチャネルストッパ11は、チ
ャネルストッパ6とは別工程で形成されるため、Nウェ
ル5形成時に形成されるNウェル−N型拡散層間チャネ
ルストッパ6とは異なる濃度を有することができる。
を製造工程順に示す断面図である。前述した実施形態1
では、酸化反応と熱拡散とを同一工程内にて行なうよう
にしたが、本実施形態2では、酸化反応と熱拡散とを別
工程に分けて行なうようにしたものである。すなわち図
3(a)に示すようにB濃度1×1016cm3のP型シ
リコン基板1のうち第1の導電型領域Aの上に第1の酸
化膜2を500nm成長させ、フォトリソグラフ法を用
いて将来Nウェルとなる領域(第2導電型領域B)上の
第1の酸化膜をエッチングしてフォトレジストを除去す
る。
に500nm堆積させ、異方性エッチングを施し、第1
の酸化膜2の側壁に窒化膜からなるサイドウォール4を
形成し、第1酸化膜2とサイドウォール4をマスクにP
型半導体基板1を酸化し、将来Nウェルとなる領域上に
第2の酸化膜3を200nm形成する。
膜2とサイドウォール4をマスクにしイオン注入法を用
いて第2の酸化膜3直下にリンが注入されるようなエネ
ルギーでイオン注入を行い、引き続いてサイドウォール
4を除去し、サイドウォール4が存在した位置の真下に
凹陥溝6aを形成し、Nウェル−N型拡散層間チャネル
ストッパ6の形成のためのボロンを凹陥溝6a内にのみ
注入されるようなエネルギーで凹陥溝6a内にイオン注
入し、熱拡散によりNウェル5及びチャネルストッパ6
を形成し、酸化膜2,3を除去する。
いはロコス酸化膜スルー法を用いて、ロコス酸化膜1
2,N型拡散層間チャネルストッパ11等を形成する
(図3(d),(e))。図3(d)はダブルトフ法
を、図3(e)はロコス酸化膜スルー法を用いて、チャ
ネルストッパを形成した場合を図示するものである。
同じ(具体的には半導体基板がP型の場合、N型)拡散
層とウェル間の寄生トランジスタ防止用チャネルストッ
パと、導電型が同じ(具体的には半導体基板がP型の場
合、N型)拡散層間の寄生トランジスタ防止用チャネル
ストッパとの不純物濃度を別々に設定することができ、
トランジスタの特性ならびに回路特性を悪化させること
なく、高濃度化されたウェルに対して十分な拡散層とウ
ェル間の耐圧を得るためのチャネルストッパの不純物濃
度を設定することができ、耐圧を向上できるとともに回
路特性の悪化を防止することができる。
加することがなく、不純物濃度を設定することができる
ため、製造コストの上昇を抑えることができる。
である。
である。
チャネルストッパ濃度の関係を示す特性図である。
間耐圧とチャネルストッパ濃度の関係を示す特性図であ
る。
チャネルストッパ濃度の関係を示す特性図である。
Claims (3)
- 【請求項1】 第1導電型半導体領域表面の第1の領域
に第1の酸化膜を形成する工程と、前記第1の酸化膜の
側壁に窒化膜から成るサイドウォールを形成する工程
と、前記第1の酸化膜及び前記サイドウォールをマスク
として第2の領域に第2導電型不純物を注入する工程
と、酸化反応を含む熱拡散を行って前記第2の領域に第
2導電型ウェルと第2の酸化膜を同時に形成する工程
と、前記サイドウォールを除去して前記第1の領域と前
記第2の領域との間に溝を形成する工程と、前記溝のみ
に不純物が注入される条件で注入して第1のチャンネル
ストッパ領域を形成する工程と、前記第1の酸化膜と前
記第2の酸化膜とをそれぞれ除去する工程と、前記半導
体領域と前記ウェル領域の境界表面と、前記半導体領域
にそれぞれ第1及び第2のロコス酸化膜を形成する工程
と、前記第2のロコス酸化膜直下に前記第1のチャンネ
ルストッパ領域とは異なる濃度の第2のチャンネルスト
ッパ領域を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項2】 第1導電型半導体領域表面の第1の領域
に第1の酸化膜を形成する工程と、前記第1の酸化膜の
側壁に窒化膜から成るサイドウォールを形成する工程
と、前記第1の酸化膜及び前記サイドウォールをマスク
として酸化し、第2の領域に第2の酸化膜を形成する工
程と、前記第1の酸化膜と前記サイドウォールをマスク
として前記第2の酸化膜直下に第2導電型不純物を注入
する工程と、前記サイドウォールを除去して前記第1の
領域と前記第2の領域との間に溝を形成する工程と、前
記溝内のみに不純物が注入される条件で注入する工程
と、熱拡散を行って前記第2の領域に第2導電型ウェル
を形成すると共に前記溝の下に第1のチャンネルストッ
パ領域を形成する工程と、前記第1の酸化膜と前記第2
の酸化膜とをそれぞれ除去する工程と、前記半導体領域
と前記ウェル領域の境界表面と、前記半導体領域にそれ
ぞれ第1及び第2のロコス酸化膜を形成する工程と、前
記第2のロコス酸化膜直下に前記第1のチャンネルスト
ッパ領域とは異なる濃度の第2のチャンネルストッパ領
域を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項3】 前記第2のロコス酸化膜直下に前記第1
のチャンネルストッパ領域とは異なる濃度の第2のチャ
ンネルストッパ領域を形成する工程が、ダブルト フ法又
はロコス酸化膜スルー法によって形成されることを特徴
とする請求項1又は2記載の半導体装置の製造方法。
Priority Applications (2)
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JP7242176A JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP7242176A JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH0992789A JPH0992789A (ja) | 1997-04-04 |
JP2904068B2 true JP2904068B2 (ja) | 1999-06-14 |
Family
ID=17085454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP7242176A Expired - Fee Related JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
Country Status (2)
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JP (1) | JP2904068B2 (ja) |
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JPH10223853A (ja) * | 1997-02-04 | 1998-08-21 | Mitsubishi Electric Corp | 半導体装置 |
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JPH03187258A (ja) * | 1989-12-16 | 1991-08-15 | Takehide Shirato | 半導体装置 |
JPH04239777A (ja) * | 1991-01-23 | 1992-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH05243506A (ja) * | 1992-02-26 | 1993-09-21 | New Japan Radio Co Ltd | Cmosicの製造方法 |
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- 1995-09-20 JP JP7242176A patent/JP2904068B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-20 US US08/718,266 patent/US5789789A/en not_active Expired - Lifetime
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Publication number | Publication date |
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US5789789A (en) | 1998-08-04 |
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