JPS5837946A - Ｍｉｓ型半導体集積回路装置 - Google Patents
Ｍｉｓ型半導体集積回路装置Info
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- JPS5837946A JPS5837946A JP56136662A JP13666281A JPS5837946A JP S5837946 A JPS5837946 A JP S5837946A JP 56136662 A JP56136662 A JP 56136662A JP 13666281 A JP13666281 A JP 13666281A JP S5837946 A JPS5837946 A JP S5837946A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体集積回路装置に係り、特にＰ型
半導体基板に設けられたＮウェル内に通常の耐圧と高耐
圧のＰチャネルＭＩＳ）ランジスタが並設されるＭＩＳ
型半導体集積回路装置の構造に関する。
半導体基板に設けられたＮウェル内に通常の耐圧と高耐
圧のＰチャネルＭＩＳ）ランジスタが並設されるＭＩＳ
型半導体集積回路装置の構造に関する。
高い動作電圧を要する装置、例えば螢光表示管外を［微
駆動させるのに用いる半導体集Ｍ回１鮎装置（ＩＣ）に
於ては、詔１図に示すように高耐圧の出力トランジスタ
Ｔ＋のドレイン＠Ｄのみに高電圧が印加される回路が構
成し得る面で、Ｐチャネル型で高耐圧ＭＩＳ）ランジス
タを形成することが極めて有利である。なお図（於てＴ
ｖ ｌＴｍは標準耐圧ＭＩＳ）ランジスタ、■はインバ
ータ、ＦＬは螢光表示管、Ｖｅｅは低電圧電源配線、Ｅ
は高電圧電源を示している。
駆動させるのに用いる半導体集Ｍ回１鮎装置（ＩＣ）に
於ては、詔１図に示すように高耐圧の出力トランジスタ
Ｔ＋のドレイン＠Ｄのみに高電圧が印加される回路が構
成し得る面で、Ｐチャネル型で高耐圧ＭＩＳ）ランジス
タを形成することが極めて有利である。なお図（於てＴ
ｖ ｌＴｍは標準耐圧ＭＩＳ）ランジスタ、■はインバ
ータ、ＦＬは螢光表示管、Ｖｅｅは低電圧電源配線、Ｅ
は高電圧電源を示している。
そのため従来はＮ型の半導体基板を用い、高耐圧を含む
総てのトランジスタをＰチャネル型で形成することも行
われたが、この構造は該ＩＣを形成する大部分のトラン
ジスタにＮチャネル型を用いたもの（比して装置の動作
速度が劣るという間！ａがあった。そこで動作速度を改
善する手段としてＮ型半導体基板にＰウェルを設け、該
半導体ＩＣＫ於いて大部分を占める高速動作を要するト
ランジスタをＮチャネル型としてＰウェル内に形成する
方法もある。然しウェルの不純物濃度は半導体基板の不
純物濃度に比べて一桁程度高くならざるを得ないので、
半導体基板上に高速動作トランジスタを形成するのに比
較すると半導体ＩＣの動作速度は劣る。
総てのトランジスタをＰチャネル型で形成することも行
われたが、この構造は該ＩＣを形成する大部分のトラン
ジスタにＮチャネル型を用いたもの（比して装置の動作
速度が劣るという間！ａがあった。そこで動作速度を改
善する手段としてＮ型半導体基板にＰウェルを設け、該
半導体ＩＣＫ於いて大部分を占める高速動作を要するト
ランジスタをＮチャネル型としてＰウェル内に形成する
方法もある。然しウェルの不純物濃度は半導体基板の不
純物濃度に比べて一桁程度高くならざるを得ないので、
半導体基板上に高速動作トランジスタを形成するのに比
較すると半導体ＩＣの動作速度は劣る。
以上の点を考慮するとＰ型半導体基板上に高速動作を要
する回路をＮチャネルＭＩＳ）ランジスタを用いて形成
し、高耐圧を要する出力段のトランジスタをＮウェル内
にＰチャネルＭＩＳ）ランジスタとして形成するのが最
も有利な手段となる。そして同じＮウェル内に高耐圧と
標準耐圧のＰチャネルＭＩＳトランジスタが並設さ７す
る場合、これらトランジスタ近傍く形成される寄生フィ
ールド・トランジスタをＯＮさせず（トランジスタ間の
分離を完全にする）、且つ寄生フィールド−トランジス
タの閾値電圧をそれぞれのトランジスタに要求される耐
圧に見合った閾値電圧に保つために、不純物濃度の異な
る二種以上のチャネル・ストッパカ必要になる。なぜな
らば高不純物濃度のチャネル、スト、パのみで素子分離
を行った際には、該チャネル・ストッパに当接するソー
ス・ドレイン等の接合耐圧の低下や、接合容量の増加郷
、素子性能の低下を招き、又これら性能低下を避けるた
めに、ソース・ドレイン領域からチャネル・ストッパを
離して形成した場合は集積度の低下を招くことによる。
する回路をＮチャネルＭＩＳ）ランジスタを用いて形成
し、高耐圧を要する出力段のトランジスタをＮウェル内
にＰチャネルＭＩＳ）ランジスタとして形成するのが最
も有利な手段となる。そして同じＮウェル内に高耐圧と
標準耐圧のＰチャネルＭＩＳトランジスタが並設さ７す
る場合、これらトランジスタ近傍く形成される寄生フィ
ールド・トランジスタをＯＮさせず（トランジスタ間の
分離を完全にする）、且つ寄生フィールド−トランジス
タの閾値電圧をそれぞれのトランジスタに要求される耐
圧に見合った閾値電圧に保つために、不純物濃度の異な
る二種以上のチャネル・ストッパカ必要になる。なぜな
らば高不純物濃度のチャネル、スト、パのみで素子分離
を行った際には、該チャネル・ストッパに当接するソー
ス・ドレイン等の接合耐圧の低下や、接合容量の増加郷
、素子性能の低下を招き、又これら性能低下を避けるた
めに、ソース・ドレイン領域からチャネル・ストッパを
離して形成した場合は集積度の低下を招くことによる。
本発明は上記知見に基づき、Ｐ型半導体基板にＮウェル
領域を設け、該ウェル内に高耐圧トランジスタを含むＰ
チャネルＭＩＳ）ランジスタを形成し、回路を構成する
大部分のトランジスタをＮチャネルＭＩＳ）ランジスタ
としてＰ型半導体基板内に形成して動作速度を向上せし
めたＭＩＳ型半導体集積回路装置の、Ｎウェル内に於け
る素子分離構造を提供する。
領域を設け、該ウェル内に高耐圧トランジスタを含むＰ
チャネルＭＩＳ）ランジスタを形成し、回路を構成する
大部分のトランジスタをＮチャネルＭＩＳ）ランジスタ
としてＰ型半導体基板内に形成して動作速度を向上せし
めたＭＩＳ型半導体集積回路装置の、Ｎウェル内に於け
る素子分離構造を提供する。
即ち本発明はＭＩＳ型牛型体導体集積回路装置て、Ｐ型
半導体基板に該基板と逆導電型を有する不純物ウェル領
域を設け、該不純物ウェル内に該ウェルと同導電型を有
し、且つ不純物濃度の異なる二種以上のチャネル・スト
ッパを形成してなることを特像とする。
半導体基板に該基板と逆導電型を有する不純物ウェル領
域を設け、該不純物ウェル内に該ウェルと同導電型を有
し、且つ不純物濃度の異なる二種以上のチャネル・スト
ッパを形成してなることを特像とする。
以下本発明を一実施例について、第２図、第３図に示す
要部断面図及び第４図（ａ）乃至（ｇ）Ｋ：示す工程断
面図を用いて詳細に説明する。
要部断面図及び第４図（ａ）乃至（ｇ）Ｋ：示す工程断
面図を用いて詳細に説明する。
第２図及び第３図は本発明の構造を有するＭＩＳ型半導
体ＩＣ［於ける第１及び第２の実施例の要部断面図であ
る。そしてこれらの図に於て、１はＰ型半導体基板、２
はＮウェル領域、３及び３′チヤネル・ストッパ、ｌｔ
Ｐ＋型ドレイドレイン領域は高負荷電圧が印加されるＰ
十型ドレイン領斌、８はＰ−型オフセット領域、９はＰ
十型ソース領域、ｌＯはＮ十型ドレイン領域、１１はＮ
＋型ソース領域、１２はゲート絶縁膜、１３は多結晶シ
リコン・ゲート電極、１４は絶縁膜、１５は金属配線、
Ｔ、 ＦｉＰチャネル高耐圧ＭＩＳ）ランジスタ、ＴＨ
ｈ、ＴＨｈはＰチャネル通常耐圧ＭＩＳトランジスタ、
Ｔ６はＮチャネルＭＩＳ）ランジスタを示している。
体ＩＣ［於ける第１及び第２の実施例の要部断面図であ
る。そしてこれらの図に於て、１はＰ型半導体基板、２
はＮウェル領域、３及び３′チヤネル・ストッパ、ｌｔ
Ｐ＋型ドレイドレイン領域は高負荷電圧が印加されるＰ
十型ドレイン領斌、８はＰ−型オフセット領域、９はＰ
十型ソース領域、ｌＯはＮ十型ドレイン領域、１１はＮ
＋型ソース領域、１２はゲート絶縁膜、１３は多結晶シ
リコン・ゲート電極、１４は絶縁膜、１５は金属配線、
Ｔ、 ＦｉＰチャネル高耐圧ＭＩＳ）ランジスタ、ＴＨ
ｈ、ＴＨｈはＰチャネル通常耐圧ＭＩＳトランジスタ、
Ｔ６はＮチャネルＭＩＳ）ランジスタを示している。
これらの図から明らかなように、本発明の構造を有する
ＭＩＳ型半導体ＩＣＫ於て１％Ｎウェル領域２内の、高
耐圧素子即ちＰチャネル高耐圧ＭＩｓ）ランジスタＴ４
を分離しているフィールド絶縁１［３’の下部にＮ型の
高不純物濃度を有するＮ＋十型チャネルｅストッパ４が
設けられる。このＮ千十型チャネル・ストッパ４の不純
隼濃Ｉｆは、該高耐圧ＭＩＳ）ランジスタＴ４に接する
フィールド領域に生ずる寄生フィールド・トランジスタ
が、訪トランジスタに印加される高い負荷電圧によりＯ
Ｎする（フィールド反転する）ことのないような濃度Ｋ
Ｍ定される。そして第１．第２いずれの実施例に於ても
、Ｎ＋十型チャネル番ストッパ４はＰ十型ドレイン領域
７′及びＰ＋型ソースｇＡ斌９等の拡散領域とは直かに
当接せしめない。
ＭＩＳ型半導体ＩＣＫ於て１％Ｎウェル領域２内の、高
耐圧素子即ちＰチャネル高耐圧ＭＩｓ）ランジスタＴ４
を分離しているフィールド絶縁１［３’の下部にＮ型の
高不純物濃度を有するＮ＋十型チャネルｅストッパ４が
設けられる。このＮ千十型チャネル・ストッパ４の不純
隼濃Ｉｆは、該高耐圧ＭＩＳ）ランジスタＴ４に接する
フィールド領域に生ずる寄生フィールド・トランジスタ
が、訪トランジスタに印加される高い負荷電圧によりＯ
Ｎする（フィールド反転する）ことのないような濃度Ｋ
Ｍ定される。そして第１．第２いずれの実施例に於ても
、Ｎ＋十型チャネル番ストッパ４はＰ十型ドレイン領域
７′及びＰ＋型ソースｇＡ斌９等の拡散領域とは直かに
当接せしめない。
これは前記ドレイン領域７′、ソース領域９等拡散領域
に、接合耐圧の低下や接合容量の増加を生ぜしめないた
めである。なお第１の実施例に於ては第２図に示すよう
に高耐圧ＭＩＳトランジスタＴ４のドレイン領域７′、
ソース領域９とＮ＋＋型チャネル・ストッパ４との間に
は低不純物濃度のＮ十型チャネル・ストッパ５が介在せ
しめられているが、更に高接合耐圧、低接合容量を望む
際には第３図に示す第２の実施例のようにドレイン＠斌
７’、ソース領域９とＮ◆十製型チャネルスト、パ４の
間に、Ｎ＋型チャネル・ストッパよりも不純物湊度の低
いＮウェル２をその１１介在せしめる構造にする。又本
発明の構造に於てはいずれの場合も高負荷電圧が印加さ
れない通常耐圧のＰチャネル型ＭＩＳ）ランジスタフ５
ａ、Ｔ５ｂ同士を分離するフィールド絶縁！１１３の下
部には、通草行われているように＃Ｍ■Ｓトランジスタ
ＴＢ＆ ｅ Ｔａｌ＋の電源電圧によりフィールド反
転が起ることのないような比較的低細物ａ度のＮ＋＋チ
ャネル・ストッパ５が、素子の集積度を向−ヒさせるた
めにＰ中型ドレイン領域７及びＰ十型ソース愉域９に当
設して形成される。なおＮウェル上の総てのフィールド
領域ＫＮ＋”ｌｔｊノチャネル・スト、パを設けず、Ｎ
ウェル内に極く少数個形成される高耐圧トランジスタに
接するフィールド領域のみにＮ＋十製型チャネルストッ
パを設けたのｅよ、集積〆を低下せしめないためである
。
に、接合耐圧の低下や接合容量の増加を生ぜしめないた
めである。なお第１の実施例に於ては第２図に示すよう
に高耐圧ＭＩＳトランジスタＴ４のドレイン領域７′、
ソース領域９とＮ＋＋型チャネル・ストッパ４との間に
は低不純物濃度のＮ十型チャネル・ストッパ５が介在せ
しめられているが、更に高接合耐圧、低接合容量を望む
際には第３図に示す第２の実施例のようにドレイン＠斌
７’、ソース領域９とＮ◆十製型チャネルスト、パ４の
間に、Ｎ＋型チャネル・ストッパよりも不純物湊度の低
いＮウェル２をその１１介在せしめる構造にする。又本
発明の構造に於てはいずれの場合も高負荷電圧が印加さ
れない通常耐圧のＰチャネル型ＭＩＳ）ランジスタフ５
ａ、Ｔ５ｂ同士を分離するフィールド絶縁！１１３の下
部には、通草行われているように＃Ｍ■Ｓトランジスタ
ＴＢ＆ ｅ Ｔａｌ＋の電源電圧によりフィールド反
転が起ることのないような比較的低細物ａ度のＮ＋＋チ
ャネル・ストッパ５が、素子の集積度を向−ヒさせるた
めにＰ中型ドレイン領域７及びＰ十型ソース愉域９に当
設して形成される。なおＮウェル上の総てのフィールド
領域ＫＮ＋”ｌｔｊノチャネル・スト、パを設けず、Ｎ
ウェル内に極く少数個形成される高耐圧トランジスタに
接するフィールド領域のみにＮ＋十製型チャネルストッ
パを設けたのｅよ、集積〆を低下せしめないためである
。
なお本発明の半導体ＩＣに於いて、Ｐ型半導体基板１＠
埴ＶＣ形成されるＮチャネルＭＩＳ）ランジスタＴ６に
対するＰ中型チャネル・ストッパ６の構造は通常のもの
と変わりがない。
埴ＶＣ形成されるＮチャネルＭＩＳ）ランジスタＴ６に
対するＰ中型チャネル・ストッパ６の構造は通常のもの
と変わりがない。
次に上ＩＣ第１の実施例の構造を有するＭ ＯＳ、 Ｉ
Ｃを形成する方法を、一実施例について第４図（ａ）乃
至（ｇ）Ｋ示す工程断面図を用いて説明する。
Ｃを形成する方法を、一実施例について第４図（ａ）乃
至（ｇ）Ｋ示す工程断面図を用いて説明する。
上記半導体ＩＣを形成するＫは、例えば第４図（ａ）に
示すように、Ｐ型シリコン（Ｓｔ）基板２１面に熱酸化
により二酸化シリコン（ＳｉＯｌ）膜２２を形成し、次
いで該基板上に窒化シリコン（ＳｉｓＮ４）膜を化学気
相成長し、通常の選択エツチングを行って、前記５１ｏ
ｔ膜２２上に素子形成領域２３ａ、２３ｂ、２３ｃ、２
３ｄ上を覆う５１ｍＮ４パタ一ン２４ｍ、２４ｂ、２４
ｃ、２４ｄを形成する。そして該基板上にＮウェル形成
領域２５′を表出する窓を有するレジスト膜２６ｍを形
成し、該レジスト１１２６ａをマスクとしてＰ型Ｓ１基
板２１面に選択的にりんイオン（Ｐ十）の注入を行い、
レジスト膜２６ａを除去しＴ後高温アニール処理を行っ
てＰ型Ｓｔ基板２１内ＫＮウェル２５を形成する。なお
図に於ては理解を容易にするためレジスト膜２６ａがそ
のま撞記載されている。
示すように、Ｐ型シリコン（Ｓｔ）基板２１面に熱酸化
により二酸化シリコン（ＳｉＯｌ）膜２２を形成し、次
いで該基板上に窒化シリコン（ＳｉｓＮ４）膜を化学気
相成長し、通常の選択エツチングを行って、前記５１ｏ
ｔ膜２２上に素子形成領域２３ａ、２３ｂ、２３ｃ、２
３ｄ上を覆う５１ｍＮ４パタ一ン２４ｍ、２４ｂ、２４
ｃ、２４ｄを形成する。そして該基板上にＮウェル形成
領域２５′を表出する窓を有するレジスト膜２６ｍを形
成し、該レジスト１１２６ａをマスクとしてＰ型Ｓ１基
板２１面に選択的にりんイオン（Ｐ十）の注入を行い、
レジスト膜２６ａを除去しＴ後高温アニール処理を行っ
てＰ型Ｓｔ基板２１内ＫＮウェル２５を形成する。なお
図に於ては理解を容易にするためレジスト膜２６ａがそ
のま撞記載されている。
次いで第４図Ｃｂ）Ｋ示すように、し基板上ＫＮ◆＋型
チャネル・ストッパ形成領域２７′面を六出する窓を有
するレジスト膜２６ｂを形成し、該レジスト膜２６ｂを
マスクとして例えば砒講イオン（Ａｓ＋”） の選択
注入によりＮウェル２５内に高−１１ｊＡｓ注入額１ｄ
１２７１を形成し、次いで第４図（＝）に示すように、
該基板上に新らたにＮウェル２５面を表出する窓を有す
るレジスト膜２６ｃを形成し、該レジスト膜２６ｃと５
ｉｌＮ４ノくターン２４ａ ＋ ２４ ｂ ＋ ２４
ｃをマスクとして、例えばＡｓ”の選択注入を１：Ｔっ
て、Ｎウェル２５内に低濃度Ａｍ注入領領域８′・を形
成する０次いで第４図（ｄ）に示すように、該基板上に
新らπにＮウェル２５−ヒを覆うレジスｌ−１１１Ｉ２
６ｄを形成し、該レジスト膜２６ａ及びｓｔ、Ｎ、
パターン２４ｄをマスクと（、？例えば硼素イオン（Ｂ
＋）の選択注入によりＰ型Ｓｔ基板２１内に低＃度Ｂ注
入領＃２９・を形成５ｉｓＮａ パターン２４ ａ、
２４ ｂ、 ２４ ｃ、２４ｄを耐酸化マスクとして
選択熱酸化を行い１．該基板間にフィールドＳｉｎ、膜
３０ｍ、３０ｂ、３０ｃ、Ｒｏｄ、３０・を形成する。
チャネル・ストッパ形成領域２７′面を六出する窓を有
するレジスト膜２６ｂを形成し、該レジスト膜２６ｂを
マスクとして例えば砒講イオン（Ａｓ＋”） の選択
注入によりＮウェル２５内に高−１１ｊＡｓ注入額１ｄ
１２７１を形成し、次いで第４図（＝）に示すように、
該基板上に新らたにＮウェル２５面を表出する窓を有す
るレジスト膜２６ｃを形成し、該レジスト膜２６ｃと５
ｉｌＮ４ノくターン２４ａ ＋ ２４ ｂ ＋ ２４
ｃをマスクとして、例えばＡｓ”の選択注入を１：Ｔっ
て、Ｎウェル２５内に低濃度Ａｍ注入領領域８′・を形
成する０次いで第４図（ｄ）に示すように、該基板上に
新らπにＮウェル２５−ヒを覆うレジスｌ−１１１Ｉ２
６ｄを形成し、該レジスト膜２６ａ及びｓｔ、Ｎ、
パターン２４ｄをマスクと（、？例えば硼素イオン（Ｂ
＋）の選択注入によりＰ型Ｓｔ基板２１内に低＃度Ｂ注
入領＃２９・を形成５ｉｓＮａ パターン２４ ａ、
２４ ｂ、 ２４ ｃ、２４ｄを耐酸化マスクとして
選択熱酸化を行い１．該基板間にフィールドＳｉｎ、膜
３０ｍ、３０ｂ、３０ｃ、Ｒｏｄ、３０・を形成する。
そしてこの際前記それぞれのイオン注入領域の不純物は
所望の拡散がなされて、フィールドＳ１０．膜３０ｍ、
３０ｂ、３０ｃ、３０ｄ下部のＮウェル２５内に各素子
形成領域２３ｍ、２３ｂ、２３ｃＫそれぞれ接するＮ型
チャネル・ストッパ２８が、更にフィールドｓ ｔ Ｏ
，膜３０ｍ、３０ｂ下部のＮウェル２５内にはＮ型チャ
ネル・ストッパ２８を介して高耐圧トランジスタが形成
される素子形成領域２３ａを囲むＮ”製チャネル・スト
ッパ２７が形成される。又フィールド８１０１ Ｉｌ！
３０ｍ、３０ｄ。
所望の拡散がなされて、フィールドＳ１０．膜３０ｍ、
３０ｂ、３０ｃ、３０ｄ下部のＮウェル２５内に各素子
形成領域２３ｍ、２３ｂ、２３ｃＫそれぞれ接するＮ型
チャネル・ストッパ２８が、更にフィールドｓ ｔ Ｏ
，膜３０ｍ、３０ｂ下部のＮウェル２５内にはＮ型チャ
ネル・ストッパ２８を介して高耐圧トランジスタが形成
される素子形成領域２３ａを囲むＮ”製チャネル・スト
ッパ２７が形成される。又フィールド８１０１ Ｉｌ！
３０ｍ、３０ｄ。
３０ｃ下部のＰ型８１基板２１内にはＰ中型チャネル・
ストッパ２９が形成される。なお該チャネル・ストッパ
形成のために高温アニール処理が併用されることもある
・ 次いで前記Ｓ１．Ｎ、パターン２４ ｍ ＠ ２４ ｂ
＋２４ｃ、２４ｄ及びその下部の８１０象膜２２を除
去しそれぞれの素子形成領域ＫＮウェル２５或るいはＰ
型８１基板２１面を表出せしめた彼、通常ＣＭＯ８等を
形成する方法に準じて各素子形成領域に第４図（ｆｌＫ
示すようＫＭＯＳトランジスタが形成される。但し、Ｐ
−ＭＯ８高耐圧素子部は低濃度のオフセット領域が形成
される。な訃第４図（ｆｌに於て３１はゲート酸化膜、
３２は多結晶８％ゲート電極、３１１Ｐ−型オフセット
＠埴、３４はＰ＋型ドレイン領斌、３５はＰ＋型ソース
領埴３６ＦｉＮ＋型ソース・ドレイン領域、Ｔ４はＰチ
ャネル高耐圧ＭＯＳトランジスタ、ＴＢ＆ ＋ Ｔａｂ
はＰチャネル通常耐圧ＭＯ８）ランジスタ、Ｔ６はＮチ
ャネルＭＯ８）ランジスタを示す。
ストッパ２９が形成される。なお該チャネル・ストッパ
形成のために高温アニール処理が併用されることもある
・ 次いで前記Ｓ１．Ｎ、パターン２４ ｍ ＠ ２４ ｂ
＋２４ｃ、２４ｄ及びその下部の８１０象膜２２を除
去しそれぞれの素子形成領域ＫＮウェル２５或るいはＰ
型８１基板２１面を表出せしめた彼、通常ＣＭＯ８等を
形成する方法に準じて各素子形成領域に第４図（ｆｌＫ
示すようＫＭＯＳトランジスタが形成される。但し、Ｐ
−ＭＯ８高耐圧素子部は低濃度のオフセット領域が形成
される。な訃第４図（ｆｌに於て３１はゲート酸化膜、
３２は多結晶８％ゲート電極、３１１Ｐ−型オフセット
＠埴、３４はＰ＋型ドレイン領斌、３５はＰ＋型ソース
領埴３６ＦｉＮ＋型ソース・ドレイン領域、Ｔ４はＰチ
ャネル高耐圧ＭＯＳトランジスタ、ＴＢ＆ ＋ Ｔａｂ
はＰチャネル通常耐圧ＭＯ８）ランジスタ、Ｔ６はＮチ
ャネルＭＯ８）ランジスタを示す。
次いで通常用いられる方法により、第４図（ｇ）に示す
ようにりん珪酸ガラス等の？砂膜３７の形成、＃１縁換
３７に対する電極窓の形成、該電極窓に於てドレイン領
域、ソース領竣、ゲート電極に接する金属配＠３Ｂの形
成がなされた後、図示しないがカバーｉｉ！縁膜の形成
郷がなされて本発明の構造を備えたＭＯ８ＩＣが提供さ
れる。
ようにりん珪酸ガラス等の？砂膜３７の形成、＃１縁換
３７に対する電極窓の形成、該電極窓に於てドレイン領
域、ソース領竣、ゲート電極に接する金属配＠３Ｂの形
成がなされた後、図示しないがカバーｉｉ！縁膜の形成
郷がなされて本発明の構造を備えたＭＯ８ＩＣが提供さ
れる。
なお本発明は三種類以上の異なった耐圧を有するＰチャ
ネルＭＩＳ）ランジスタをＮウェル内に形成する際にも
適用できる。
ネルＭＩＳ）ランジスタをＮウェル内に形成する際にも
適用できる。
以上説明したように本発明によればＮウェル内に、接合
耐圧が高く接合容量の小さい高耐圧ＰチャネルＭＩＳ）
ランジスタと通常のＰチャネルＭＩｓ）ランジスタを、
集積度を＆度に低下せしめることなく並設することがで
きる。
耐圧が高く接合容量の小さい高耐圧ＰチャネルＭＩＳ）
ランジスタと通常のＰチャネルＭＩｓ）ランジスタを、
集積度を＆度に低下せしめることなく並設することがで
きる。
従ってＮチャネルＭｒ、）ランジスタで高、速論坪回路
が形成されており、且つ螢光表示管等嶌篭圧駆動装置の
制御に有利な高集積度の牛導体集積回路装置が形成でき
る。
が形成されており、且つ螢光表示管等嶌篭圧駆動装置の
制御に有利な高集積度の牛導体集積回路装置が形成でき
る。
第１図は高い動作電圧を要する装置を直接駆動させるの
に有利なトランジスタ回路図、第２図及び第３図は本発
明の一実施例の要部断面図で、第４図（ａ）乃至億）は
本発明の一製造方法例忙於ける工程断面図である。 図に於て、１はＰ型半導体基板、２はＮウェル領域、３
及び３′はフィールド絶縁膜、４はＮ＋＋型チャネル・
ストッパ、５はＮ十型チャネル拳ストッパ、６はｐ＋
ｍチャネル・ス） 、 、＜、７ ’ｌｄ高負荷ｗ１圧
が印加されるＰ十型ト°レイン領斌、７は通常のＰ十型
ドレイン領域、８はＰ−型オフセ、ト領域、９はＰ十型
ソース領域、Ｔ４はＰチャネル高耐圧ＭＩＤ）ランジス
タ、Ｔｌｌ＆＋ ＴｗｂはＰチャネル通常耐圧ＭＩＳ）
ランジスタを示す。 第 １ 図
に有利なトランジスタ回路図、第２図及び第３図は本発
明の一実施例の要部断面図で、第４図（ａ）乃至億）は
本発明の一製造方法例忙於ける工程断面図である。 図に於て、１はＰ型半導体基板、２はＮウェル領域、３
及び３′はフィールド絶縁膜、４はＮ＋＋型チャネル・
ストッパ、５はＮ十型チャネル拳ストッパ、６はｐ＋
ｍチャネル・ス） 、 、＜、７ ’ｌｄ高負荷ｗ１圧
が印加されるＰ十型ト°レイン領斌、７は通常のＰ十型
ドレイン領域、８はＰ−型オフセ、ト領域、９はＰ十型
ソース領域、Ｔ４はＰチャネル高耐圧ＭＩＤ）ランジス
タ、Ｔｌｌ＆＋ ＴｗｂはＰチャネル通常耐圧ＭＩＳ）
ランジスタを示す。 第 １ 図
Claims (1)
- Ｐ型半導体基板に該基板と逆導電型を有する不純物ウェ
ル領域を設け、該不純物ウェル内Ｋｒ６ウエルと同導電
型を有し、且つ不純物濃度の異なる二種以上のチャネル
・ストツノくを形成してなることを特徴とするＭ Ｉ
Ｓ型半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136662A JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136662A JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837946A true JPS5837946A (ja) | 1983-03-05 |
Family
ID=15180560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136662A Pending JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837946A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225857A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 相補型半導体装置の製造方法 |
| FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1981
- 1981-08-31 JP JP56136662A patent/JPS5837946A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225857A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 相補型半導体装置の製造方法 |
| FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
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