JPS5837946A - Mis型半導体集積回路装置 - Google Patents
Mis型半導体集積回路装置Info
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- JPS5837946A JPS5837946A JP56136662A JP13666281A JPS5837946A JP S5837946 A JPS5837946 A JP S5837946A JP 56136662 A JP56136662 A JP 56136662A JP 13666281 A JP13666281 A JP 13666281A JP S5837946 A JPS5837946 A JP S5837946A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMIS型半導体集積回路装置に係り、特にP型
半導体基板に設けられたNウェル内に通常の耐圧と高耐
圧のPチャネルMIS)ランジスタが並設されるMIS
型半導体集積回路装置の構造に関する。
半導体基板に設けられたNウェル内に通常の耐圧と高耐
圧のPチャネルMIS)ランジスタが並設されるMIS
型半導体集積回路装置の構造に関する。
高い動作電圧を要する装置、例えば螢光表示管外を[微
駆動させるのに用いる半導体集M回1鮎装置(IC)に
於ては、詔1図に示すように高耐圧の出力トランジスタ
T+のドレイン@Dのみに高電圧が印加される回路が構
成し得る面で、Pチャネル型で高耐圧MIS)ランジス
タを形成することが極めて有利である。なお図(於てT
v lTmは標準耐圧MIS)ランジスタ、■はインバ
ータ、FLは螢光表示管、Veeは低電圧電源配線、E
は高電圧電源を示している。
駆動させるのに用いる半導体集M回1鮎装置(IC)に
於ては、詔1図に示すように高耐圧の出力トランジスタ
T+のドレイン@Dのみに高電圧が印加される回路が構
成し得る面で、Pチャネル型で高耐圧MIS)ランジス
タを形成することが極めて有利である。なお図(於てT
v lTmは標準耐圧MIS)ランジスタ、■はインバ
ータ、FLは螢光表示管、Veeは低電圧電源配線、E
は高電圧電源を示している。
そのため従来はN型の半導体基板を用い、高耐圧を含む
総てのトランジスタをPチャネル型で形成することも行
われたが、この構造は該ICを形成する大部分のトラン
ジスタにNチャネル型を用いたもの(比して装置の動作
速度が劣るという間!aがあった。そこで動作速度を改
善する手段としてN型半導体基板にPウェルを設け、該
半導体ICK於いて大部分を占める高速動作を要するト
ランジスタをNチャネル型としてPウェル内に形成する
方法もある。然しウェルの不純物濃度は半導体基板の不
純物濃度に比べて一桁程度高くならざるを得ないので、
半導体基板上に高速動作トランジスタを形成するのに比
較すると半導体ICの動作速度は劣る。
総てのトランジスタをPチャネル型で形成することも行
われたが、この構造は該ICを形成する大部分のトラン
ジスタにNチャネル型を用いたもの(比して装置の動作
速度が劣るという間!aがあった。そこで動作速度を改
善する手段としてN型半導体基板にPウェルを設け、該
半導体ICK於いて大部分を占める高速動作を要するト
ランジスタをNチャネル型としてPウェル内に形成する
方法もある。然しウェルの不純物濃度は半導体基板の不
純物濃度に比べて一桁程度高くならざるを得ないので、
半導体基板上に高速動作トランジスタを形成するのに比
較すると半導体ICの動作速度は劣る。
以上の点を考慮するとP型半導体基板上に高速動作を要
する回路をNチャネルMIS)ランジスタを用いて形成
し、高耐圧を要する出力段のトランジスタをNウェル内
にPチャネルMIS)ランジスタとして形成するのが最
も有利な手段となる。そして同じNウェル内に高耐圧と
標準耐圧のPチャネルMISトランジスタが並設さ7す
る場合、これらトランジスタ近傍く形成される寄生フィ
ールド・トランジスタをONさせず(トランジスタ間の
分離を完全にする)、且つ寄生フィールド−トランジス
タの閾値電圧をそれぞれのトランジスタに要求される耐
圧に見合った閾値電圧に保つために、不純物濃度の異な
る二種以上のチャネル・ストッパカ必要になる。なぜな
らば高不純物濃度のチャネル、スト、パのみで素子分離
を行った際には、該チャネル・ストッパに当接するソー
ス・ドレイン等の接合耐圧の低下や、接合容量の増加郷
、素子性能の低下を招き、又これら性能低下を避けるた
めに、ソース・ドレイン領域からチャネル・ストッパを
離して形成した場合は集積度の低下を招くことによる。
する回路をNチャネルMIS)ランジスタを用いて形成
し、高耐圧を要する出力段のトランジスタをNウェル内
にPチャネルMIS)ランジスタとして形成するのが最
も有利な手段となる。そして同じNウェル内に高耐圧と
標準耐圧のPチャネルMISトランジスタが並設さ7す
る場合、これらトランジスタ近傍く形成される寄生フィ
ールド・トランジスタをONさせず(トランジスタ間の
分離を完全にする)、且つ寄生フィールド−トランジス
タの閾値電圧をそれぞれのトランジスタに要求される耐
圧に見合った閾値電圧に保つために、不純物濃度の異な
る二種以上のチャネル・ストッパカ必要になる。なぜな
らば高不純物濃度のチャネル、スト、パのみで素子分離
を行った際には、該チャネル・ストッパに当接するソー
ス・ドレイン等の接合耐圧の低下や、接合容量の増加郷
、素子性能の低下を招き、又これら性能低下を避けるた
めに、ソース・ドレイン領域からチャネル・ストッパを
離して形成した場合は集積度の低下を招くことによる。
本発明は上記知見に基づき、P型半導体基板にNウェル
領域を設け、該ウェル内に高耐圧トランジスタを含むP
チャネルMIS)ランジスタを形成し、回路を構成する
大部分のトランジスタをNチャネルMIS)ランジスタ
としてP型半導体基板内に形成して動作速度を向上せし
めたMIS型半導体集積回路装置の、Nウェル内に於け
る素子分離構造を提供する。
領域を設け、該ウェル内に高耐圧トランジスタを含むP
チャネルMIS)ランジスタを形成し、回路を構成する
大部分のトランジスタをNチャネルMIS)ランジスタ
としてP型半導体基板内に形成して動作速度を向上せし
めたMIS型半導体集積回路装置の、Nウェル内に於け
る素子分離構造を提供する。
即ち本発明はMIS型牛型体導体集積回路装置て、P型
半導体基板に該基板と逆導電型を有する不純物ウェル領
域を設け、該不純物ウェル内に該ウェルと同導電型を有
し、且つ不純物濃度の異なる二種以上のチャネル・スト
ッパを形成してなることを特像とする。
半導体基板に該基板と逆導電型を有する不純物ウェル領
域を設け、該不純物ウェル内に該ウェルと同導電型を有
し、且つ不純物濃度の異なる二種以上のチャネル・スト
ッパを形成してなることを特像とする。
以下本発明を一実施例について、第2図、第3図に示す
要部断面図及び第4図(a)乃至(g)K:示す工程断
面図を用いて詳細に説明する。
要部断面図及び第4図(a)乃至(g)K:示す工程断
面図を用いて詳細に説明する。
第2図及び第3図は本発明の構造を有するMIS型半導
体IC[於ける第1及び第2の実施例の要部断面図であ
る。そしてこれらの図に於て、1はP型半導体基板、2
はNウェル領域、3及び3′チヤネル・ストッパ、lt
P+型ドレイドレイン領域は高負荷電圧が印加されるP
十型ドレイン領斌、8はP−型オフセット領域、9はP
十型ソース領域、lOはN十型ドレイン領域、11はN
+型ソース領域、12はゲート絶縁膜、13は多結晶シ
リコン・ゲート電極、14は絶縁膜、15は金属配線、
T、 FiPチャネル高耐圧MIS)ランジスタ、TH
h、THhはPチャネル通常耐圧MISトランジスタ、
T6はNチャネルMIS)ランジスタを示している。
体IC[於ける第1及び第2の実施例の要部断面図であ
る。そしてこれらの図に於て、1はP型半導体基板、2
はNウェル領域、3及び3′チヤネル・ストッパ、lt
P+型ドレイドレイン領域は高負荷電圧が印加されるP
十型ドレイン領斌、8はP−型オフセット領域、9はP
十型ソース領域、lOはN十型ドレイン領域、11はN
+型ソース領域、12はゲート絶縁膜、13は多結晶シ
リコン・ゲート電極、14は絶縁膜、15は金属配線、
T、 FiPチャネル高耐圧MIS)ランジスタ、TH
h、THhはPチャネル通常耐圧MISトランジスタ、
T6はNチャネルMIS)ランジスタを示している。
これらの図から明らかなように、本発明の構造を有する
MIS型半導体ICK於て1%Nウェル領域2内の、高
耐圧素子即ちPチャネル高耐圧MIs)ランジスタT4
を分離しているフィールド絶縁1[3’の下部にN型の
高不純物濃度を有するN+十型チャネルeストッパ4が
設けられる。このN千十型チャネル・ストッパ4の不純
隼濃Ifは、該高耐圧MIS)ランジスタT4に接する
フィールド領域に生ずる寄生フィールド・トランジスタ
が、訪トランジスタに印加される高い負荷電圧によりO
Nする(フィールド反転する)ことのないような濃度K
M定される。そして第1.第2いずれの実施例に於ても
、N+十型チャネル番ストッパ4はP十型ドレイン領域
7′及びP+型ソースgA斌9等の拡散領域とは直かに
当接せしめない。
MIS型半導体ICK於て1%Nウェル領域2内の、高
耐圧素子即ちPチャネル高耐圧MIs)ランジスタT4
を分離しているフィールド絶縁1[3’の下部にN型の
高不純物濃度を有するN+十型チャネルeストッパ4が
設けられる。このN千十型チャネル・ストッパ4の不純
隼濃Ifは、該高耐圧MIS)ランジスタT4に接する
フィールド領域に生ずる寄生フィールド・トランジスタ
が、訪トランジスタに印加される高い負荷電圧によりO
Nする(フィールド反転する)ことのないような濃度K
M定される。そして第1.第2いずれの実施例に於ても
、N+十型チャネル番ストッパ4はP十型ドレイン領域
7′及びP+型ソースgA斌9等の拡散領域とは直かに
当接せしめない。
これは前記ドレイン領域7′、ソース領域9等拡散領域
に、接合耐圧の低下や接合容量の増加を生ぜしめないた
めである。なお第1の実施例に於ては第2図に示すよう
に高耐圧MISトランジスタT4のドレイン領域7′、
ソース領域9とN++型チャネル・ストッパ4との間に
は低不純物濃度のN十型チャネル・ストッパ5が介在せ
しめられているが、更に高接合耐圧、低接合容量を望む
際には第3図に示す第2の実施例のようにドレイン@斌
7’、ソース領域9とN◆十製型チャネルスト、パ4の
間に、N+型チャネル・ストッパよりも不純物湊度の低
いNウェル2をその11介在せしめる構造にする。又本
発明の構造に於てはいずれの場合も高負荷電圧が印加さ
れない通常耐圧のPチャネル型MIS)ランジスタフ5
a、T5b同士を分離するフィールド絶縁!113の下
部には、通草行われているように#M■Sトランジスタ
TB& e Tal+の電源電圧によりフィールド反
転が起ることのないような比較的低細物a度のN++チ
ャネル・ストッパ5が、素子の集積度を向−ヒさせるた
めにP中型ドレイン領域7及びP十型ソース愉域9に当
設して形成される。なおNウェル上の総てのフィールド
領域KN+”ltjノチャネル・スト、パを設けず、N
ウェル内に極く少数個形成される高耐圧トランジスタに
接するフィールド領域のみにN+十製型チャネルストッ
パを設けたのeよ、集積〆を低下せしめないためである
。
に、接合耐圧の低下や接合容量の増加を生ぜしめないた
めである。なお第1の実施例に於ては第2図に示すよう
に高耐圧MISトランジスタT4のドレイン領域7′、
ソース領域9とN++型チャネル・ストッパ4との間に
は低不純物濃度のN十型チャネル・ストッパ5が介在せ
しめられているが、更に高接合耐圧、低接合容量を望む
際には第3図に示す第2の実施例のようにドレイン@斌
7’、ソース領域9とN◆十製型チャネルスト、パ4の
間に、N+型チャネル・ストッパよりも不純物湊度の低
いNウェル2をその11介在せしめる構造にする。又本
発明の構造に於てはいずれの場合も高負荷電圧が印加さ
れない通常耐圧のPチャネル型MIS)ランジスタフ5
a、T5b同士を分離するフィールド絶縁!113の下
部には、通草行われているように#M■Sトランジスタ
TB& e Tal+の電源電圧によりフィールド反
転が起ることのないような比較的低細物a度のN++チ
ャネル・ストッパ5が、素子の集積度を向−ヒさせるた
めにP中型ドレイン領域7及びP十型ソース愉域9に当
設して形成される。なおNウェル上の総てのフィールド
領域KN+”ltjノチャネル・スト、パを設けず、N
ウェル内に極く少数個形成される高耐圧トランジスタに
接するフィールド領域のみにN+十製型チャネルストッ
パを設けたのeよ、集積〆を低下せしめないためである
。
なお本発明の半導体ICに於いて、P型半導体基板1@
埴VC形成されるNチャネルMIS)ランジスタT6に
対するP中型チャネル・ストッパ6の構造は通常のもの
と変わりがない。
埴VC形成されるNチャネルMIS)ランジスタT6に
対するP中型チャネル・ストッパ6の構造は通常のもの
と変わりがない。
次に上IC第1の実施例の構造を有するM OS、 I
Cを形成する方法を、一実施例について第4図(a)乃
至(g)K示す工程断面図を用いて説明する。
Cを形成する方法を、一実施例について第4図(a)乃
至(g)K示す工程断面図を用いて説明する。
上記半導体ICを形成するKは、例えば第4図(a)に
示すように、P型シリコン(St)基板21面に熱酸化
により二酸化シリコン(SiOl)膜22を形成し、次
いで該基板上に窒化シリコン(SisN4)膜を化学気
相成長し、通常の選択エツチングを行って、前記51o
t膜22上に素子形成領域23a、23b、23c、2
3d上を覆う51mN4パタ一ン24m、24b、24
c、24dを形成する。そして該基板上にNウェル形成
領域25′を表出する窓を有するレジスト膜26mを形
成し、該レジスト1126aをマスクとしてP型S1基
板21面に選択的にりんイオン(P十)の注入を行い、
レジスト膜26aを除去しT後高温アニール処理を行っ
てP型St基板21内KNウェル25を形成する。なお
図に於ては理解を容易にするためレジスト膜26aがそ
のま撞記載されている。
示すように、P型シリコン(St)基板21面に熱酸化
により二酸化シリコン(SiOl)膜22を形成し、次
いで該基板上に窒化シリコン(SisN4)膜を化学気
相成長し、通常の選択エツチングを行って、前記51o
t膜22上に素子形成領域23a、23b、23c、2
3d上を覆う51mN4パタ一ン24m、24b、24
c、24dを形成する。そして該基板上にNウェル形成
領域25′を表出する窓を有するレジスト膜26mを形
成し、該レジスト1126aをマスクとしてP型S1基
板21面に選択的にりんイオン(P十)の注入を行い、
レジスト膜26aを除去しT後高温アニール処理を行っ
てP型St基板21内KNウェル25を形成する。なお
図に於ては理解を容易にするためレジスト膜26aがそ
のま撞記載されている。
次いで第4図Cb)K示すように、し基板上KN◆+型
チャネル・ストッパ形成領域27′面を六出する窓を有
するレジスト膜26bを形成し、該レジスト膜26bを
マスクとして例えば砒講イオン(As+”) の選択
注入によりNウェル25内に高−11jAs注入額1d
1271を形成し、次いで第4図(=)に示すように、
該基板上に新らたにNウェル25面を表出する窓を有す
るレジスト膜26cを形成し、該レジスト膜26cと5
ilN4ノくターン24a + 24 b + 24
cをマスクとして、例えばAs”の選択注入を1:Tっ
て、Nウェル25内に低濃度Am注入領領域8′・を形
成する0次いで第4図(d)に示すように、該基板上に
新らπにNウェル25−ヒを覆うレジスl−111I2
6dを形成し、該レジスト膜26a及びst、N、
パターン24dをマスクと(、?例えば硼素イオン(B
+)の選択注入によりP型St基板21内に低#度B注
入領#29・を形成5isNa パターン24 a、
24 b、 24 c、24dを耐酸化マスクとして
選択熱酸化を行い1.該基板間にフィールドSin、膜
30m、30b、30c、Rod、30・を形成する。
チャネル・ストッパ形成領域27′面を六出する窓を有
するレジスト膜26bを形成し、該レジスト膜26bを
マスクとして例えば砒講イオン(As+”) の選択
注入によりNウェル25内に高−11jAs注入額1d
1271を形成し、次いで第4図(=)に示すように、
該基板上に新らたにNウェル25面を表出する窓を有す
るレジスト膜26cを形成し、該レジスト膜26cと5
ilN4ノくターン24a + 24 b + 24
cをマスクとして、例えばAs”の選択注入を1:Tっ
て、Nウェル25内に低濃度Am注入領領域8′・を形
成する0次いで第4図(d)に示すように、該基板上に
新らπにNウェル25−ヒを覆うレジスl−111I2
6dを形成し、該レジスト膜26a及びst、N、
パターン24dをマスクと(、?例えば硼素イオン(B
+)の選択注入によりP型St基板21内に低#度B注
入領#29・を形成5isNa パターン24 a、
24 b、 24 c、24dを耐酸化マスクとして
選択熱酸化を行い1.該基板間にフィールドSin、膜
30m、30b、30c、Rod、30・を形成する。
そしてこの際前記それぞれのイオン注入領域の不純物は
所望の拡散がなされて、フィールドS10.膜30m、
30b、30c、30d下部のNウェル25内に各素子
形成領域23m、23b、23cKそれぞれ接するN型
チャネル・ストッパ28が、更にフィールドs t O
,膜30m、30b下部のNウェル25内にはN型チャ
ネル・ストッパ28を介して高耐圧トランジスタが形成
される素子形成領域23aを囲むN”製チャネル・スト
ッパ27が形成される。又フィールド8101 Il!
30m、30d。
所望の拡散がなされて、フィールドS10.膜30m、
30b、30c、30d下部のNウェル25内に各素子
形成領域23m、23b、23cKそれぞれ接するN型
チャネル・ストッパ28が、更にフィールドs t O
,膜30m、30b下部のNウェル25内にはN型チャ
ネル・ストッパ28を介して高耐圧トランジスタが形成
される素子形成領域23aを囲むN”製チャネル・スト
ッパ27が形成される。又フィールド8101 Il!
30m、30d。
30c下部のP型81基板21内にはP中型チャネル・
ストッパ29が形成される。なお該チャネル・ストッパ
形成のために高温アニール処理が併用されることもある
・ 次いで前記S1.N、パターン24 m @ 24 b
+24c、24d及びその下部の810象膜22を除
去しそれぞれの素子形成領域KNウェル25或るいはP
型81基板21面を表出せしめた彼、通常CMO8等を
形成する方法に準じて各素子形成領域に第4図(flK
示すようKMOSトランジスタが形成される。但し、P
−MO8高耐圧素子部は低濃度のオフセット領域が形成
される。な訃第4図(flに於て31はゲート酸化膜、
32は多結晶8%ゲート電極、311P−型オフセット
@埴、34はP+型ドレイン領斌、35はP+型ソース
領埴36FiN+型ソース・ドレイン領域、T4はPチ
ャネル高耐圧MOSトランジスタ、TB& + Tab
はPチャネル通常耐圧MO8)ランジスタ、T6はNチ
ャネルMO8)ランジスタを示す。
ストッパ29が形成される。なお該チャネル・ストッパ
形成のために高温アニール処理が併用されることもある
・ 次いで前記S1.N、パターン24 m @ 24 b
+24c、24d及びその下部の810象膜22を除
去しそれぞれの素子形成領域KNウェル25或るいはP
型81基板21面を表出せしめた彼、通常CMO8等を
形成する方法に準じて各素子形成領域に第4図(flK
示すようKMOSトランジスタが形成される。但し、P
−MO8高耐圧素子部は低濃度のオフセット領域が形成
される。な訃第4図(flに於て31はゲート酸化膜、
32は多結晶8%ゲート電極、311P−型オフセット
@埴、34はP+型ドレイン領斌、35はP+型ソース
領埴36FiN+型ソース・ドレイン領域、T4はPチ
ャネル高耐圧MOSトランジスタ、TB& + Tab
はPチャネル通常耐圧MO8)ランジスタ、T6はNチ
ャネルMO8)ランジスタを示す。
次いで通常用いられる方法により、第4図(g)に示す
ようにりん珪酸ガラス等の?砂膜37の形成、#1縁換
37に対する電極窓の形成、該電極窓に於てドレイン領
域、ソース領竣、ゲート電極に接する金属配@3Bの形
成がなされた後、図示しないがカバーii!縁膜の形成
郷がなされて本発明の構造を備えたMO8ICが提供さ
れる。
ようにりん珪酸ガラス等の?砂膜37の形成、#1縁換
37に対する電極窓の形成、該電極窓に於てドレイン領
域、ソース領竣、ゲート電極に接する金属配@3Bの形
成がなされた後、図示しないがカバーii!縁膜の形成
郷がなされて本発明の構造を備えたMO8ICが提供さ
れる。
なお本発明は三種類以上の異なった耐圧を有するPチャ
ネルMIS)ランジスタをNウェル内に形成する際にも
適用できる。
ネルMIS)ランジスタをNウェル内に形成する際にも
適用できる。
以上説明したように本発明によればNウェル内に、接合
耐圧が高く接合容量の小さい高耐圧PチャネルMIS)
ランジスタと通常のPチャネルMIs)ランジスタを、
集積度を&度に低下せしめることなく並設することがで
きる。
耐圧が高く接合容量の小さい高耐圧PチャネルMIS)
ランジスタと通常のPチャネルMIs)ランジスタを、
集積度を&度に低下せしめることなく並設することがで
きる。
従ってNチャネルMr、)ランジスタで高、速論坪回路
が形成されており、且つ螢光表示管等嶌篭圧駆動装置の
制御に有利な高集積度の牛導体集積回路装置が形成でき
る。
が形成されており、且つ螢光表示管等嶌篭圧駆動装置の
制御に有利な高集積度の牛導体集積回路装置が形成でき
る。
第1図は高い動作電圧を要する装置を直接駆動させるの
に有利なトランジスタ回路図、第2図及び第3図は本発
明の一実施例の要部断面図で、第4図(a)乃至億)は
本発明の一製造方法例忙於ける工程断面図である。 図に於て、1はP型半導体基板、2はNウェル領域、3
及び3′はフィールド絶縁膜、4はN++型チャネル・
ストッパ、5はN十型チャネル拳ストッパ、6はp+
mチャネル・ス) 、 、<、7 ’ld高負荷w1圧
が印加されるP十型ト°レイン領斌、7は通常のP十型
ドレイン領域、8はP−型オフセ、ト領域、9はP十型
ソース領域、T4はPチャネル高耐圧MID)ランジス
タ、Tll&+ TwbはPチャネル通常耐圧MIS)
ランジスタを示す。 第 1 図
に有利なトランジスタ回路図、第2図及び第3図は本発
明の一実施例の要部断面図で、第4図(a)乃至億)は
本発明の一製造方法例忙於ける工程断面図である。 図に於て、1はP型半導体基板、2はNウェル領域、3
及び3′はフィールド絶縁膜、4はN++型チャネル・
ストッパ、5はN十型チャネル拳ストッパ、6はp+
mチャネル・ス) 、 、<、7 ’ld高負荷w1圧
が印加されるP十型ト°レイン領斌、7は通常のP十型
ドレイン領域、8はP−型オフセ、ト領域、9はP十型
ソース領域、T4はPチャネル高耐圧MID)ランジス
タ、Tll&+ TwbはPチャネル通常耐圧MIS)
ランジスタを示す。 第 1 図
Claims (1)
- P型半導体基板に該基板と逆導電型を有する不純物ウェ
ル領域を設け、該不純物ウェル内Kr6ウエルと同導電
型を有し、且つ不純物濃度の異なる二種以上のチャネル
・ストツノくを形成してなることを特徴とするM I
S型半導体集積回路装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56136662A JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Mis型半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56136662A JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Mis型半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5837946A true JPS5837946A (ja) | 1983-03-05 |
Family
ID=15180560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56136662A Pending JPS5837946A (ja) | 1981-08-31 | 1981-08-31 | Mis型半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5837946A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61225857A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 相補型半導体装置の製造方法 |
FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1981
- 1981-08-31 JP JP56136662A patent/JPS5837946A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61225857A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 相補型半導体装置の製造方法 |
FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
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