JP3125752B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、高耐圧ＭＯＳトランジスタと通常の
ＭＯＳトランジスタを混載する半導体装置の製造方法に
関する。
方法に関し、特に、高耐圧ＭＯＳトランジスタと通常の
ＭＯＳトランジスタを混載する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタと通常の耐圧
のＭＯＳトランジスタとを同一の半導体基板に形成する
従来の半導体装置の製造方法を図面を参照して説明す
る。図５及び図６は、従来の半導体装置の製造方法を模
式的に説明するための断面図であり、（ａ）は高耐圧Ｍ
ＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭＯＳ
トランジスタを示す図である。
のＭＯＳトランジスタとを同一の半導体基板に形成する
従来の半導体装置の製造方法を図面を参照して説明す
る。図５及び図６は、従来の半導体装置の製造方法を模
式的に説明するための断面図であり、（ａ）は高耐圧Ｍ
ＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭＯＳ
トランジスタを示す図である。
【０００３】まず、図５（ａ）に示すように、半導体基
板１の高耐圧ＭＯＳトランジスタの形成領域１２に、第
１導電型のウェル形成のための低濃度イオン注入によっ
て、第１のソース領域３ａ、第１のドレイン領域３ｂを
形成する。その後、例えば、モート法によって、素子分
離絶縁膜（図示せず）を形成し、続いて、例えば、熱酸
化によって、高耐圧トランジスタ形成領域１２及び通常
耐圧トランジスタ形成領域１３に絶縁膜をそれぞれ形成
する。
板１の高耐圧ＭＯＳトランジスタの形成領域１２に、第
１導電型のウェル形成のための低濃度イオン注入によっ
て、第１のソース領域３ａ、第１のドレイン領域３ｂを
形成する。その後、例えば、モート法によって、素子分
離絶縁膜（図示せず）を形成し、続いて、例えば、熱酸
化によって、高耐圧トランジスタ形成領域１２及び通常
耐圧トランジスタ形成領域１３に絶縁膜をそれぞれ形成
する。
【０００４】そして、公知のフォトリソグラフィー技術
とウェットエッチングとによって、形成領域１３の絶縁
膜を除去する。続いて、例えば、熱酸化によって、高耐
圧トランジスタ形成領域１２に、例えば、膜厚３０ｎｍ
の第１のゲート絶縁膜５を、通常耐圧トランジスタ形成
領域１３に、例えば、膜厚２０ｎｍの第２のゲート絶縁
膜６をそれぞれ形成する。次いで、ＣＶＤ法（化学的気
相成長法）によって、例えば、膜厚２８０ｎｍのゲート
電極形成膜を成膜した後で、フォトリソグラフィー技術
とドライエッチングとによって、第１のゲート電極７と
第２のゲート電極８とを形成する。
とウェットエッチングとによって、形成領域１３の絶縁
膜を除去する。続いて、例えば、熱酸化によって、高耐
圧トランジスタ形成領域１２に、例えば、膜厚３０ｎｍ
の第１のゲート絶縁膜５を、通常耐圧トランジスタ形成
領域１３に、例えば、膜厚２０ｎｍの第２のゲート絶縁
膜６をそれぞれ形成する。次いで、ＣＶＤ法（化学的気
相成長法）によって、例えば、膜厚２８０ｎｍのゲート
電極形成膜を成膜した後で、フォトリソグラフィー技術
とドライエッチングとによって、第１のゲート電極７と
第２のゲート電極８とを形成する。
【０００５】続いて、図６に示すように、低濃度のイオ
ン注入を行なうことによって、第２のゲート電極８の両
側下の半導体基板１上層に低濃度拡散層９を形成する。
このとき、同時に第１のゲート電極７の両側下の半導体
基板１上層にも低濃度拡散層９が形成される。続いて、
ＣＶＤ法によってサイドウォール形成膜を成膜した後、
エッチバックによって第１のゲート電極７と第２のゲー
ト電極８の側面にサイドウォール１０を形成する。次い
で、フォトリソグラフィー技術を用いて、通常耐圧トラ
ンジスタ形成領域１３にのみ、高濃度のイオン注入を行
なうことによって、第２のゲート電極８の両側下の半導
体基板１上層に第２のソース領域１１ａ及び第２のドレ
イン領域１１ｂを形成する。
ン注入を行なうことによって、第２のゲート電極８の両
側下の半導体基板１上層に低濃度拡散層９を形成する。
このとき、同時に第１のゲート電極７の両側下の半導体
基板１上層にも低濃度拡散層９が形成される。続いて、
ＣＶＤ法によってサイドウォール形成膜を成膜した後、
エッチバックによって第１のゲート電極７と第２のゲー
ト電極８の側面にサイドウォール１０を形成する。次い
で、フォトリソグラフィー技術を用いて、通常耐圧トラ
ンジスタ形成領域１３にのみ、高濃度のイオン注入を行
なうことによって、第２のゲート電極８の両側下の半導
体基板１上層に第２のソース領域１１ａ及び第２のドレ
イン領域１１ｂを形成する。
【０００６】ここで、図４に高耐圧トランジスタにおけ
るドレイン−ソース間耐圧のＮウェル−ゲート間隔依存
性を示す。図からわかるように、高耐圧トランジスタの
ドレイン−ソース間耐圧に、Ｐウェル２−低濃度拡散層
９間耐圧が影響を与えないためには、Ｎウェルとゲート
との間隔Ｌ３を０．５μｍ以上にする必要がある。した
がって、チャネル長Ｌ０を３μｍとすると、従来例にお
ける高耐圧トランジスタのゲート長は４μｍとなる。
るドレイン−ソース間耐圧のＮウェル−ゲート間隔依存
性を示す。図からわかるように、高耐圧トランジスタの
ドレイン−ソース間耐圧に、Ｐウェル２−低濃度拡散層
９間耐圧が影響を与えないためには、Ｎウェルとゲート
との間隔Ｌ３を０．５μｍ以上にする必要がある。した
がって、チャネル長Ｌ０を３μｍとすると、従来例にお
ける高耐圧トランジスタのゲート長は４μｍとなる。
【０００７】
【発明が解決しようとする課題】例えば、Ｎウェルを拡
散層としたウェルトランジス等の高耐圧ＭＯＳトランジ
スタと、例えば、ＬＤＤ型トランジスタ等の通常の耐圧
のＭＯＳトランジスタとを同一半導体基板に形成する従
来の製造方法では、ＬＤＤ型トランジスタのＮ―拡散層
を形成するためのイオン注入に対して、フォトレジスト
をマスクに用いて、ウェルトランジスタの接合耐圧の低
下を防いでいた。
散層としたウェルトランジス等の高耐圧ＭＯＳトランジ
スタと、例えば、ＬＤＤ型トランジスタ等の通常の耐圧
のＭＯＳトランジスタとを同一半導体基板に形成する従
来の製造方法では、ＬＤＤ型トランジスタのＮ―拡散層
を形成するためのイオン注入に対して、フォトレジスト
をマスクに用いて、ウェルトランジスタの接合耐圧の低
下を防いでいた。
【０００８】更に、このリソグラフィー工程を削減する
ために、フォトレジストの代りにゲートをマスクとして
用いることが提案されたが、この場合、ウェルトランジ
スタ形成領域では、ゲートマスクによって、Ｎ―がＰウ
ェル拡散層との接合耐圧に影響を与えないために、Ｐウ
ェル拡散層とＮ―との距離を確保する必要がある。この
ため、フォトレジストマスクを用いた場合と比べて、高
耐圧トランジスタのサイズが増加し、また、拡散層とゲ
ート間の容量が大きくなるため、動作時間も増加すると
いう問題が生じる。
ために、フォトレジストの代りにゲートをマスクとして
用いることが提案されたが、この場合、ウェルトランジ
スタ形成領域では、ゲートマスクによって、Ｎ―がＰウ
ェル拡散層との接合耐圧に影響を与えないために、Ｐウ
ェル拡散層とＮ―との距離を確保する必要がある。この
ため、フォトレジストマスクを用いた場合と比べて、高
耐圧トランジスタのサイズが増加し、また、拡散層とゲ
ート間の容量が大きくなるため、動作時間も増加すると
いう問題が生じる。
【０００９】本発明の目的は、高耐圧ＭＯＳトランジス
タと通常の耐圧のＭＯＳトランジスタとを同一半導体基
板に形成する半導体装置に関し、高耐圧トランジスタの
サイズを小さくし、また、動作時間を短くすることがで
きる半導体装置の製造方法を提供することにある。
タと通常の耐圧のＭＯＳトランジスタとを同一半導体基
板に形成する半導体装置に関し、高耐圧トランジスタの
サイズを小さくし、また、動作時間を短くすることがで
きる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、（ａ）高耐圧ＭＯＳトランジスタと通常の耐
圧のＭＯＳトランジスタとが混載される半導体基板の前
記高耐圧ＭＯＳトランジスタの形成領域に、ウェル形成
の１回目のイオン注入によって、第１のソース／ドレイ
ン領域を形成する工程と、（ｂ）前記高耐圧ＭＯＳトラ
ンジスタの形成領域の前記第１のソース／ドレイン領域
の上層または内部に所定の厚さの素子分離絶縁膜を形成
する工程と、（ｃ）前記高耐圧ＭＯＳトランジスタ形成
領域の上面に、第１のゲート絶縁膜を形成する工程と、
（ｄ）前記通常の耐圧のＭＯＳトランジスタ形成領域の
上面に、前記第１のゲート絶縁膜よりも薄い第２のゲー
ト絶縁膜を形成する工程と、（ｅ）前記第１のゲート絶
縁膜上に第１のゲート電極を形成するとともに、前記第
２のゲート絶縁膜上に第２のゲート電極を形成する工程
と、（ｆ）２回目のイオン注入によって前記第２のゲー
ト電極の両側下部に低濃度拡散層を形成する工程と、
（ｇ）前記第１のゲート電極と前記第２のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧ＭＯＳトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、３回目のイオン注入を行なうことに
より、前記第２のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第２のソース／ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、前記（ｆ）の２回目のイオン注入に際して、前記
（ｂ）の工程で形成した前記素子分離酸化膜をイオン注
入に対するマスクとして用いるものであり、前記素子分
離絶縁膜の厚さは、前記（ｆ）の２回目のイオン注入の
イオンが貫通しないような厚さに設定されていることが
好ましい。
造方法は、（ａ）高耐圧ＭＯＳトランジスタと通常の耐
圧のＭＯＳトランジスタとが混載される半導体基板の前
記高耐圧ＭＯＳトランジスタの形成領域に、ウェル形成
の１回目のイオン注入によって、第１のソース／ドレイ
ン領域を形成する工程と、（ｂ）前記高耐圧ＭＯＳトラ
ンジスタの形成領域の前記第１のソース／ドレイン領域
の上層または内部に所定の厚さの素子分離絶縁膜を形成
する工程と、（ｃ）前記高耐圧ＭＯＳトランジスタ形成
領域の上面に、第１のゲート絶縁膜を形成する工程と、
（ｄ）前記通常の耐圧のＭＯＳトランジスタ形成領域の
上面に、前記第１のゲート絶縁膜よりも薄い第２のゲー
ト絶縁膜を形成する工程と、（ｅ）前記第１のゲート絶
縁膜上に第１のゲート電極を形成するとともに、前記第
２のゲート絶縁膜上に第２のゲート電極を形成する工程
と、（ｆ）２回目のイオン注入によって前記第２のゲー
ト電極の両側下部に低濃度拡散層を形成する工程と、
（ｇ）前記第１のゲート電極と前記第２のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧ＭＯＳトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、３回目のイオン注入を行なうことに
より、前記第２のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第２のソース／ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、前記（ｆ）の２回目のイオン注入に際して、前記
（ｂ）の工程で形成した前記素子分離酸化膜をイオン注
入に対するマスクとして用いるものであり、前記素子分
離絶縁膜の厚さは、前記（ｆ）の２回目のイオン注入の
イオンが貫通しないような厚さに設定されていることが
好ましい。
【００１１】本発明の製造方法により、高耐圧ＭＯＳト
ランジスタと通常の耐圧のＭＯＳトランジスタとが同一
半導体基板に混載される半導体装置であって、前記半導
体基板に形成される前記高耐圧ＭＯＳトランジスタのソ
ース／ドレイン領域の上層または内部に所定の厚さの素
子分離絶縁膜が配設されているものを製造することがで
きる。
ランジスタと通常の耐圧のＭＯＳトランジスタとが同一
半導体基板に混載される半導体装置であって、前記半導
体基板に形成される前記高耐圧ＭＯＳトランジスタのソ
ース／ドレイン領域の上層または内部に所定の厚さの素
子分離絶縁膜が配設されているものを製造することがで
きる。
【００１２】本発明の製造方法により製造することがで
きる前記半導体装置においては、前記素子分離絶縁膜の
上層に、前記半導体基板の法線方向から見て、前記素子
分離絶縁膜の端部において、その一部が重なるようにゲ
ート電極が形成されている構成としてもよく、前記素子
分離絶縁膜の厚さは、前記通常の耐圧のＭＯＳトランジ
スタ領域の低濃度拡散層の形成に際して、注入されるイ
オンが貫通しない厚さに設定されていることが好まし
い。なお、本願明細書において、本発明の製造方法によ
り製造した半導体装置を、本発明に係る半導体装置、あ
るいは本発明の実施例に係る半導体装置と記載する場合
がある。
きる前記半導体装置においては、前記素子分離絶縁膜の
上層に、前記半導体基板の法線方向から見て、前記素子
分離絶縁膜の端部において、その一部が重なるようにゲ
ート電極が形成されている構成としてもよく、前記素子
分離絶縁膜の厚さは、前記通常の耐圧のＭＯＳトランジ
スタ領域の低濃度拡散層の形成に際して、注入されるイ
オンが貫通しない厚さに設定されていることが好まし
い。なお、本願明細書において、本発明の製造方法によ
り製造した半導体装置を、本発明に係る半導体装置、あ
るいは本発明の実施例に係る半導体装置と記載する場合
がある。
【００１３】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、高耐圧ＭＯＳトランジ
スタ（図２の（ａ））と通常の耐圧のＭＯＳトランジス
タ（図２の（ｂ））とが同一の半導体基板に混載される
半導体装置であって、高耐圧ＭＯＳトランジスタのソー
ス／ドレイン領域（図２の（ａ）の３ａ、３ｂ）の上層
に、所定の厚さの素子分離絶縁膜（図２の（ａ）の４）
が配設され、半導体基板の法線方向から見て、素子分離
絶縁膜の端部において、その一部が重なるようにゲート
電極（図２の（ａ）の７）が形成されている。
好ましい一実施の形態において、高耐圧ＭＯＳトランジ
スタ（図２の（ａ））と通常の耐圧のＭＯＳトランジス
タ（図２の（ｂ））とが同一の半導体基板に混載される
半導体装置であって、高耐圧ＭＯＳトランジスタのソー
ス／ドレイン領域（図２の（ａ）の３ａ、３ｂ）の上層
に、所定の厚さの素子分離絶縁膜（図２の（ａ）の４）
が配設され、半導体基板の法線方向から見て、素子分離
絶縁膜の端部において、その一部が重なるようにゲート
電極（図２の（ａ）の７）が形成されている。
【００１４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１５】［実施例１］本発明の第１の実施例につい
て、図面を参照して説明する。図１及び図２は、本発明
の第１の実施例に係る半導体装置の構造を模式的に説明
するための図であり、（ａ）は高耐圧ＭＯＳトランジス
タを示し、（ｂ）は通常の耐圧のＭＯＳトランジスタを
示す図である。
て、図面を参照して説明する。図１及び図２は、本発明
の第１の実施例に係る半導体装置の構造を模式的に説明
するための図であり、（ａ）は高耐圧ＭＯＳトランジス
タを示し、（ｂ）は通常の耐圧のＭＯＳトランジスタを
示す図である。
【００１６】図１に示すように、半導体基板１の高耐圧
トランジスタ形成領域１２に、第１導電型のウェル形成
の低ドーズのイオン注入によって第１のソース領域３ａ
及び第１のドレイン領域３ｂを形成する。その後、モー
ト法によって素子分離絶縁膜４を形成する。ここで、図
に示すように、チャネル長Ｌ０は前記素子分離絶縁膜の
間隔によって決定される。
トランジスタ形成領域１２に、第１導電型のウェル形成
の低ドーズのイオン注入によって第１のソース領域３ａ
及び第１のドレイン領域３ｂを形成する。その後、モー
ト法によって素子分離絶縁膜４を形成する。ここで、図
に示すように、チャネル長Ｌ０は前記素子分離絶縁膜の
間隔によって決定される。
【００１７】次いで、例えば、熱酸化によって、高耐圧
トランジスタ形成領域１２及び通常耐圧トランジスタ形
成領域１３に絶縁膜をそれぞれ形成する。そして、公知
のフォトリソグラフィー技術とウェットエッチングとに
よって、通常耐圧トランジスタ形成領域１３の絶縁膜を
除去する。続いて、例えば、熱酸化によって、高耐圧ト
ランジスタ形成領域１２の、例えば、膜厚３０ｎｍの第
１のゲート絶縁膜５を、通常耐圧トランジスタ形成領域
１３に、例えば、膜厚２０ｎｍの第２のゲート絶縁膜６
をそれぞれ形成する。
トランジスタ形成領域１２及び通常耐圧トランジスタ形
成領域１３に絶縁膜をそれぞれ形成する。そして、公知
のフォトリソグラフィー技術とウェットエッチングとに
よって、通常耐圧トランジスタ形成領域１３の絶縁膜を
除去する。続いて、例えば、熱酸化によって、高耐圧ト
ランジスタ形成領域１２の、例えば、膜厚３０ｎｍの第
１のゲート絶縁膜５を、通常耐圧トランジスタ形成領域
１３に、例えば、膜厚２０ｎｍの第２のゲート絶縁膜６
をそれぞれ形成する。
【００１８】次いで、ＣＶＤ法（化学的気相成長法）に
よって、例えば、膜厚２８０ｎｍのゲート電極形成膜を
成膜した後、公知のフォトリソグラフィー技術とドライ
エッチングとによって、第１のゲート電極７と第２のゲ
ート電極８とを形成する。ここで、第１のゲート電極７
は、チャネル長Ｌ０に、それぞれの端側における素子分
離絶縁膜４に対する重ねあわせ余裕Ｌ１を加えた長さと
なるが、Ｌ１は現状のリソグラフィー技術から０．０５
μｍ以上あれば充分である。
よって、例えば、膜厚２８０ｎｍのゲート電極形成膜を
成膜した後、公知のフォトリソグラフィー技術とドライ
エッチングとによって、第１のゲート電極７と第２のゲ
ート電極８とを形成する。ここで、第１のゲート電極７
は、チャネル長Ｌ０に、それぞれの端側における素子分
離絶縁膜４に対する重ねあわせ余裕Ｌ１を加えた長さと
なるが、Ｌ１は現状のリソグラフィー技術から０．０５
μｍ以上あれば充分である。
【００１９】続いて、図２に示すように、低濃度のイオ
ン注入を行なうことによって、第２のゲート電極８の両
側下の半導体基板１上層に低濃度拡散層９を形成する。
ここで本実施例では、高耐圧トランジスタ形成領域１２
の第１のゲート電極７の両側には素子分離絶縁膜４があ
るために、従来例のように第１のゲート電極７の両側下
の半導体基板１上層に低濃度拡散層が形成されることは
ない。
ン注入を行なうことによって、第２のゲート電極８の両
側下の半導体基板１上層に低濃度拡散層９を形成する。
ここで本実施例では、高耐圧トランジスタ形成領域１２
の第１のゲート電極７の両側には素子分離絶縁膜４があ
るために、従来例のように第１のゲート電極７の両側下
の半導体基板１上層に低濃度拡散層が形成されることは
ない。
【００２０】続いて、ＣＶＤ法によってサイドウォール
形成膜を成膜した後、エッチバックによって第１のゲー
ト電極７と第２のゲート電極８の側面にサイドウォール
１０を形成する。次いで、公知のフォトリソグラフィー
技術を用いて、通常耐圧トランジスタ形成領域１３にの
み、高濃度のイオン注入を行なうことによって、第２の
ゲート電極８の両側下の半導体基板１上層に第２のソー
ス領域１１ａ及び第２のドレイン領域１１ｂを形成す
る。
形成膜を成膜した後、エッチバックによって第１のゲー
ト電極７と第２のゲート電極８の側面にサイドウォール
１０を形成する。次いで、公知のフォトリソグラフィー
技術を用いて、通常耐圧トランジスタ形成領域１３にの
み、高濃度のイオン注入を行なうことによって、第２の
ゲート電極８の両側下の半導体基板１上層に第２のソー
ス領域１１ａ及び第２のドレイン領域１１ｂを形成す
る。
【００２１】ここで、例えば、チャネル長Ｌ０を３μ
ｍ、それぞれの端側における素子分離絶縁膜４に対する
重ねあわせ余裕Ｌ１を０．０５μｍとすると、本実施例
の高耐圧トランジスタのゲート長は３．１μｍであり、
低濃度拡散層（Ｎ―）がＰウェル拡散層との接合耐圧に
影響を与えないために必要なＰウェル拡散層と低濃度拡
散層（Ｎ―）との距離を確保する従来例と比べて、２
２．５％縮小が可能である。また、本実施例の拡散層容
量は、構造上、拡散層とゲート間の容量が小さくなり、
動作速度の向上が可能となる。
ｍ、それぞれの端側における素子分離絶縁膜４に対する
重ねあわせ余裕Ｌ１を０．０５μｍとすると、本実施例
の高耐圧トランジスタのゲート長は３．１μｍであり、
低濃度拡散層（Ｎ―）がＰウェル拡散層との接合耐圧に
影響を与えないために必要なＰウェル拡散層と低濃度拡
散層（Ｎ―）との距離を確保する従来例と比べて、２
２．５％縮小が可能である。また、本実施例の拡散層容
量は、構造上、拡散層とゲート間の容量が小さくなり、
動作速度の向上が可能となる。
【００２２】［実施例２］次に、本発明の第２の実施例
について、図面を参照して説明する。図３及び図４は、
本発明の第２の実施例に係る半導体装置の構造を模式的
に説明するための図であり、（ａ）は高耐圧ＭＯＳトラ
ンジスタを示し、（ｂ）は通常の耐圧のＭＯＳトランジ
スタを示す図である。
について、図面を参照して説明する。図３及び図４は、
本発明の第２の実施例に係る半導体装置の構造を模式的
に説明するための図であり、（ａ）は高耐圧ＭＯＳトラ
ンジスタを示し、（ｂ）は通常の耐圧のＭＯＳトランジ
スタを示す図である。
【００２３】第２の実施例は、前記した第１の実施例と
異なり、素子分離にはシャロートレンチ分離４を用いる
ことを特徴とする。このため、第１の実施例と比べてゲ
ート電極段差が低減できる。
異なり、素子分離にはシャロートレンチ分離４を用いる
ことを特徴とする。このため、第１の実施例と比べてゲ
ート電極段差が低減できる。
【００２４】また、ここで必要とされるゲート長は、第
１の実施例のゲート長（チャネル長Ｌ０＋素子分離４と
ゲート７の重ね合わせ余裕Ｌ１）に、Ｎウェル３ａ、３
ｂと素子分離４との重ね合わせ余裕Ｌ２を加えたものと
なるが、Ｌ１、Ｌ２は現状のリソグラフィー技術から
０．０５μｍ以上あれば充分である。従って、例えば、
チャネル長Ｌ０を３μｍとすると、本実施例の高耐圧ト
ランジスタのゲート長は３．２μｍであり、従来例と比
べて２０％縮小が可能である。また、本実施例の拡散層
容量は、前記した第１の実施例と同様に、構造上、拡散
層とゲート間の容量が小さくなり、動作速度の向上が可
能となる。
１の実施例のゲート長（チャネル長Ｌ０＋素子分離４と
ゲート７の重ね合わせ余裕Ｌ１）に、Ｎウェル３ａ、３
ｂと素子分離４との重ね合わせ余裕Ｌ２を加えたものと
なるが、Ｌ１、Ｌ２は現状のリソグラフィー技術から
０．０５μｍ以上あれば充分である。従って、例えば、
チャネル長Ｌ０を３μｍとすると、本実施例の高耐圧ト
ランジスタのゲート長は３．２μｍであり、従来例と比
べて２０％縮小が可能である。また、本実施例の拡散層
容量は、前記した第１の実施例と同様に、構造上、拡散
層とゲート間の容量が小さくなり、動作速度の向上が可
能となる。
【００２５】
【発明の効果】以上、説明したように、本発明によれ
ば、高耐圧ＭＯＳトランジスタと通常の耐圧のＭＯＳト
ランジスタとを同一半導体基板に形成する半導体装置に
おいて、高耐圧トランジスタのサイズを小さくし、ま
た、動作時間を短くすることができるできるという効果
を奏する。
ば、高耐圧ＭＯＳトランジスタと通常の耐圧のＭＯＳト
ランジスタとを同一半導体基板に形成する半導体装置に
おいて、高耐圧トランジスタのサイズを小さくし、ま
た、動作時間を短くすることができるできるという効果
を奏する。
【００２６】その理由は、高耐圧のトランジスタの形成
領域において、通常の耐圧のＭＯＳトランジスタの低濃
度拡散層（Ｎ―）を形成するためのイオン注入に対する
マスクとして、素子分離酸化膜を用いるため、必要なゲ
ート長はチャネル長に素子分離とゲートの重ね合わせ余
裕を加えたものになるからである。
領域において、通常の耐圧のＭＯＳトランジスタの低濃
度拡散層（Ｎ―）を形成するためのイオン注入に対する
マスクとして、素子分離酸化膜を用いるため、必要なゲ
ート長はチャネル長に素子分離とゲートの重ね合わせ余
裕を加えたものになるからである。
【００２７】このため、高耐圧のトランジスタの形成領
域において、ゲートマスクによって、低濃度拡散層（Ｎ
―）がＰウェル拡散層との接合耐圧に影響を与えないた
めにＰウェル拡散層と低濃度拡散層（Ｎ―）との距離を
確保する必要がなく、高耐圧トランジスタのサイズを小
さくできる。また、従来例と比べて、構造上、拡散層と
ゲート間の容量が小さくなるため、動作時間を短くする
ことができる。
域において、ゲートマスクによって、低濃度拡散層（Ｎ
―）がＰウェル拡散層との接合耐圧に影響を与えないた
めにＰウェル拡散層と低濃度拡散層（Ｎ―）との距離を
確保する必要がなく、高耐圧トランジスタのサイズを小
さくできる。また、従来例と比べて、構造上、拡散層と
ゲート間の容量が小さくなるため、動作時間を短くする
ことができる。
【図１】本発明の第１の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
【図２】本発明の第１の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
【図３】本発明の第２の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
【図４】本発明の第２の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
を模式的に説明するための断面図であり、（ａ）は高耐
圧ＭＯＳトランジスタを示し、（ｂ）は通常の耐圧のＭ
ＯＳトランジスタを示す図である。
【図５】従来の半導体装置の構造を示す断面図であり、
（ａ）は高耐圧ＭＯＳトランジスタを示し、（ｂ）は通
常の耐圧のＭＯＳトランジスタを示す図である。
（ａ）は高耐圧ＭＯＳトランジスタを示し、（ｂ）は通
常の耐圧のＭＯＳトランジスタを示す図である。
【図６】従来の半導体装置の構造を示す断面図であり、
（ａ）は高耐圧ＭＯＳトランジスタを示し、（ｂ）は通
常の耐圧のＭＯＳトランジスタを示す図である。
（ａ）は高耐圧ＭＯＳトランジスタを示し、（ｂ）は通
常の耐圧のＭＯＳトランジスタを示す図である。
【図７】従来の接合耐圧のＮウェル−ゲート間隔依存性
を説明するための図である。
を説明するための図である。
１ 半導体基板 ２ Ｐウェル ３ａ 第１のソース領域 ３ｂ 第１のドレイン領域 ４ 素子分離絶縁膜 ５ 第１のゲート絶縁膜 ６ 第２のゲート絶縁膜 ７ 第１のゲート電極 ８ 第２のゲート電極 ９ 低濃度拡散層 １０ サイドウォール １１ａ 第２のソース領域 １１ｂ 第２のドレイン領域 １２ 高耐圧トランジスタ形成領域 １３ 通常耐圧トランジスタ形成領域 Ｌ０ チャネル長 Ｌ１ 素子分離絶縁膜とゲート電極の重ね合わせ余裕 Ｌ２ Ｎウェルと素子分離絶縁膜の重ね合わせ余裕 Ｌ３ Ｎウェルとゲート電極の間隔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234 H01L 27/088
Claims (2)
- 【請求項１】（ａ）高耐圧ＭＯＳトランジスタと通常の
耐圧のＭＯＳトランジスタとが混載される半導体基板の
前記高耐圧ＭＯＳトランジスタの形成領域に、ウェル形
成の１回目のイオン注入によって、第１のソース／ドレ
イン領域を形成する工程と、 （ｂ）前記高耐圧ＭＯＳトランジスタの形成領域の前記
第１のソース／ドレイン領域の上層または内部に所定の
厚さの素子分離絶縁膜を形成する工程と、 （ｃ）前記高耐圧ＭＯＳトランジスタ形成領域の上面
に、第１のゲート絶縁膜を形成する工程と、 （ｄ）前記通常の耐圧のＭＯＳトランジスタ形成領域の
上面に、前記第１のゲート絶縁膜よりも薄い第２のゲー
ト絶縁膜を形成する工程と、 （ｅ）前記第１のゲート絶縁膜上に第１のゲート電極を
形成するとともに、前記第２のゲート絶縁膜上に第２の
ゲート電極を形成する工程と、 （ｆ）２回目のイオン注入によって前記第２のゲート電
極の両側下部に低濃度拡散層を形成する工程と、 （ｇ）前記第１のゲート電極と前記第２のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧ＭＯＳトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、３回目のイオン注入を行なうことに
より、前記第２のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第２のソース／ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、 前記（ｆ）の２回目のイオン注入に際して、前記（ｂ）
の工程で形成した前記素子分離酸化膜をイオン注入に対
するマスクとして用いることを特徴とする半導体装置の
製造方法。 - 【請求項２】前記素子分離絶縁膜の厚さが、前記（ｆ）
の２回目のイオン注入のイオンが貫通しないような厚さ
に設定されていることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173174A JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173174A JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012837A JP2000012837A (ja) | 2000-01-14 |
| JP3125752B2 true JP3125752B2 (ja) | 2001-01-22 |
Family
ID=15955473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173174A Expired - Fee Related JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125752B2 (ja) |
-
1998
- 1998-06-19 JP JP10173174A patent/JP3125752B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000012837A (ja) | 2000-01-14 |
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Legal Events
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|---|---|---|---|
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