JP3125752B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3125752B2 JP3125752B2 JP10173174A JP17317498A JP3125752B2 JP 3125752 B2 JP3125752 B2 JP 3125752B2 JP 10173174 A JP10173174 A JP 10173174A JP 17317498 A JP17317498 A JP 17317498A JP 3125752 B2 JP3125752 B2 JP 3125752B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、高耐圧MOSトランジスタと通常の
MOSトランジスタを混載する半導体装置の製造方法に
関する。
方法に関し、特に、高耐圧MOSトランジスタと通常の
MOSトランジスタを混載する半導体装置の製造方法に
関する。
【0002】
【従来の技術】高耐圧MOSトランジスタと通常の耐圧
のMOSトランジスタとを同一の半導体基板に形成する
従来の半導体装置の製造方法を図面を参照して説明す
る。図5及び図6は、従来の半導体装置の製造方法を模
式的に説明するための断面図であり、(a)は高耐圧M
OSトランジスタを示し、(b)は通常の耐圧のMOS
トランジスタを示す図である。
のMOSトランジスタとを同一の半導体基板に形成する
従来の半導体装置の製造方法を図面を参照して説明す
る。図5及び図6は、従来の半導体装置の製造方法を模
式的に説明するための断面図であり、(a)は高耐圧M
OSトランジスタを示し、(b)は通常の耐圧のMOS
トランジスタを示す図である。
【0003】まず、図5(a)に示すように、半導体基
板1の高耐圧MOSトランジスタの形成領域12に、第
1導電型のウェル形成のための低濃度イオン注入によっ
て、第1のソース領域3a、第1のドレイン領域3bを
形成する。その後、例えば、モート法によって、素子分
離絶縁膜(図示せず)を形成し、続いて、例えば、熱酸
化によって、高耐圧トランジスタ形成領域12及び通常
耐圧トランジスタ形成領域13に絶縁膜をそれぞれ形成
する。
板1の高耐圧MOSトランジスタの形成領域12に、第
1導電型のウェル形成のための低濃度イオン注入によっ
て、第1のソース領域3a、第1のドレイン領域3bを
形成する。その後、例えば、モート法によって、素子分
離絶縁膜(図示せず)を形成し、続いて、例えば、熱酸
化によって、高耐圧トランジスタ形成領域12及び通常
耐圧トランジスタ形成領域13に絶縁膜をそれぞれ形成
する。
【0004】そして、公知のフォトリソグラフィー技術
とウェットエッチングとによって、形成領域13の絶縁
膜を除去する。続いて、例えば、熱酸化によって、高耐
圧トランジスタ形成領域12に、例えば、膜厚30nm
の第1のゲート絶縁膜5を、通常耐圧トランジスタ形成
領域13に、例えば、膜厚20nmの第2のゲート絶縁
膜6をそれぞれ形成する。次いで、CVD法(化学的気
相成長法)によって、例えば、膜厚280nmのゲート
電極形成膜を成膜した後で、フォトリソグラフィー技術
とドライエッチングとによって、第1のゲート電極7と
第2のゲート電極8とを形成する。
とウェットエッチングとによって、形成領域13の絶縁
膜を除去する。続いて、例えば、熱酸化によって、高耐
圧トランジスタ形成領域12に、例えば、膜厚30nm
の第1のゲート絶縁膜5を、通常耐圧トランジスタ形成
領域13に、例えば、膜厚20nmの第2のゲート絶縁
膜6をそれぞれ形成する。次いで、CVD法(化学的気
相成長法)によって、例えば、膜厚280nmのゲート
電極形成膜を成膜した後で、フォトリソグラフィー技術
とドライエッチングとによって、第1のゲート電極7と
第2のゲート電極8とを形成する。
【0005】続いて、図6に示すように、低濃度のイオ
ン注入を行なうことによって、第2のゲート電極8の両
側下の半導体基板1上層に低濃度拡散層9を形成する。
このとき、同時に第1のゲート電極7の両側下の半導体
基板1上層にも低濃度拡散層9が形成される。続いて、
CVD法によってサイドウォール形成膜を成膜した後、
エッチバックによって第1のゲート電極7と第2のゲー
ト電極8の側面にサイドウォール10を形成する。次い
で、フォトリソグラフィー技術を用いて、通常耐圧トラ
ンジスタ形成領域13にのみ、高濃度のイオン注入を行
なうことによって、第2のゲート電極8の両側下の半導
体基板1上層に第2のソース領域11a及び第2のドレ
イン領域11bを形成する。
ン注入を行なうことによって、第2のゲート電極8の両
側下の半導体基板1上層に低濃度拡散層9を形成する。
このとき、同時に第1のゲート電極7の両側下の半導体
基板1上層にも低濃度拡散層9が形成される。続いて、
CVD法によってサイドウォール形成膜を成膜した後、
エッチバックによって第1のゲート電極7と第2のゲー
ト電極8の側面にサイドウォール10を形成する。次い
で、フォトリソグラフィー技術を用いて、通常耐圧トラ
ンジスタ形成領域13にのみ、高濃度のイオン注入を行
なうことによって、第2のゲート電極8の両側下の半導
体基板1上層に第2のソース領域11a及び第2のドレ
イン領域11bを形成する。
【0006】ここで、図4に高耐圧トランジスタにおけ
るドレイン−ソース間耐圧のNウェル−ゲート間隔依存
性を示す。図からわかるように、高耐圧トランジスタの
ドレイン−ソース間耐圧に、Pウェル2−低濃度拡散層
9間耐圧が影響を与えないためには、Nウェルとゲート
との間隔L3を0.5μm以上にする必要がある。した
がって、チャネル長L0を3μmとすると、従来例にお
ける高耐圧トランジスタのゲート長は4μmとなる。
るドレイン−ソース間耐圧のNウェル−ゲート間隔依存
性を示す。図からわかるように、高耐圧トランジスタの
ドレイン−ソース間耐圧に、Pウェル2−低濃度拡散層
9間耐圧が影響を与えないためには、Nウェルとゲート
との間隔L3を0.5μm以上にする必要がある。した
がって、チャネル長L0を3μmとすると、従来例にお
ける高耐圧トランジスタのゲート長は4μmとなる。
【0007】
【発明が解決しようとする課題】例えば、Nウェルを拡
散層としたウェルトランジス等の高耐圧MOSトランジ
スタと、例えば、LDD型トランジスタ等の通常の耐圧
のMOSトランジスタとを同一半導体基板に形成する従
来の製造方法では、LDD型トランジスタのN―拡散層
を形成するためのイオン注入に対して、フォトレジスト
をマスクに用いて、ウェルトランジスタの接合耐圧の低
下を防いでいた。
散層としたウェルトランジス等の高耐圧MOSトランジ
スタと、例えば、LDD型トランジスタ等の通常の耐圧
のMOSトランジスタとを同一半導体基板に形成する従
来の製造方法では、LDD型トランジスタのN―拡散層
を形成するためのイオン注入に対して、フォトレジスト
をマスクに用いて、ウェルトランジスタの接合耐圧の低
下を防いでいた。
【0008】更に、このリソグラフィー工程を削減する
ために、フォトレジストの代りにゲートをマスクとして
用いることが提案されたが、この場合、ウェルトランジ
スタ形成領域では、ゲートマスクによって、N―がPウ
ェル拡散層との接合耐圧に影響を与えないために、Pウ
ェル拡散層とN―との距離を確保する必要がある。この
ため、フォトレジストマスクを用いた場合と比べて、高
耐圧トランジスタのサイズが増加し、また、拡散層とゲ
ート間の容量が大きくなるため、動作時間も増加すると
いう問題が生じる。
ために、フォトレジストの代りにゲートをマスクとして
用いることが提案されたが、この場合、ウェルトランジ
スタ形成領域では、ゲートマスクによって、N―がPウ
ェル拡散層との接合耐圧に影響を与えないために、Pウ
ェル拡散層とN―との距離を確保する必要がある。この
ため、フォトレジストマスクを用いた場合と比べて、高
耐圧トランジスタのサイズが増加し、また、拡散層とゲ
ート間の容量が大きくなるため、動作時間も増加すると
いう問題が生じる。
【0009】本発明の目的は、高耐圧MOSトランジス
タと通常の耐圧のMOSトランジスタとを同一半導体基
板に形成する半導体装置に関し、高耐圧トランジスタの
サイズを小さくし、また、動作時間を短くすることがで
きる半導体装置の製造方法を提供することにある。
タと通常の耐圧のMOSトランジスタとを同一半導体基
板に形成する半導体装置に関し、高耐圧トランジスタの
サイズを小さくし、また、動作時間を短くすることがで
きる半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、(a)高耐圧MOSトランジスタと通常の耐
圧のMOSトランジスタとが混載される半導体基板の前
記高耐圧MOSトランジスタの形成領域に、ウェル形成
の1回目のイオン注入によって、第1のソース/ドレイ
ン領域を形成する工程と、(b)前記高耐圧MOSトラ
ンジスタの形成領域の前記第1のソース/ドレイン領域
の上層または内部に所定の厚さの素子分離絶縁膜を形成
する工程と、(c)前記高耐圧MOSトランジスタ形成
領域の上面に、第1のゲート絶縁膜を形成する工程と、
(d)前記通常の耐圧のMOSトランジスタ形成領域の
上面に、前記第1のゲート絶縁膜よりも薄い第2のゲー
ト絶縁膜を形成する工程と、(e)前記第1のゲート絶
縁膜上に第1のゲート電極を形成するとともに、前記第
2のゲート絶縁膜上に第2のゲート電極を形成する工程
と、(f)2回目のイオン注入によって前記第2のゲー
ト電極の両側下部に低濃度拡散層を形成する工程と、
(g)前記第1のゲート電極と前記第2のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧MOSトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、3回目のイオン注入を行なうことに
より、前記第2のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第2のソース/ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、前記(f)の2回目のイオン注入に際して、前記
(b)の工程で形成した前記素子分離酸化膜をイオン注
入に対するマスクとして用いるものであり、前記素子分
離絶縁膜の厚さは、前記(f)の2回目のイオン注入の
イオンが貫通しないような厚さに設定されていることが
好ましい。
造方法は、(a)高耐圧MOSトランジスタと通常の耐
圧のMOSトランジスタとが混載される半導体基板の前
記高耐圧MOSトランジスタの形成領域に、ウェル形成
の1回目のイオン注入によって、第1のソース/ドレイ
ン領域を形成する工程と、(b)前記高耐圧MOSトラ
ンジスタの形成領域の前記第1のソース/ドレイン領域
の上層または内部に所定の厚さの素子分離絶縁膜を形成
する工程と、(c)前記高耐圧MOSトランジスタ形成
領域の上面に、第1のゲート絶縁膜を形成する工程と、
(d)前記通常の耐圧のMOSトランジスタ形成領域の
上面に、前記第1のゲート絶縁膜よりも薄い第2のゲー
ト絶縁膜を形成する工程と、(e)前記第1のゲート絶
縁膜上に第1のゲート電極を形成するとともに、前記第
2のゲート絶縁膜上に第2のゲート電極を形成する工程
と、(f)2回目のイオン注入によって前記第2のゲー
ト電極の両側下部に低濃度拡散層を形成する工程と、
(g)前記第1のゲート電極と前記第2のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧MOSトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、3回目のイオン注入を行なうことに
より、前記第2のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第2のソース/ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、前記(f)の2回目のイオン注入に際して、前記
(b)の工程で形成した前記素子分離酸化膜をイオン注
入に対するマスクとして用いるものであり、前記素子分
離絶縁膜の厚さは、前記(f)の2回目のイオン注入の
イオンが貫通しないような厚さに設定されていることが
好ましい。
【0011】本発明の製造方法により、高耐圧MOSト
ランジスタと通常の耐圧のMOSトランジスタとが同一
半導体基板に混載される半導体装置であって、前記半導
体基板に形成される前記高耐圧MOSトランジスタのソ
ース/ドレイン領域の上層または内部に所定の厚さの素
子分離絶縁膜が配設されているものを製造することがで
きる。
ランジスタと通常の耐圧のMOSトランジスタとが同一
半導体基板に混載される半導体装置であって、前記半導
体基板に形成される前記高耐圧MOSトランジスタのソ
ース/ドレイン領域の上層または内部に所定の厚さの素
子分離絶縁膜が配設されているものを製造することがで
きる。
【0012】本発明の製造方法により製造することがで
きる前記半導体装置においては、前記素子分離絶縁膜の
上層に、前記半導体基板の法線方向から見て、前記素子
分離絶縁膜の端部において、その一部が重なるようにゲ
ート電極が形成されている構成としてもよく、前記素子
分離絶縁膜の厚さは、前記通常の耐圧のMOSトランジ
スタ領域の低濃度拡散層の形成に際して、注入されるイ
オンが貫通しない厚さに設定されていることが好まし
い。なお、本願明細書において、本発明の製造方法によ
り製造した半導体装置を、本発明に係る半導体装置、あ
るいは本発明の実施例に係る半導体装置と記載する場合
がある。
きる前記半導体装置においては、前記素子分離絶縁膜の
上層に、前記半導体基板の法線方向から見て、前記素子
分離絶縁膜の端部において、その一部が重なるようにゲ
ート電極が形成されている構成としてもよく、前記素子
分離絶縁膜の厚さは、前記通常の耐圧のMOSトランジ
スタ領域の低濃度拡散層の形成に際して、注入されるイ
オンが貫通しない厚さに設定されていることが好まし
い。なお、本願明細書において、本発明の製造方法によ
り製造した半導体装置を、本発明に係る半導体装置、あ
るいは本発明の実施例に係る半導体装置と記載する場合
がある。
【0013】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、高耐圧MOSトランジ
スタ(図2の(a))と通常の耐圧のMOSトランジス
タ(図2の(b))とが同一の半導体基板に混載される
半導体装置であって、高耐圧MOSトランジスタのソー
ス/ドレイン領域(図2の(a)の3a、3b)の上層
に、所定の厚さの素子分離絶縁膜(図2の(a)の4)
が配設され、半導体基板の法線方向から見て、素子分離
絶縁膜の端部において、その一部が重なるようにゲート
電極(図2の(a)の7)が形成されている。
好ましい一実施の形態において、高耐圧MOSトランジ
スタ(図2の(a))と通常の耐圧のMOSトランジス
タ(図2の(b))とが同一の半導体基板に混載される
半導体装置であって、高耐圧MOSトランジスタのソー
ス/ドレイン領域(図2の(a)の3a、3b)の上層
に、所定の厚さの素子分離絶縁膜(図2の(a)の4)
が配設され、半導体基板の法線方向から見て、素子分離
絶縁膜の端部において、その一部が重なるようにゲート
電極(図2の(a)の7)が形成されている。
【0014】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【0015】[実施例1]本発明の第1の実施例につい
て、図面を参照して説明する。図1及び図2は、本発明
の第1の実施例に係る半導体装置の構造を模式的に説明
するための図であり、(a)は高耐圧MOSトランジス
タを示し、(b)は通常の耐圧のMOSトランジスタを
示す図である。
て、図面を参照して説明する。図1及び図2は、本発明
の第1の実施例に係る半導体装置の構造を模式的に説明
するための図であり、(a)は高耐圧MOSトランジス
タを示し、(b)は通常の耐圧のMOSトランジスタを
示す図である。
【0016】図1に示すように、半導体基板1の高耐圧
トランジスタ形成領域12に、第1導電型のウェル形成
の低ドーズのイオン注入によって第1のソース領域3a
及び第1のドレイン領域3bを形成する。その後、モー
ト法によって素子分離絶縁膜4を形成する。ここで、図
に示すように、チャネル長L0は前記素子分離絶縁膜の
間隔によって決定される。
トランジスタ形成領域12に、第1導電型のウェル形成
の低ドーズのイオン注入によって第1のソース領域3a
及び第1のドレイン領域3bを形成する。その後、モー
ト法によって素子分離絶縁膜4を形成する。ここで、図
に示すように、チャネル長L0は前記素子分離絶縁膜の
間隔によって決定される。
【0017】次いで、例えば、熱酸化によって、高耐圧
トランジスタ形成領域12及び通常耐圧トランジスタ形
成領域13に絶縁膜をそれぞれ形成する。そして、公知
のフォトリソグラフィー技術とウェットエッチングとに
よって、通常耐圧トランジスタ形成領域13の絶縁膜を
除去する。続いて、例えば、熱酸化によって、高耐圧ト
ランジスタ形成領域12の、例えば、膜厚30nmの第
1のゲート絶縁膜5を、通常耐圧トランジスタ形成領域
13に、例えば、膜厚20nmの第2のゲート絶縁膜6
をそれぞれ形成する。
トランジスタ形成領域12及び通常耐圧トランジスタ形
成領域13に絶縁膜をそれぞれ形成する。そして、公知
のフォトリソグラフィー技術とウェットエッチングとに
よって、通常耐圧トランジスタ形成領域13の絶縁膜を
除去する。続いて、例えば、熱酸化によって、高耐圧ト
ランジスタ形成領域12の、例えば、膜厚30nmの第
1のゲート絶縁膜5を、通常耐圧トランジスタ形成領域
13に、例えば、膜厚20nmの第2のゲート絶縁膜6
をそれぞれ形成する。
【0018】次いで、CVD法(化学的気相成長法)に
よって、例えば、膜厚280nmのゲート電極形成膜を
成膜した後、公知のフォトリソグラフィー技術とドライ
エッチングとによって、第1のゲート電極7と第2のゲ
ート電極8とを形成する。ここで、第1のゲート電極7
は、チャネル長L0に、それぞれの端側における素子分
離絶縁膜4に対する重ねあわせ余裕L1を加えた長さと
なるが、L1は現状のリソグラフィー技術から0.05
μm以上あれば充分である。
よって、例えば、膜厚280nmのゲート電極形成膜を
成膜した後、公知のフォトリソグラフィー技術とドライ
エッチングとによって、第1のゲート電極7と第2のゲ
ート電極8とを形成する。ここで、第1のゲート電極7
は、チャネル長L0に、それぞれの端側における素子分
離絶縁膜4に対する重ねあわせ余裕L1を加えた長さと
なるが、L1は現状のリソグラフィー技術から0.05
μm以上あれば充分である。
【0019】続いて、図2に示すように、低濃度のイオ
ン注入を行なうことによって、第2のゲート電極8の両
側下の半導体基板1上層に低濃度拡散層9を形成する。
ここで本実施例では、高耐圧トランジスタ形成領域12
の第1のゲート電極7の両側には素子分離絶縁膜4があ
るために、従来例のように第1のゲート電極7の両側下
の半導体基板1上層に低濃度拡散層が形成されることは
ない。
ン注入を行なうことによって、第2のゲート電極8の両
側下の半導体基板1上層に低濃度拡散層9を形成する。
ここで本実施例では、高耐圧トランジスタ形成領域12
の第1のゲート電極7の両側には素子分離絶縁膜4があ
るために、従来例のように第1のゲート電極7の両側下
の半導体基板1上層に低濃度拡散層が形成されることは
ない。
【0020】続いて、CVD法によってサイドウォール
形成膜を成膜した後、エッチバックによって第1のゲー
ト電極7と第2のゲート電極8の側面にサイドウォール
10を形成する。次いで、公知のフォトリソグラフィー
技術を用いて、通常耐圧トランジスタ形成領域13にの
み、高濃度のイオン注入を行なうことによって、第2の
ゲート電極8の両側下の半導体基板1上層に第2のソー
ス領域11a及び第2のドレイン領域11bを形成す
る。
形成膜を成膜した後、エッチバックによって第1のゲー
ト電極7と第2のゲート電極8の側面にサイドウォール
10を形成する。次いで、公知のフォトリソグラフィー
技術を用いて、通常耐圧トランジスタ形成領域13にの
み、高濃度のイオン注入を行なうことによって、第2の
ゲート電極8の両側下の半導体基板1上層に第2のソー
ス領域11a及び第2のドレイン領域11bを形成す
る。
【0021】ここで、例えば、チャネル長L0を3μ
m、それぞれの端側における素子分離絶縁膜4に対する
重ねあわせ余裕L1を0.05μmとすると、本実施例
の高耐圧トランジスタのゲート長は3.1μmであり、
低濃度拡散層(N―)がPウェル拡散層との接合耐圧に
影響を与えないために必要なPウェル拡散層と低濃度拡
散層(N―)との距離を確保する従来例と比べて、2
2.5%縮小が可能である。また、本実施例の拡散層容
量は、構造上、拡散層とゲート間の容量が小さくなり、
動作速度の向上が可能となる。
m、それぞれの端側における素子分離絶縁膜4に対する
重ねあわせ余裕L1を0.05μmとすると、本実施例
の高耐圧トランジスタのゲート長は3.1μmであり、
低濃度拡散層(N―)がPウェル拡散層との接合耐圧に
影響を与えないために必要なPウェル拡散層と低濃度拡
散層(N―)との距離を確保する従来例と比べて、2
2.5%縮小が可能である。また、本実施例の拡散層容
量は、構造上、拡散層とゲート間の容量が小さくなり、
動作速度の向上が可能となる。
【0022】[実施例2]次に、本発明の第2の実施例
について、図面を参照して説明する。図3及び図4は、
本発明の第2の実施例に係る半導体装置の構造を模式的
に説明するための図であり、(a)は高耐圧MOSトラ
ンジスタを示し、(b)は通常の耐圧のMOSトランジ
スタを示す図である。
について、図面を参照して説明する。図3及び図4は、
本発明の第2の実施例に係る半導体装置の構造を模式的
に説明するための図であり、(a)は高耐圧MOSトラ
ンジスタを示し、(b)は通常の耐圧のMOSトランジ
スタを示す図である。
【0023】第2の実施例は、前記した第1の実施例と
異なり、素子分離にはシャロートレンチ分離4を用いる
ことを特徴とする。このため、第1の実施例と比べてゲ
ート電極段差が低減できる。
異なり、素子分離にはシャロートレンチ分離4を用いる
ことを特徴とする。このため、第1の実施例と比べてゲ
ート電極段差が低減できる。
【0024】また、ここで必要とされるゲート長は、第
1の実施例のゲート長(チャネル長L0+素子分離4と
ゲート7の重ね合わせ余裕L1)に、Nウェル3a、3
bと素子分離4との重ね合わせ余裕L2を加えたものと
なるが、L1、L2は現状のリソグラフィー技術から
0.05μm以上あれば充分である。従って、例えば、
チャネル長L0を3μmとすると、本実施例の高耐圧ト
ランジスタのゲート長は3.2μmであり、従来例と比
べて20%縮小が可能である。また、本実施例の拡散層
容量は、前記した第1の実施例と同様に、構造上、拡散
層とゲート間の容量が小さくなり、動作速度の向上が可
能となる。
1の実施例のゲート長(チャネル長L0+素子分離4と
ゲート7の重ね合わせ余裕L1)に、Nウェル3a、3
bと素子分離4との重ね合わせ余裕L2を加えたものと
なるが、L1、L2は現状のリソグラフィー技術から
0.05μm以上あれば充分である。従って、例えば、
チャネル長L0を3μmとすると、本実施例の高耐圧ト
ランジスタのゲート長は3.2μmであり、従来例と比
べて20%縮小が可能である。また、本実施例の拡散層
容量は、前記した第1の実施例と同様に、構造上、拡散
層とゲート間の容量が小さくなり、動作速度の向上が可
能となる。
【0025】
【発明の効果】以上、説明したように、本発明によれ
ば、高耐圧MOSトランジスタと通常の耐圧のMOSト
ランジスタとを同一半導体基板に形成する半導体装置に
おいて、高耐圧トランジスタのサイズを小さくし、ま
た、動作時間を短くすることができるできるという効果
を奏する。
ば、高耐圧MOSトランジスタと通常の耐圧のMOSト
ランジスタとを同一半導体基板に形成する半導体装置に
おいて、高耐圧トランジスタのサイズを小さくし、ま
た、動作時間を短くすることができるできるという効果
を奏する。
【0026】その理由は、高耐圧のトランジスタの形成
領域において、通常の耐圧のMOSトランジスタの低濃
度拡散層(N―)を形成するためのイオン注入に対する
マスクとして、素子分離酸化膜を用いるため、必要なゲ
ート長はチャネル長に素子分離とゲートの重ね合わせ余
裕を加えたものになるからである。
領域において、通常の耐圧のMOSトランジスタの低濃
度拡散層(N―)を形成するためのイオン注入に対する
マスクとして、素子分離酸化膜を用いるため、必要なゲ
ート長はチャネル長に素子分離とゲートの重ね合わせ余
裕を加えたものになるからである。
【0027】このため、高耐圧のトランジスタの形成領
域において、ゲートマスクによって、低濃度拡散層(N
―)がPウェル拡散層との接合耐圧に影響を与えないた
めにPウェル拡散層と低濃度拡散層(N―)との距離を
確保する必要がなく、高耐圧トランジスタのサイズを小
さくできる。また、従来例と比べて、構造上、拡散層と
ゲート間の容量が小さくなるため、動作時間を短くする
ことができる。
域において、ゲートマスクによって、低濃度拡散層(N
―)がPウェル拡散層との接合耐圧に影響を与えないた
めにPウェル拡散層と低濃度拡散層(N―)との距離を
確保する必要がなく、高耐圧トランジスタのサイズを小
さくできる。また、従来例と比べて、構造上、拡散層と
ゲート間の容量が小さくなるため、動作時間を短くする
ことができる。
【図1】本発明の第1の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
【図2】本発明の第1の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
【図3】本発明の第2の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
【図4】本発明の第2の実施例に係る半導体装置の構造
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
を模式的に説明するための断面図であり、(a)は高耐
圧MOSトランジスタを示し、(b)は通常の耐圧のM
OSトランジスタを示す図である。
【図5】従来の半導体装置の構造を示す断面図であり、
(a)は高耐圧MOSトランジスタを示し、(b)は通
常の耐圧のMOSトランジスタを示す図である。
(a)は高耐圧MOSトランジスタを示し、(b)は通
常の耐圧のMOSトランジスタを示す図である。
【図6】従来の半導体装置の構造を示す断面図であり、
(a)は高耐圧MOSトランジスタを示し、(b)は通
常の耐圧のMOSトランジスタを示す図である。
(a)は高耐圧MOSトランジスタを示し、(b)は通
常の耐圧のMOSトランジスタを示す図である。
【図7】従来の接合耐圧のNウェル−ゲート間隔依存性
を説明するための図である。
を説明するための図である。
1 半導体基板 2 Pウェル 3a 第1のソース領域 3b 第1のドレイン領域 4 素子分離絶縁膜 5 第1のゲート絶縁膜 6 第2のゲート絶縁膜 7 第1のゲート電極 8 第2のゲート電極 9 低濃度拡散層 10 サイドウォール 11a 第2のソース領域 11b 第2のドレイン領域 12 高耐圧トランジスタ形成領域 13 通常耐圧トランジスタ形成領域 L0 チャネル長 L1 素子分離絶縁膜とゲート電極の重ね合わせ余裕 L2 Nウェルと素子分離絶縁膜の重ね合わせ余裕 L3 Nウェルとゲート電極の間隔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 H01L 21/8234 H01L 27/088
Claims (2)
- 【請求項1】(a)高耐圧MOSトランジスタと通常の
耐圧のMOSトランジスタとが混載される半導体基板の
前記高耐圧MOSトランジスタの形成領域に、ウェル形
成の1回目のイオン注入によって、第1のソース/ドレ
イン領域を形成する工程と、 (b)前記高耐圧MOSトランジスタの形成領域の前記
第1のソース/ドレイン領域の上層または内部に所定の
厚さの素子分離絶縁膜を形成する工程と、 (c)前記高耐圧MOSトランジスタ形成領域の上面
に、第1のゲート絶縁膜を形成する工程と、 (d)前記通常の耐圧のMOSトランジスタ形成領域の
上面に、前記第1のゲート絶縁膜よりも薄い第2のゲー
ト絶縁膜を形成する工程と、 (e)前記第1のゲート絶縁膜上に第1のゲート電極を
形成するとともに、前記第2のゲート絶縁膜上に第2の
ゲート電極を形成する工程と、 (f)2回目のイオン注入によって前記第2のゲート電
極の両側下部に低濃度拡散層を形成する工程と、 (g)前記第1のゲート電極と前記第2のゲート電極の
側壁にサイドウォールを形成後、前記高耐圧MOSトラ
ンジスタの形成領域を覆うように形成したフォトレジス
トをマスクとして、3回目のイオン注入を行なうことに
より、前記第2のゲート電極の側壁に形成した前記サイ
ドウォールの両側下部に第2のソース/ドレイン領域を
形成する工程と、を含む半導体装置の製造方法であっ
て、 前記(f)の2回目のイオン注入に際して、前記(b)
の工程で形成した前記素子分離酸化膜をイオン注入に対
するマスクとして用いることを特徴とする半導体装置の
製造方法。 - 【請求項2】前記素子分離絶縁膜の厚さが、前記(f)
の2回目のイオン注入のイオンが貫通しないような厚さ
に設定されていることを特徴とする請求項1記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10173174A JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10173174A JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000012837A JP2000012837A (ja) | 2000-01-14 |
JP3125752B2 true JP3125752B2 (ja) | 2001-01-22 |
Family
ID=15955473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10173174A Expired - Fee Related JP3125752B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3125752B2 (ja) |
-
1998
- 1998-06-19 JP JP10173174A patent/JP3125752B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000012837A (ja) | 2000-01-14 |
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