JP3369692B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関し、特にソース／ドレーン領域をフローティ
ングさせて、接合リーク電流および絶縁特性を向上させ
た半導体素子（ＭＯＳトランジスタ）の製造方法に関す
る。
造方法に関し、特にソース／ドレーン領域をフローティ
ングさせて、接合リーク電流および絶縁特性を向上させ
た半導体素子（ＭＯＳトランジスタ）の製造方法に関す
る。
【０００２】
【従来の技術】図１〜図６は、一般のＭＯＳトランジス
タの製造工程図である。図１を参照すれば、ｐ型基板１
１上にパッド酸化膜１３とパッド窒化膜１５を順次形成
する。パッド窒化膜１５上にフォトレジスト膜１７を塗
布し、パターニングしてアクティブ領域１９とフィール
ド領域２０を決める。図２を参照すれば、フォトレジス
ト膜１７をマスクとしてパッド窒化膜１５とパッド酸化
膜１３とを順次エッチングしてフィールド領域２０のシ
リコン基板１１を露出させ、フォトレジスト膜１７を全
部除去する。
タの製造工程図である。図１を参照すれば、ｐ型基板１
１上にパッド酸化膜１３とパッド窒化膜１５を順次形成
する。パッド窒化膜１５上にフォトレジスト膜１７を塗
布し、パターニングしてアクティブ領域１９とフィール
ド領域２０を決める。図２を参照すれば、フォトレジス
ト膜１７をマスクとしてパッド窒化膜１５とパッド酸化
膜１３とを順次エッチングしてフィールド領域２０のシ
リコン基板１１を露出させ、フォトレジスト膜１７を全
部除去する。
【０００３】その後図３に示すように、フィールド酸化
工程により露出されたシリコン基板１１で酸化膜を成長
させて素子分離用フィールド酸化膜２１を肉厚に形成す
る。さらに図４に示すように、フィールド酸化用パッド
酸化膜１３とパッド窒化膜１５を全部除去し、基板１１
に限界電圧（Ｖｒ）調節用イオンを注入する。基板１１
上に薄膜の酸化膜２３を成長させた後、ポリシリコン膜
２５を蒸着させ、パターニングしてゲート酸化膜および
ゲートを形成する（図５）。
工程により露出されたシリコン基板１１で酸化膜を成長
させて素子分離用フィールド酸化膜２１を肉厚に形成す
る。さらに図４に示すように、フィールド酸化用パッド
酸化膜１３とパッド窒化膜１５を全部除去し、基板１１
に限界電圧（Ｖｒ）調節用イオンを注入する。基板１１
上に薄膜の酸化膜２３を成長させた後、ポリシリコン膜
２５を蒸着させ、パターニングしてゲート酸化膜および
ゲートを形成する（図５）。
【０００４】最後に、図６のように、ゲート２５をマス
クとしてｎ型不純物のイオン注入してソース／ドレーン
領域２７を形成する。しかし図６に示すＭＯＳトランジ
スタは、アクティブ領域１９間の分離のための分離領域
にフィールド酸化膜２１のみが使用されるので分離領域
の平面的な損失が大きい。ソース／ドレーン領域２７で
あるｎ型拡散領域がｐ型基板１１に直接形成されてｐｎ
接合を形成する。このｐｎ接合がリーク通路として作用
するという問題点がある。
クとしてｎ型不純物のイオン注入してソース／ドレーン
領域２７を形成する。しかし図６に示すＭＯＳトランジ
スタは、アクティブ領域１９間の分離のための分離領域
にフィールド酸化膜２１のみが使用されるので分離領域
の平面的な損失が大きい。ソース／ドレーン領域２７で
あるｎ型拡散領域がｐ型基板１１に直接形成されてｐｎ
接合を形成する。このｐｎ接合がリーク通路として作用
するという問題点がある。
【０００５】また、図４のようにフィールド酸化膜２１
が肉厚に形成されてシリコン基板１１とある段差を形成
している。この段差は後工程の時、すなわちフォトリソ
グラフィ工程の時の問題となる。
が肉厚に形成されてシリコン基板１１とある段差を形成
している。この段差は後工程の時、すなわちフォトリソ
グラフィ工程の時の問題となる。
【０００６】素子の縮小化に対する要求はＬＳＩに形成
される個々のトランジスタの大きさを減少させた。また
トランジスタの間の領域も減少する。トランジスタ間の
素子分離領域に肉厚の酸化膜を用いる高集積ＭＯＳトラ
ンジスタは、トランジスタ間の領域がますます極小化す
るにしたがってトランジスタ間のパンチスルーが問題と
なった。このパンチスルー問題を解決するための方法と
しては、トランジスタ間のシリコン基板１１の表面の濃
度を高くドーピングする方法がある。この方法は基板の
濃度が増加すると接合容量が大きくなり、これによる素
子の高速動作が影響を受ける問題がある。この問題を解
決するためのものとして、アクティブ層と基板とを電気
的に絶縁させる絶縁膜が、シリコン基板上に形成された
構造を有するＳＯＩ（ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）半導体素子が提案された。
される個々のトランジスタの大きさを減少させた。また
トランジスタの間の領域も減少する。トランジスタ間の
素子分離領域に肉厚の酸化膜を用いる高集積ＭＯＳトラ
ンジスタは、トランジスタ間の領域がますます極小化す
るにしたがってトランジスタ間のパンチスルーが問題と
なった。このパンチスルー問題を解決するための方法と
しては、トランジスタ間のシリコン基板１１の表面の濃
度を高くドーピングする方法がある。この方法は基板の
濃度が増加すると接合容量が大きくなり、これによる素
子の高速動作が影響を受ける問題がある。この問題を解
決するためのものとして、アクティブ層と基板とを電気
的に絶縁させる絶縁膜が、シリコン基板上に形成された
構造を有するＳＯＩ（ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）半導体素子が提案された。
【０００７】図７は一般的なＳＯＩ ＭＯＳトランジス
タの断面図である。符号３１はシリコン基板、３２はシ
リコン基板３１のｐ型シリコンアクティブ層３３を電気
的に絶縁させる埋設酸化膜、３４，３５はｎ型ソース／
ドレーン領域、３６はゲート絶縁膜である薄膜の酸化
膜、および３７はゲートをそれぞれ示す。前記ＳＯＩ
ＭＯＳトランジスタは、ゲート３７に印加された電圧に
したがって、アクティブ層３３が減少するので、ドレー
ン領域３５とアクティブ層３３との間に印加されるドレ
ーン電界を抑制させるのみならず、しきい値電圧の短チ
ャネル効果までも抑制させる。またドレーン領域３５の
下方の埋設酸化膜３２の厚さを増加すれば、寄生接合容
量までも減少させることができる。したがって、ＳＯＩ
ＭＯＳトランジスタは高集積度および高速動作の特性
を得られる利点がある。
タの断面図である。符号３１はシリコン基板、３２はシ
リコン基板３１のｐ型シリコンアクティブ層３３を電気
的に絶縁させる埋設酸化膜、３４，３５はｎ型ソース／
ドレーン領域、３６はゲート絶縁膜である薄膜の酸化
膜、および３７はゲートをそれぞれ示す。前記ＳＯＩ
ＭＯＳトランジスタは、ゲート３７に印加された電圧に
したがって、アクティブ層３３が減少するので、ドレー
ン領域３５とアクティブ層３３との間に印加されるドレ
ーン電界を抑制させるのみならず、しきい値電圧の短チ
ャネル効果までも抑制させる。またドレーン領域３５の
下方の埋設酸化膜３２の厚さを増加すれば、寄生接合容
量までも減少させることができる。したがって、ＳＯＩ
ＭＯＳトランジスタは高集積度および高速動作の特性
を得られる利点がある。
【０００８】
【発明が解決しようとする課題】しかしながら、アクテ
ィブ層３３の下方の埋設酸化膜３２の厚さを非常に肉厚
に形成すると、ドレーン電界が埋設酸化膜３２を通じて
アクティブ層３３の電界分布に逆に影響を及ぼして短チ
ャネル効果を増加させる。一方、アクティブ層３３下方
の埋設酸化膜３２の厚さを図７の厚さより薄く形成する
と、短チャネル効果は抑制されるがドレーン領域３５の
下方の埋設酸化膜３２の厚さの減少による寄生容量が増
加されて高速動作の特性を得ることができないこととな
る。本発明の目的は、接合リーク電流および絶縁特性を
向上するフローティングソース／ドレーン領域を有する
半導体素子（ＭＯＳトランジスタ）の製造方法を提供す
ることにある。
ィブ層３３の下方の埋設酸化膜３２の厚さを非常に肉厚
に形成すると、ドレーン電界が埋設酸化膜３２を通じて
アクティブ層３３の電界分布に逆に影響を及ぼして短チ
ャネル効果を増加させる。一方、アクティブ層３３下方
の埋設酸化膜３２の厚さを図７の厚さより薄く形成する
と、短チャネル効果は抑制されるがドレーン領域３５の
下方の埋設酸化膜３２の厚さの減少による寄生容量が増
加されて高速動作の特性を得ることができないこととな
る。本発明の目的は、接合リーク電流および絶縁特性を
向上するフローティングソース／ドレーン領域を有する
半導体素子（ＭＯＳトランジスタ）の製造方法を提供す
ることにある。
【０００９】
【００１０】上記目的を達成するために本発明の製造方
法は、半導体基板（７１）上にフィールド酸化膜（８
１）を形成するステップと、半導体基板（７１）の全面
に酸化膜（８３）および窒化膜（８５）を形成するステ
ップと、窒化膜（８５）上にフォトレジスト膜（８７）
を塗布しパターニングしてチャネル領域（８９）を定め
るステップと、フォトレジスト膜（８７）をマスクとし
てチャネル領域（８９）上の窒化膜（８５）および酸化
膜（８３）をエッチングし半導体基板（７１）を露出す
るステップと、露出された半導体基板（７１）上にエピ
タキシャル層（９１）を形成し、ついで半導体基板（７
１）にしきい値電圧調節用イオンを注入するステップ
と、窒化膜（８５）および酸化膜（８３）を除去してチ
ャネル領域（８９）を除いた半導体基板（７１）を露出
することにより溝部（９２）を提供するステップと、エ
ピタキシャル層（９１）の側壁にスペーサ（９３）を形
成するステップと、露出された半導体基板（７１）とエ
ピタキシャル層（９１）の表面に埋設酸化膜（９５）を
形成するステップと、スペーサ（９３）を除去するステ
ップと、ポリシリコン膜（９７）を肉厚に蒸着してエッ
チングバックして溝部（９２）を完全に詰めて全ての表
面を平坦化するステップと、エピタキシャル層（９１）
およびフィールド酸化膜（８１）に隣接したポリシリコ
ン膜の表面上にゲート酸化膜（９９）とゲート（１０
１）を順次形成するステップと、ゲート（１０１）をマ
スクとして溝部（９２）に詰められたポリシリコン膜
（９７）に不純物をイオン注入しソース／ドレーン領域
を形成するステップとを含み、かつ上記各ステップをこ
の順番で行うことを特徴とする。
法は、半導体基板（７１）上にフィールド酸化膜（８
１）を形成するステップと、半導体基板（７１）の全面
に酸化膜（８３）および窒化膜（８５）を形成するステ
ップと、窒化膜（８５）上にフォトレジスト膜（８７）
を塗布しパターニングしてチャネル領域（８９）を定め
るステップと、フォトレジスト膜（８７）をマスクとし
てチャネル領域（８９）上の窒化膜（８５）および酸化
膜（８３）をエッチングし半導体基板（７１）を露出す
るステップと、露出された半導体基板（７１）上にエピ
タキシャル層（９１）を形成し、ついで半導体基板（７
１）にしきい値電圧調節用イオンを注入するステップ
と、窒化膜（８５）および酸化膜（８３）を除去してチ
ャネル領域（８９）を除いた半導体基板（７１）を露出
することにより溝部（９２）を提供するステップと、エ
ピタキシャル層（９１）の側壁にスペーサ（９３）を形
成するステップと、露出された半導体基板（７１）とエ
ピタキシャル層（９１）の表面に埋設酸化膜（９５）を
形成するステップと、スペーサ（９３）を除去するステ
ップと、ポリシリコン膜（９７）を肉厚に蒸着してエッ
チングバックして溝部（９２）を完全に詰めて全ての表
面を平坦化するステップと、エピタキシャル層（９１）
およびフィールド酸化膜（８１）に隣接したポリシリコ
ン膜の表面上にゲート酸化膜（９９）とゲート（１０
１）を順次形成するステップと、ゲート（１０１）をマ
スクとして溝部（９２）に詰められたポリシリコン膜
（９７）に不純物をイオン注入しソース／ドレーン領域
を形成するステップとを含み、かつ上記各ステップをこ
の順番で行うことを特徴とする。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図８〜図２０は、本発明の第１実施例によるＭＯ
Ｓトランジスタの製造工程図である。図８を参照すれ
ば、ｐ型基板７１上に第１酸化膜７３と第１窒化膜７５
とを順次形成し、窒化膜７５上にフォトレジスト膜７７
を塗布し、パターニングしてアクティブ領域７９とフィ
ールド領域８０を定める。図９に示すように、前記フォ
トレジスト膜７７をマスクとしてフィールド領域８０上
の第１窒化膜７５および第１酸化膜７３をエッチングし
てシリコン基板７１を露出させる。さらに、フィールド
酸化工程を行って露出されたシリコン基板７１で酸化膜
を成長させてフィールド酸化膜８１を形成する（図１
０）。フィールド酸化膜８１を形成した後、第１窒化膜
７５および第１酸化膜７３を全部除去する。
する。図８〜図２０は、本発明の第１実施例によるＭＯ
Ｓトランジスタの製造工程図である。図８を参照すれ
ば、ｐ型基板７１上に第１酸化膜７３と第１窒化膜７５
とを順次形成し、窒化膜７５上にフォトレジスト膜７７
を塗布し、パターニングしてアクティブ領域７９とフィ
ールド領域８０を定める。図９に示すように、前記フォ
トレジスト膜７７をマスクとしてフィールド領域８０上
の第１窒化膜７５および第１酸化膜７３をエッチングし
てシリコン基板７１を露出させる。さらに、フィールド
酸化工程を行って露出されたシリコン基板７１で酸化膜
を成長させてフィールド酸化膜８１を形成する（図１
０）。フィールド酸化膜８１を形成した後、第１窒化膜
７５および第１酸化膜７３を全部除去する。
【００１２】図１１〜図１３は、エピタクシマスク層
（ｅｐｉｔａｘｙ ｍａｓｋ ｌａｙｅｒ）を形成する
ための工程を示す。基板の全面に第２酸化膜８３と第２
窒化膜８５とを順次形成し［図１１］、フォトレジスト
膜８７を第２窒化膜８５上に塗布し、図３４，３５に示
したパターンマスクを用いてパターニングしてチャネル
領域８９を定める［図１２参照］。
（ｅｐｉｔａｘｙ ｍａｓｋ ｌａｙｅｒ）を形成する
ための工程を示す。基板の全面に第２酸化膜８３と第２
窒化膜８５とを順次形成し［図１１］、フォトレジスト
膜８７を第２窒化膜８５上に塗布し、図３４，３５に示
したパターンマスクを用いてパターニングしてチャネル
領域８９を定める［図１２参照］。
【００１３】すなわち、図３４，３５に示したパターン
マスクを用いる場合、ポジティブフォトレジスト膜８７
を用いて、チャネル領域８９の以外のフォトレジスト膜
８７を残し、チャネル領域８９に相当する部分のフォト
レジスト膜８７に相当するフォトレジスト膜８７はフォ
トエッチングして除去する。フォトレジスト膜８７をマ
スクとして第２窒化膜８５と第２酸化膜８３とをエッチ
ングしてチャネル領域８９に相当するシリコン基板７１
を露出させる［図１３参照］。
マスクを用いる場合、ポジティブフォトレジスト膜８７
を用いて、チャネル領域８９の以外のフォトレジスト膜
８７を残し、チャネル領域８９に相当する部分のフォト
レジスト膜８７に相当するフォトレジスト膜８７はフォ
トエッチングして除去する。フォトレジスト膜８７をマ
スクとして第２窒化膜８５と第２酸化膜８３とをエッチ
ングしてチャネル領域８９に相当するシリコン基板７１
を露出させる［図１３参照］。
【００１４】図１４に示すように、第２酸化膜８３およ
び第２窒化膜８５をマスク層として露出された基板７１
上にエピタキシャル層９１を成長させる。ついで基板７
１にイオンを注入してしきい値電圧（ＶT ）を調節す
る。その後、エピタクシマスク層である第２酸化膜８３
および第２窒化膜８５を全部除去する（図１５）。した
がって、シリコン基板７１はエピタキシャル層９１の成
長によって溝部９２を有する。図１６のように、第３窒
化膜を基板全面に蒸着して異方性エッチングし、エピタ
キシャル層９１の側壁に窒化膜スペーサ９３を形成す
る。
び第２窒化膜８５をマスク層として露出された基板７１
上にエピタキシャル層９１を成長させる。ついで基板７
１にイオンを注入してしきい値電圧（ＶT ）を調節す
る。その後、エピタクシマスク層である第２酸化膜８３
および第２窒化膜８５を全部除去する（図１５）。した
がって、シリコン基板７１はエピタキシャル層９１の成
長によって溝部９２を有する。図１６のように、第３窒
化膜を基板全面に蒸着して異方性エッチングし、エピタ
キシャル層９１の側壁に窒化膜スペーサ９３を形成す
る。
【００１５】露出されたシリコン基板７１およびエピタ
キシャル層９１の表面に埋設酸化膜９５を形成する（図
１７）。埋設酸化膜９５は露出された基板７１やエピタ
キシャル層９１を酸化させて形成するか、または化学蒸
着法により蒸着させて形成する。
キシャル層９１の表面に埋設酸化膜９５を形成する（図
１７）。埋設酸化膜９５は露出された基板７１やエピタ
キシャル層９１を酸化させて形成するか、または化学蒸
着法により蒸着させて形成する。
【００１６】図１８のように、その後窒化膜スペーサ９
３を全部除去し、ポリシリコン膜９７を基板全面に蒸着
する。エッチングバック工程によりフィールド酸化膜８
１が露出されるまでポリシリコン膜９７をエッチングバ
ックすれば、溝部９２にポリシリコン膜９７が完全に詰
められた状態で基板の全ての表面を平坦化させることが
できる。
３を全部除去し、ポリシリコン膜９７を基板全面に蒸着
する。エッチングバック工程によりフィールド酸化膜８
１が露出されるまでポリシリコン膜９７をエッチングバ
ックすれば、溝部９２にポリシリコン膜９７が完全に詰
められた状態で基板の全ての表面を平坦化させることが
できる。
【００１７】さらに図１９のように、基板全面に薄膜の
酸化膜およびポリシリコン膜を蒸着し、パターニングし
てエピタキシャル層９１上にゲート酸化膜９９およびゲ
ート１０１を形成する。ゲート１０１をマスクとして溝
部９２に詰められたポリシリコン膜９７に不純物をイオ
ン注入する（図２０）。不純物のイオン注入されたポリ
シリコン膜９７はＭＯＳトランジスタのソース／ドレー
ン領域として作用する。
酸化膜およびポリシリコン膜を蒸着し、パターニングし
てエピタキシャル層９１上にゲート酸化膜９９およびゲ
ート１０１を形成する。ゲート１０１をマスクとして溝
部９２に詰められたポリシリコン膜９７に不純物をイオ
ン注入する（図２０）。不純物のイオン注入されたポリ
シリコン膜９７はＭＯＳトランジスタのソース／ドレー
ン領域として作用する。
【００１８】図２１〜図３３は本発明の第２実施例によ
るＭＯＳトランジスタの製造工程図である。図２１を参
照すれば、シリコン基板１１１上に第１酸化膜１１３と
第１窒化膜１１５とを順次形成し、その上にフォトレジ
スト膜１１７を塗布し、パターニングしてアクティブ領
域１１９およびフィールド領域１２０を形成する。
るＭＯＳトランジスタの製造工程図である。図２１を参
照すれば、シリコン基板１１１上に第１酸化膜１１３と
第１窒化膜１１５とを順次形成し、その上にフォトレジ
スト膜１１７を塗布し、パターニングしてアクティブ領
域１１９およびフィールド領域１２０を形成する。
【００１９】その後、図２２のように、フォトレジスト
膜１１７をマスクとして第１窒化膜１１５および第１酸
化膜１１３をエッチングしてフィールド領域１２０に相
当するシリコン基板１１１を露出させ、残っているフォ
トレジスト膜１１７を除去する。フィールド酸化工程を
行って図２３のようにフィールド酸化膜１２１を形成す
る。
膜１１７をマスクとして第１窒化膜１１５および第１酸
化膜１１３をエッチングしてフィールド領域１２０に相
当するシリコン基板１１１を露出させ、残っているフォ
トレジスト膜１１７を除去する。フィールド酸化工程を
行って図２３のようにフィールド酸化膜１２１を形成す
る。
【００２０】フィールド酸化工程を行ってフィールド酸
化膜１２１を形成した後、図２４のように基板全面に基
板エッチング用マスク層として第２酸化膜１２３および
第２窒化膜１２５を形成する。その第２窒化膜１２５上
に、さらにフォトレジスト膜１２７を塗布した後、図３
４，３５に示したパターンマスクを用いてパターニング
する。これによりチャネル領域１２９が定められる。こ
の時、第２実施例ではネガティブレジスト膜を用いてチ
ャネル領域１２９の以外のフォトレジスト膜１２７はフ
ォトエッチングにより全部除去し、チャネル領域１２９
上のフォトレジスト膜１２７のみを残す。
化膜１２１を形成した後、図２４のように基板全面に基
板エッチング用マスク層として第２酸化膜１２３および
第２窒化膜１２５を形成する。その第２窒化膜１２５上
に、さらにフォトレジスト膜１２７を塗布した後、図３
４，３５に示したパターンマスクを用いてパターニング
する。これによりチャネル領域１２９が定められる。こ
の時、第２実施例ではネガティブレジスト膜を用いてチ
ャネル領域１２９の以外のフォトレジスト膜１２７はフ
ォトエッチングにより全部除去し、チャネル領域１２９
上のフォトレジスト膜１２７のみを残す。
【００２１】フォトレジスト膜１２７をマスクとして第
２窒化膜１２５および第２酸化膜１２３をエッチングし
て図２６のようにシリコン基板１１１を露出させ、残っ
ているフォトレジスト膜１２７を除去する。図２７のよ
うに、第２窒化膜１２５および第２酸化膜１２３をマス
クとして露出されたシリコン基板１１１をエッチングし
て溝部としてのトレンチ１３１を形成する。図２８のよ
うに、マスク層である第２窒化膜１２５および第２酸化
膜１２３を全部除去し、限界電圧を調節するためのイオ
ン注入工程を施す。その後、基板全面に窒化膜を形成し
異方性エッチングしてトレンチ１３１の側壁に窒化膜ス
ペーサ１３３を形成する（図２９）。
２窒化膜１２５および第２酸化膜１２３をエッチングし
て図２６のようにシリコン基板１１１を露出させ、残っ
ているフォトレジスト膜１２７を除去する。図２７のよ
うに、第２窒化膜１２５および第２酸化膜１２３をマス
クとして露出されたシリコン基板１１１をエッチングし
て溝部としてのトレンチ１３１を形成する。図２８のよ
うに、マスク層である第２窒化膜１２５および第２酸化
膜１２３を全部除去し、限界電圧を調節するためのイオ
ン注入工程を施す。その後、基板全面に窒化膜を形成し
異方性エッチングしてトレンチ１３１の側壁に窒化膜ス
ペーサ１３３を形成する（図２９）。
【００２２】図３０のように、露出されたシリコン基板
１１１およびトレンチ１３１内のシリコン基板１１１’
に埋設酸化膜１３５を形成する。埋設酸化膜１３５は、
露出されたシリコン基板１１１，１１１’を酸化させて
形成するか、または化学蒸着法により蒸着させてシリコ
ン基板１１１，１１１’上に形成する。
１１１およびトレンチ１３１内のシリコン基板１１１’
に埋設酸化膜１３５を形成する。埋設酸化膜１３５は、
露出されたシリコン基板１１１，１１１’を酸化させて
形成するか、または化学蒸着法により蒸着させてシリコ
ン基板１１１，１１１’上に形成する。
【００２３】基板上にポリシリコン膜１３７を肉厚蒸着
し、シリコン基板１１１が露出されるまでエッチングバ
ックして基板表面を平坦化させる（図３１）。これでポ
リシリコン膜１３７はトレンチ１３１内に完全に詰めら
れ、シリコン基板１１１上の埋設酸化膜１３５はエッチ
ングバック工程時に除去され、トレンチ１３１内の埋設
酸化膜１３１のみが残ることとなる。図３２にように、
シリコン基板１１１上に薄膜の酸化膜およびポリシリコ
ン膜を形成した後、パターニングしてゲート酸化膜１３
９およびゲート１４１を形成する。図３３のように、ゲ
ート１４１をマスクとしてトレンチ１３１内に詰められ
たポリシリコン膜１３７に不純物をイオンを注入してソ
ース／ドレーン領域形成する。
し、シリコン基板１１１が露出されるまでエッチングバ
ックして基板表面を平坦化させる（図３１）。これでポ
リシリコン膜１３７はトレンチ１３１内に完全に詰めら
れ、シリコン基板１１１上の埋設酸化膜１３５はエッチ
ングバック工程時に除去され、トレンチ１３１内の埋設
酸化膜１３１のみが残ることとなる。図３２にように、
シリコン基板１１１上に薄膜の酸化膜およびポリシリコ
ン膜を形成した後、パターニングしてゲート酸化膜１３
９およびゲート１４１を形成する。図３３のように、ゲ
ート１４１をマスクとしてトレンチ１３１内に詰められ
たポリシリコン膜１３７に不純物をイオンを注入してソ
ース／ドレーン領域形成する。
【００２４】前記ＭＯＳトランジスタを製造する場合、
ｎ型ＭＯＳトランジスタの場合には、ｐ型シリコン基板
にｎ型不純物をイオン注入してｎ型ソース／ドレーン領
域を形成する。これに比べてｐ型ＭＯＳトランジスタの
場合にはｎ型シリコン基板にｐ型不純物をイオン注入し
てｐ型ソース／ドレーン領域を形成する。
ｎ型ＭＯＳトランジスタの場合には、ｐ型シリコン基板
にｎ型不純物をイオン注入してｎ型ソース／ドレーン領
域を形成する。これに比べてｐ型ＭＯＳトランジスタの
場合にはｎ型シリコン基板にｐ型不純物をイオン注入し
てｐ型ソース／ドレーン領域を形成する。
【００２５】図３４，３５は本発明の第１実施例および
第２実施例で用いられるパターンマスクを示す図面であ
って、図３４は通常の方向に配列されたセルである場
合、図３５は対角線の方向に配列されたセルである場合
である。
第２実施例で用いられるパターンマスクを示す図面であ
って、図３４は通常の方向に配列されたセルである場
合、図３５は対角線の方向に配列されたセルである場合
である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。１．フローティングソース
／ドレーン領域の直下に、薄膜の埋設酸化膜が形成され
るのでソース／ドレーン領域を覆うこととなって、接合
リークを減少させる。２．フローティングソース／ドレ
ーン領域の直下に形成された埋設酸化膜が、素子分離用
フィールド酸化膜のような役割を行うので分離領域の面
積を低減させることができる。３．ソース／ドレーン領
域が、フィールド酸化膜と平面をなすこととなって、そ
れらの間の段差を低減させるので、その後のフォトリソ
グラフィ工程を容易に行うことができる。
次のような効果が得られる。１．フローティングソース
／ドレーン領域の直下に、薄膜の埋設酸化膜が形成され
るのでソース／ドレーン領域を覆うこととなって、接合
リークを減少させる。２．フローティングソース／ドレ
ーン領域の直下に形成された埋設酸化膜が、素子分離用
フィールド酸化膜のような役割を行うので分離領域の面
積を低減させることができる。３．ソース／ドレーン領
域が、フィールド酸化膜と平面をなすこととなって、そ
れらの間の段差を低減させるので、その後のフォトリソ
グラフィ工程を容易に行うことができる。
【図１】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図２】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図３】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図４】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図５】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図６】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
【図７】従来のＳＯＩ ＭＯＳトランジスタの断面図で
ある。
ある。
【図８】本発明の第１実施例によるＭＯＳトランジスタ
の製造工程図である。
の製造工程図である。
【図９】本発明の第１実施例によるＭＯＳトランジスタ
の製造工程図である。
の製造工程図である。
【図１０】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１１】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１２】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１３】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１４】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１５】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１６】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１７】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１８】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図１９】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２０】本発明の第１実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２１】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２２】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２３】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２４】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２５】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２６】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２７】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２８】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図２９】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図３０】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図３１】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図３２】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図３３】本発明の第２実施例によるＭＯＳトランジス
タの製造工程図である。
タの製造工程図である。
【図３４】本発明で用いられるパターンマスクを示す図
面である。
面である。
【図３５】本発明で用いられるパターンマスクを示す図
面である。
面である。
７１，１１１ シリコン基板
７３，８３，１１３ 酸化膜
７５，８５，１１５，１２５ 窒化膜
７７，１２７ フォトレジスト膜
７９，１１９ アクティブ領域
８１，１２１ フィールド酸化膜
８９，１２９ フィールド領域
９１ エピタキシャル層
９２ 溝部
９３，１３３ スペーサ
９５，１３５ 埋設酸化膜
９７，１３７ ポリシリコン膜
１３１ トレンチ
９９，１３９ ゲート酸化膜
１０１，１４１ ゲート
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−133142（ＪＰ，Ａ)
特開 平３−188665（ＪＰ，Ａ)
特開 平５−82547（ＪＰ，Ａ)
特開 平５−315610（ＪＰ，Ａ)
特開 平２−58370（ＪＰ，Ａ)
特開 昭52−36982（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (8)
- 【請求項１】 半導体基板上にフィールド酸化膜を形成
するステップと、 前記半導体基板の全面に酸化膜および窒化膜を形成する
ステップと、 前記窒化膜上にフォトレジスト膜を塗布しパターニング
してチャネル領域を定めるステップと、 前記フォトレジスト膜をマスクとしてチャネル領域上の
前記窒化膜および酸化膜をエッチングして半導体基板を
露出するステップと、 露出された半導体基板上にエピタキシャル層を形成し、
ついで半導体基板にしきい値電圧調節用イオンを注入す
るステップと、 前記窒化膜および酸化膜を除去してチャネル領域を除い
た半導体基板を露出することにより溝部を提供するステ
ップと、 前記エピタキシャル層の側壁にスペーサを形成するステ
ップと、 露出された半導体基板とエピタキシャル層の表面に埋設
酸化膜を形成するステップと、 前記スペーサを除去するステップと、 ポリシリコン膜を肉厚に蒸着してエッチングバックして
前記溝部を完全に詰めて全ての表面を平坦にするステッ
プと、 前記エピタキシャル層およびフィールド酸化膜に隣接し
た前記ポリシリコン膜の表面上にゲート酸化膜とゲート
を順次形成するステップと、 前記ゲートをマスクとして前記溝部に詰められたポリシ
リコン膜に不純物をイオン注入しソース／ドレーン領域
を形成するステップと を含み、かつ前記各ステップをこ
の順番で行う ことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記フォトレジスト膜は、ポジティブで
あることを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項３】 残っている前記窒化膜と前記酸化膜と
が、前記エピタキシャル層の形成のときマスク層として
作用することを特徴とする請求項１記載の半導体素子の
製造方法。 - 【請求項４】 前記埋設酸化膜は、露出された半導体基
板およびエピタキシ ャル層の表面を酸化させて形成する
ことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項５】 前記埋設酸化膜は、酸化膜を化学蒸着法
により蒸着させて形成することを特徴とする請求項１記
載の半導体素子の製造方法。 - 【請求項６】 前記スペーサは、前記埋設酸化膜の形成
の時、酸化マスク層として役割をすることを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項７】 前記スペーサは、窒化膜で構成されるこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項８】 前記ポリシリコン膜のエッチングバック
の時、前記フィールド酸化膜がエッチングストップとし
て作用することを特徴とする請求項１記載の半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34558793A JP3369692B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34558793A JP3369692B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202177A JPH07202177A (ja) | 1995-08-04 |
| JP3369692B2 true JP3369692B2 (ja) | 2003-01-20 |
Family
ID=18377608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34558793A Expired - Fee Related JP3369692B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369692B2 (ja) |
-
1993
- 1993-12-22 JP JP34558793A patent/JP3369692B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202177A (ja) | 1995-08-04 |
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