KR0149942B1 - Cmos 소자의 제조방법 - Google Patents

Abstract

본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit:이하, ASIC이라 약칭함)에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 본 발명에 따른 CMOS 소자의 제조방법이, 기판에 소정의 깊이와 소정의 넓이로 n-웰 및 p-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 트랜지스터를 형성시키기 위하여 게이트 영역, 소스 영역 및 드레인 영역을 각각의 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인 영역을 최소화하는 제3과정 및 게이트, 소스, 드레인과 각각의 전극을 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인을 형성시킴으로써 게이트와 소스/드레인의 겹치는 부분을 가능한 줄여서 최소화된 기생용량을 갖는 트랜지스터를 형성하는 제4과정으로 이루어지는데에 있으며, 그 효과는 사이드 월 스페이서를 이용하여 소스/드레인 영역을 형성함으로써 사진기법으로 형성하는 종래의 소스/드레인 면적보다 작은 소스/드레인 구조를 적용하여 기생용량을 최소화하므로 고속동작이 가능하게 하기 때문에 종래의 CMOS 소자보다 더 빠른 동작이 가능한 CMOS 소자를 제조하고 제공하여 고속 고집적화와 저전력소비화를 촉진하는데에 있다.

Description

CMOS 소자의 제조방법

제1도는 종래의 소자의 구조도.

제2도는 본 발명의 제조 공정도.

제3도는 본 발명에 따라 제조된 CMOS 소자의 최종 단면도.

제4도는 본 발명에 따라 제조된 CMOS의 레이아우트(layout).

* 도면의 주요부분에 대한 부호의 설명

1 : 규소기판(silicon substrate)

2, 7, 9, 11, 14, 17, 32, 34 : 규소산화막(silicon oxide)

3, 5, 18 : 포토레지스트(photoresist)

4 : n-웰(n-well) 6 : p-웰(p-well)

8, 21 : 규소질화막(silicon nitride film)

10 : 트렌치(trench) 12, 26 : p⁺확산층(p⁺diffusion layer)

13, 15, 22 : 폴리실리콘(polysilicon)

16, 31 : 실리사이드층(silicide layer)

19 : n^-확산층(n^-diffusion layer) 20 : p^-확산층(p^-diffusion layer)

25 : n⁺확산층(n⁺diffusion layer)

27, 29 : n⁺폴리실리콘층(n⁺polysilicon layer)

28, 30 : p⁺폴리실리콘층(p⁺polysilicon layer)

33, 35 : TiW/Al/TiW 금속층

본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit:이하, ASIC이라 약칭함)에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 특히 사이드 월 스페이서(side wall spacer)를 이용하여 사진기법의 한계 이하로 소스/드레인을 형성함으로써 기생용량(parasitic capacitance)을 줄인 CMOS 소자의 제조방법에 관한 것이다.

근래의 반도체 기술은 고집적화되어지는 추세이며 그로 인해 발생되는 기생 용량을 가능한 한 많이 줄이기 위한 기술 개발이 진행중이다.

일반적으로, 기생 용량이란 반도체 소자에서 원래의 제작 의도와는 달리 부수적으로 발생되는 용량을 칭하는 것으로 집적화 되어짐에 따라 필연적으로 소스/드레인 면적의 크기에 비례적으로 발생되어지는 것이다.

상술한 바와 같이 기생 용량의 증가를 억제하기 위해 개발되어진 근래의 반도체 소자들에 대하여 첨부한 도면을 참조하여 살펴보면 다음과 같다.

제1도는 종래의 CMOS 소자 구조의 예들이다.

제1도의 (a)는 W.T.Linch 등이 발명하여 특허(미국 특허 제4453306호)에 등록한 고속 동작용 CMOS 소자 구조의 단면도로서, 기존의 소자 구조에 TiN을 이용하여 국부 상호 접속(Iocal interconnection)을 이용한 소자 구조이다.

그러나, 상기 기술의 소자는 상당한 기생 용량의 감소를 가져 올 것으로 기대되나 소스/드레인 면적을 사진 기법의 한계 이하로 줄일 수가 없다는 단점이 있다.

제1도의 (b)는 미국 IBM사에서 발표한 COMS 소자 구조의 단면도로서 게이트 부분에 얕은 트렌치(trench)를 파고 폴리실리콘을 채워 연마(polishing)하여 게이트를 형성하므로 완전히 평탄화된 기하 구조를 갖는다는 효과를 기대할 수 있다.

그러나, 그 구조적 특징으로 인해 게이트와 소스와의 기생 용량이 기존의 CMOS 소자 구조에 비해서 고속 동작에 불리하다는 단점이 있다.

또한, 제1도의 (c)는 역시 미국 IBM사에서 발표한 CMOS 소자 구조의 단면도로서 산화막 사이드 월 스페이서를 이용하여 자기 정열(self-aligned)된 소스/드레인을 형성함으로써 자연히 소스/드레인 면적이 최소화되어 기생 용량이 줄어드는 효과가 기대된다.

그러나, 게이트와 소스/드레인이 사이드 월 스페이서로 분리되어 있어서 이로 인한 오버랩(overlap)으로 인한 용량이 커지는 단점이 문제점으로 제시되었다.

상기 문제점을 해결하기 위한 본 발명의 목적은 상술한 종래의 소자 구조가 갖는 단점을 보완하고 장점을 취해 특히, 소스/드레인 면적을 사진 기법의 한계 이하로 최소화함으로써 기생 용량을 최소화시켜 고속 동작이 가능한 CMOS 소자의 제조방법을 제공함에 있다.

상기 착안에 따른 본 발명의 특징은, 본 발명에 따른 CMOS 소자의 제조방법이, 기판에 소정의 깊이와 소정의 넓이로 n-웰 및 p-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 트랜지스터를 형성시키기 위하여 게이트 영역, 소스 영역 및 드레인 영역을 각각의 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인 영역을 최소화하는 제3과정 및 게이트, 소스, 드레인과 각각의 전극을 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인을 형성시킴으로써 게이트와 소스/드레인의 겹치는 부분을 가능한 줄여서 최소화된 기생용량을 갖는 트랜지스터를 형성하는 제4과정으로 이루어지는데에 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 제2도는 본 발명에서 제시한 CMOS 소자의 제조 과정을 나타낸 단면도로서, 제2도의 (a)를 참조하면, 먼저 p형의 실리콘 기판(1) 위에 SiO₂막(2)을 30nm 정도 성장시킨다.

그런 다음, 상기 SiO₂막(2)의 상부의 소정부분에의 이온주입 마스크로 이용되는 포토레지스트(3)를 형성하고, 그 위에 n형 이온을 도핑하여 n-웰(4)을 만든다.

다음 과정으로 제2도의 (b)를 참조하면, 포토레지스트(3)를 세척하여 제거한 후에 다시 포토레지스트(5)를 도포하고, 그 위에 p형 이온을 도핑하여 p-웰(6)을 만든다.

그 다음 과정으로 제2도의 (c)를 참조하면, SiO₂막(2)과 포토레지스트(5)를 세척하여 걷어 낸 후, 상기 n-웰(4) 및 p-웰(6)이 형성된 기판 위에 SiO₂막(7)을 30nm 정도 성장시킨다.

그리고 나서, 그 위에 Si₃N₄막(8) 및 SiO₂막(9)을 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 각각 300nm와 100nm 정도의 두께로 순차적으로 적층하여 성장시킨다.

그런 다음, n-웰(4) 및 p-웰(6)들의 사이를 격리시키기 위하여 웰과 웰 사이의 경계 부위를 소정의 폭과 3 내지 5μm 정도로 웰보다 깊게 파서 트렌치(10)를 만든다.

그 다음 과정으로 제2도의 (d)를 참조하면, 적층 구조로 성장된 상기 3층 구조의 SiO₂(7)/Si₃N₄(8)/SiO₂(9)막을 걷어 내고 나서, 전체 기판에 대하여 희생 산화막(11)을 성장시킨다.

그리고 나서, 트렌치(10)의 바닥 부분에 붕소(boron) 이온을 필드 이온 주입법(field ion implantation method)으로 주입하여 p⁺확산층(12)을 형성시킨다.

그런 다음, 도핑되지 않은 폴리실리콘(13)을 전체 기판에 도포하여 기판의 표면에 도포됨은 물론, 트렌치(10)까지 메운다.

그 다음 과정으로 제2도의 (e)를 참조하면, 건식식각(dry etching)을 하여 실리콘 기판의 표면 위에 도포된 폴리실리콘만을 제거하거나, 화학 기계적 연마(chemical mechanical polishing) 방법으로 실리콘 기판의 표면 위에 도포된 폴리실리콘막을 제거하여 트렌치(10) 안에만 폴리실리콘을 메운다.

그리고 나서, 기판 위에 열 산화막(도면에서는 생략됨)을, 그 위에 게이트 산화막(14)을 각각 50nm 정도, 6 내지 10nm 정도의 두께로 적층하여 성장시킨다.

그런 다음, 게이트 전극과 게이트 전극에 접속되는 도선을 위한 부분을 정의하여 게이트 산화막 위에 폴리실리콘막(14)을, 그 위에 WSi₂막(15)을, 그 위에 SiO₂막(16)을 각각 200nm, 100nm, 75nm 정도의 두께로 적층하여 성장시켜 게이트를 형성한다.

다음으로, 소스/드레인 영역을 정의하여 포토레지스트(18)를 도포하고, LDD(Lightly Doped Drain) 구조를 이루기 위하여 PMOS 영역의 소스/드레인 영역(19)에 n^-이온을, NMOS 영역의 소스/드레인 영역(20)에 p^-이온을 동시에 주입하여 소스/드레인 영역을 형성한다.

그 다음 과정으로 제2도의 (f)를 참조하면, 게이트를 위하여 형성된 3층 구조의 폴리실리콘/WSi₂/SiO₂막(14,15,16)의 측면에 Si₃N₄사이드 월 스페이서(21)를 형성한다.

그리고 나서, 소스/드레인을 위한 폴리실리콘(22)을 도포한다. 그 다음 과정으로 제2도의 (g)를 참조하면, 화학 역학적 연마 방법으로 소스/드레인 연결을 위한 전극을 형성한다.

그리고 나서, 소스/드레인 영역을 재정의하여 폴리실리콘을 제거하고 나서, NMOS는 n⁺형(25)으로 PMOS는 p⁺형(26)으로 각각 이온을 동시에 주입한다.

그러면, 소스/드레인의 영역이 줄뿐만 아니라 게이트와 소스/드레인이 겹치는 부분도 현저히 줄어드는 효과가 있다.

이때의 이온 주입으로 NMOS 폴리실리콘 게이트는 n⁺형으로 PMOS 폴리실리콘 게이트는 p⁺형으로 각각 도핑된다.

그 다음 과정으로 제2도의 (h)를 참조하면, 완충(buffered) HF 용액에 산화막을 습식식각한 후, 폴리실리콘막을 30 내지 100nm 정도 도포시킨다.

그리고 나서 건식식각을 하여 폴리실리콘 사이드 월 스페이서(29,30)를 형성함으로써 소스/드레인을 형성한다.

다음으로, 폴리실리콘의 저항을 줄이기 위하여 Ti를 300Å만큼 도포하고 열처리하면 폴리실리콘과 만나는 부분만 TiSi₂로 반응하는 TiSi₂실리사이드층(31)을 형성화고 반응이 안된 Ti는 습식식각하여 제거한다.

이때에, TiSi₂실리사이드층(31)의 저항은 5Ω/□이고 폴리실리콘의 저항은 50Ω/□이므로 저항을 줄일 수 있다.

그 다음 과정으로 제2도의 (i)를 참조하면, LTO(Low temperature Oxide)/BPSG(Boron Phosphorus Silicate Glass)(32)를 도포하여 접촉을 형성한다.

그리고 나서, 제1금속으로 회로의 제1층 도선을, 그 위에 제2금속으로 회로의 제2층 도선을 차례로 형성하여 제조 공정을 완료한다.

그러므로, 본 발명의 효과는 사이드 월 스페이서를 이용하여 소스/드레인 영역을 형성함으로써 사진기법으로 형성하는 종래의 소스/드레인 면적보다 작은 소스/드레인 구조를 적용하여 기생용량을 최소화하므로 고속동작이 가능하게 하기 때문에 종래의 CMOS 소자보다 더 빠른 동작이 가능한 CMOS 소자를 제조하고 제공하여 고속 고집적화와 저전력소비화를 촉진하는데에 있다.

Claims (14)

1. p형 또는 n형의 기판에 소정의 깊이와 소정의 넓이로 n-웰 및 p-웰을 인접하게 형성하는 제1과정; 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키는 제2과정; 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지스터를 형성시키기 위하여 게이트 영역, 소스 영역 및 드레인 영역을 각각의 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인 영역을 최소화하는 제3과정; 및 게이트, 소스, 드레인과 각각의 전극을 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인을 형성시킴으로써 게이트와 소스/드레인의 겹치는 부분을 가능한 줄여서 최소화된 기생용량을 갖는 트랜지스터를 형성하는 제4과정으로 이루어지는 특징으로 하는 CMOS 소자의 제조방법.
2. 제1항에 있어서, 제2과정이, 상기 웰이 형성된 상기 기판 위에 제1SiO₂막을, 그 위에 Si₃N₄막을, 그 위에 제2SiO₂막을 각각 소정의 두께로 순서대로 적층하여 성장시키는 제1단계; 인접 웰 사이를 격리시키기 위하여 웰과 웰 사이의 경계 부위를 소정의 깊이와 소정의 폭으로 웰보다 깊게 파서 트렌치를 만드는 제2단계; 상기 1단계에서 적층 구조로 성장된 상기 3층 구조의 SiO₂/Si₃N₄/SiO₂막을 걷어 내고 나서, 전체 기판에 대하여 희생 산화막을 성장시키는 제3단계; 만일 기판이 n형 기판이면 트렌치의 바닥 부분을 n⁺형으로 도핑하고, 만일 기판이 p형 기판이면 트렌치의 바닥 부분을 p⁺형으로 도핑하는 제4단계; 및 도핑되지 않은 폴리실리콘을 전체 기판에 도포하여 상기 기판의 표면에 도포됨은 물론, 상기 제2단계에서 만들어진 트렌치까지 메우는 제5단계로 이루어지는 것을 특징으로 하는 CMOS 소자의 제조방법.
3. 제2항에 있어서, 상기 제1단계에서 적층하여 성장시킨 3층 구조의 상기 제1SiO₂막, Si₃N₄막 및 제2SiO₂막이 각각 순서대로 약 30nm 정도, 약 300nm 정도, 약 100nm 정도의 두께를 갖는 것을 특징으로 하는 CMOS 소자의 제조방법.
4. 제2항에 있어서, 상기 제1단계에서 상기 제1SiO₂막 위에 적층하여 성장시키는 상기 Si₃N₄막과 상기 제2/SiO₂막이 LPCVD 방법으로 상기 제1SiO₂막 위에 성장되는 것을 특징으로 하는 CMOS 소자의 제조방법.
5. 제2항에 있어서, 상기 제2단계에서 트렌치의 깊이가 약 3 내지 5μm인 것을 특징으로 하는 CMOS 소자의 제조방법.
6. 제2항에 있어서, 상기 제4단계에서 트렌치의 바닥 부분을 도핑할 때, 필드 이온주입법으로 해당 이온을 주입하여 도핑하는 것을 특징으로 하는 CMOS 소자의 제조방법.
7. 제1항 또는 제2항에 있어서, 제3과정이, 상기 기판의 표면 위에 도포된 폴리실리콘만을 제거하여 상기 트렌치 안만을 폴리실리콘으로 메우는 제1단계; 상기 기판 위에 열산화막을 그 위에 게이트 산화막을 각각 소정의 두께로 적층하여 성장시키는 제2단계; 게이트 전극과 게이트 전극에 접속되는 도선을 위한 부분을 정의하여 상기 게이트 산화막 위에 폴리실리콘막을, 그 위에 WSi₂막을, 그 위에 SiO₂막을 각각 소정의 두께로 적층하여 성장시켜 게이트를 형성하는 제3단계; 소스/드레인 영역을 정의하여 포토레지스트를 도포하고, 드레인이 약하게 도핑된 구조를 형성하기 위한 n^-, p^-영역에 이온을 주입하여 소스/드레인 영역을 형성하는 제4단계; 게이트를 위하여 형성된 상기 3층 구조의 폴리실리콘/WSi₂/SiO₂막의 측면에 Si₃N₄사이드 월 스페이서를 형성하는 제5단계; 및 상기 소스/드레인을 위한 폴리실리콘을 도포하는 제6단계로 이루어지는 것을 특징으로 하는 CMOS 소자의 제조방법.
8. 제7항에 있어서, 상기 제1단계에서 상기 폴리실리콘을 건식식각하여 상기 기판의 표면 위에 도포된 상기 폴리실리콘만을 제거하는 것을 특징으로 하는 CMOS 소자의 제조방법.
9. 제7항에 있어서, 상기 제1단계에서 화학 역학적 연마 방법으로 상기 기판의 표면 위에 도포된 상기 폴리실리콘만을 제거하는 것을 특징으로 하는 CMOS 소자의 제조방법.
10. 제7항에 있어서, 상기 제2단계에서 상기 열산화막과 상기 게이트 산화막이 각각 약 50nm 정도와 약 6 내지 10nm 정도의 두께로 적층하여 성장시키는 것을 특징으로 하는 CMOS 소자의 제조방법.
11. 제7항에 있어서, 상기 제3단계에서 상기 폴리실리콘막, 상기 WSi₂막 및 상기 SiO₂막이 각각 약 200nm 정도, 약 100nm 정도 및 약 75nm 정도의 두께로 적층하여 성장시키는 것을 특징으로 하는 CMOS 소자의 제조방법.
12. 제1항에 있어서, 제4과정이, 소스/드레인 연결을 위한 전극을 형성하는 제1단계; 소스/드레인 영역을 재정의하여 폴리실리콘을 제거하고 나서, NMOS는 n^-형으로 PMOS는 p⁺형으로 각각 이온을 동시에 주입하여 소스/드레인의 영역이 줄뿐만 아니라 게이트와 소스/드레인이 겹치는 부분도 현저히 줄어들어 기생용량을 최소화하는 제2단계; 완충 HF 용액에 산화막을 습식식각하고 나서, 폴리실리콘을 소정의 두께로 성장시키는 제3단계; 건식식각을 하여 폴리실리콘 사이드 월 스페이서를 형성함으로써 소스/드레인을 형성하는 제4단계; 및 상기 폴리실리콘의 저항을 줄이기 위하여 TiSi₂실리사이드층을 형성하는 제5단계로 이루어지는 것을 특징으로 하는 CMOS 소자의 제조방법.
13. 제12항에 있어서, 상기 제1단계에서 화학 역학적 연마 방법을 이용하는 것을 특징으로 하는 CMOS 소자의 제조방법.
14. 제12항에 있어서, 상기 제3단계에서 폴리실리콘의 두께가 약 30 내지 100nm 정도인 것을 특징으로 하는 CMOS 소자의 제조방법.