JPH05243506A - Ｃｍｏｓｉｃの製造方法 - Google Patents
Ｃｍｏｓｉｃの製造方法Info
- Publication number
- JPH05243506A JPH05243506A JP4073014A JP7301492A JPH05243506A JP H05243506 A JPH05243506 A JP H05243506A JP 4073014 A JP4073014 A JP 4073014A JP 7301492 A JP7301492 A JP 7301492A JP H05243506 A JPH05243506 A JP H05243506A
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- JP
- Japan
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- oxide film
- forming
- locos
- thickness
- nitride film
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ソース、ドレインの接合容量を小さくして、
高速化、低消費電流化を計ることを目的とする。 【構成】 分離用ロコス酸化膜形成工程において能動領
域のマスクを用いてＣＶＤ酸化膜と窒化膜をエッチング
してその側壁部にサイドスペーサを形成し、インプラで
チャネルストッパを形成することにより、ソース、ドレ
イン領域がチャネルストッパの高濃度の領域と直接接し
ないようにした。
高速化、低消費電流化を計ることを目的とする。 【構成】 分離用ロコス酸化膜形成工程において能動領
域のマスクを用いてＣＶＤ酸化膜と窒化膜をエッチング
してその側壁部にサイドスペーサを形成し、インプラで
チャネルストッパを形成することにより、ソース、ドレ
イン領域がチャネルストッパの高濃度の領域と直接接し
ないようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ロコス分離のＣＭＯＳ
ＩＣの製造方法に関し、ＰＭＯＳとＮＭＯＳに対するチ
ャネルストッパの形成方法に関する。
ＩＣの製造方法に関し、ＰＭＯＳとＮＭＯＳに対するチ
ャネルストッパの形成方法に関する。
【０００２】
【従来の技術】３μｍルールのＣＭＯＳＩＣでは、Ｎ基
板にＰウエルを形成し、Ｎ基板上にＰＭＯＳを、Ｐウエ
ル上にＮＭＯＳを形成する方法が多用されていた。この
Ｎ基板の比抵抗は２Ωｃｍから７Ωｃｍのものが多く、
Ｐウエルの表面濃度は１〜２×１０16イオン／ｃｍ
2 で、この場合のロコス酸化膜の厚さは約１μｍであっ
た。この条件では分離部分のフィールドトランジスタの
しきい値電圧ＶTHがＰＭＯＳ，ＮＭＯＳ共に使用電圧に
対して十分ではなく、ＰＭＯＳ領域のフィールド部分に
はリンを５×１０12イオン／ｃｍ2 程度の注入量でイン
プラし、ＮＭＯＳ領域のフィールド部分にはボロンを３
×１０13イオン／ｃｍ2 程度の注入量でインプラしてか
らロコス酸化膜を形成することで、チャネルストッパを
形成して対処していた。また２μｍルール以下、特に１
μｍルール以下では、パンチスルー耐圧を上げるため等
の理由でツインウエル構造になっており、ＰＭＯＳ領域
のチャネルストッパインプラは一般に不要であるが、比
抵抗が１Ωｃｍ程度のＮ基板を使用するプロセスではフ
ィールドトランジスタのＶTHが十分に高くならず、やは
りリンのチャネルストップインプラが必要となってい
る。
板にＰウエルを形成し、Ｎ基板上にＰＭＯＳを、Ｐウエ
ル上にＮＭＯＳを形成する方法が多用されていた。この
Ｎ基板の比抵抗は２Ωｃｍから７Ωｃｍのものが多く、
Ｐウエルの表面濃度は１〜２×１０16イオン／ｃｍ
2 で、この場合のロコス酸化膜の厚さは約１μｍであっ
た。この条件では分離部分のフィールドトランジスタの
しきい値電圧ＶTHがＰＭＯＳ，ＮＭＯＳ共に使用電圧に
対して十分ではなく、ＰＭＯＳ領域のフィールド部分に
はリンを５×１０12イオン／ｃｍ2 程度の注入量でイン
プラし、ＮＭＯＳ領域のフィールド部分にはボロンを３
×１０13イオン／ｃｍ2 程度の注入量でインプラしてか
らロコス酸化膜を形成することで、チャネルストッパを
形成して対処していた。また２μｍルール以下、特に１
μｍルール以下では、パンチスルー耐圧を上げるため等
の理由でツインウエル構造になっており、ＰＭＯＳ領域
のチャネルストッパインプラは一般に不要であるが、比
抵抗が１Ωｃｍ程度のＮ基板を使用するプロセスではフ
ィールドトランジスタのＶTHが十分に高くならず、やは
りリンのチャネルストップインプラが必要となってい
る。
【０００３】
【発明が解決しようとする課題】従来のロコス分離のＣ
ＭＯＳＩＣでは、比較的高濃度のチャネルストッパがソ
ース、ドレインの近傍に形成されているためにソース、
ドレインと基板（又はウエル) との接合容量が大きくな
り、これが動作速度及び消費電流に大きな悪影響を与え
ているという問題があった。本発明は上記の問題を解決
するため、ソース、ドレインと基板（又はウエル)との
接合容量を小さくすることを目的とする。
ＭＯＳＩＣでは、比較的高濃度のチャネルストッパがソ
ース、ドレインの近傍に形成されているためにソース、
ドレインと基板（又はウエル) との接合容量が大きくな
り、これが動作速度及び消費電流に大きな悪影響を与え
ているという問題があった。本発明は上記の問題を解決
するため、ソース、ドレインと基板（又はウエル)との
接合容量を小さくすることを目的とする。
【０００４】
【課題を解決するための手段】本発明の製造方法は、Ｎ
基板にＮウエルとＰウエルを作って行うツインウエル構
造のプロセスでは、Ｎ基板に周知の方法でＮウエルとＰ
ウエルを形成し、表面の酸化膜を全て除去した後再び表
面に厚さ１５０〜７００Åの第１の酸化膜を形成し、そ
の上に直ちに厚さ５００〜２０００Åの窒化膜を形成
し、その上にＣＶＤ法で厚さ２０００〜５０００Åの第
２の酸化膜を形成し、能動領域のマスクを用いて上記Ｃ
ＶＤ酸化膜と窒化膜をエッチングした段階でＰＭＯＳに
対してボロンを２×１０12〜８×１０12イオン／ｃｍ2
の濃度にインプラし、次に全面にＣＶＤ法で厚さ２００
０〜５０００Åの第３酸化膜を形成し、全面エッチバッ
クを行い能動領域のマスクを用いてエッチングしたＣＶ
Ｄ酸化膜と窒化膜の側壁部にサイドスペーサを形成し、
ＮＭＯＳに対してボロンを１×１０13〜５×１０13イオ
ン／ｃｍ2 の濃度にインプラし、ＰＭＯＳに対しては、
リンを０．５×１０13〜３×１０13イオン／ｃｍ2 の注
入量でインプラし、ＰＭＯＳとＮＭＯＳに対するチャネ
ルストッパを形成することを特徴とする。
基板にＮウエルとＰウエルを作って行うツインウエル構
造のプロセスでは、Ｎ基板に周知の方法でＮウエルとＰ
ウエルを形成し、表面の酸化膜を全て除去した後再び表
面に厚さ１５０〜７００Åの第１の酸化膜を形成し、そ
の上に直ちに厚さ５００〜２０００Åの窒化膜を形成
し、その上にＣＶＤ法で厚さ２０００〜５０００Åの第
２の酸化膜を形成し、能動領域のマスクを用いて上記Ｃ
ＶＤ酸化膜と窒化膜をエッチングした段階でＰＭＯＳに
対してボロンを２×１０12〜８×１０12イオン／ｃｍ2
の濃度にインプラし、次に全面にＣＶＤ法で厚さ２００
０〜５０００Åの第３酸化膜を形成し、全面エッチバッ
クを行い能動領域のマスクを用いてエッチングしたＣＶ
Ｄ酸化膜と窒化膜の側壁部にサイドスペーサを形成し、
ＮＭＯＳに対してボロンを１×１０13〜５×１０13イオ
ン／ｃｍ2 の濃度にインプラし、ＰＭＯＳに対しては、
リンを０．５×１０13〜３×１０13イオン／ｃｍ2 の注
入量でインプラし、ＰＭＯＳとＮＭＯＳに対するチャネ
ルストッパを形成することを特徴とする。
【０００５】
【実施例】図１は本発明の比抵抗が１〜２ΩｃｍのＮ基
板にＰウエルを形成しＮ基板とＰウエルにそれぞれＰＭ
ＯＳとＮＭＯＳを形成する場合のＰＭＯＳに対するチャ
ネルストッパの形成工程を示す説明図であり、図におい
て１はＮ基板、２は薄い第１の酸化膜、３は窒化膜、４
はＣＶＤで形成した第２の酸化膜、５は低濃度のＰ型
層、６はサイドスペーサ、７はＮ型層、８はロコス酸化
膜、９はソースドレイン拡散層である。Ｎ基板の表面に
厚さ１５０〜７００Åの薄い第１の酸化膜２を形成し、
その上に直ちに厚さ５００〜２０００Åの窒化膜３を形
成し、その上にＣＶＤ法で厚さ２０００〜５０００Åの
第２の酸化膜４を形成し、能動領域のマスクを用いて上
記第２の酸化膜４と窒化膜３をエッチングする〔図１
（ａ) 〕。この段階でＮ基板１のロコス酸化膜形成領域
にボロンを２×１０12〜８×１０12イオン／ｃｍ2 の注
入量でインプラし低濃度のＰ型層５を形成し〔図１
（ｂ) 〕、次に全面にＣＶＤ法で厚さ２０００〜５００
０Åの第３の酸化膜を形成し、全面エッチバックを行い
能動領域のマスクを用いてエッチングした第２の酸化膜
４と窒化膜３の側壁部分に第３の酸化膜のエッチング残
りによってサイドスペーサ６を形成する。〔図１
（ｃ）〕 Ｎ基板１のロコス酸化膜形成領域にリンをチャネルスト
ッパとして０．５×１０13〜３×１０13イオン／ｃｍ2
の注入量でインプラし〔図１（ｄ）〕、次に第１、第２
の酸化膜２，４とサイドスペーサ６をフッ酸で除去しロ
コス酸化膜８を形成し〔図１（ｅ）〕、以後従来と同様
に窒化膜３を除去し、ゲート酸化膜、ゲートポリシリコ
ンを形成し、ソースドレイン拡散層９を形成する〔図１
（ｆ）〕。次にＮＭＯＳに対するチャネルストッパを形
成する工程を説明する。ロコス形成領域の第２の酸化膜
と窒化膜をエッチング除去する工程までは、ＰＭＯＳに
対するチャネルストッパを形成する工程と同一である。
次に全面にＣＶＤ法で厚さ２０００〜５０００Åの第３
の酸化膜を形成し、全面エッチバックを行い、能動領域
のマスクを用いてエッチングした第２の酸化膜４と窒化
膜３の側壁部分に第３の酸化膜のエッチング残りによっ
てサイドスペーサ６が形成する。Ｎ基板１のロコス酸化
膜形成領域にボロンをチャネルストッパとして１〜３×
１０13イオン／ｃｍ2 の注入でインプラし、次に第１、
第２の酸化物２、４とサイドスペーサ６をフッ酸で除去
しロコス酸化膜８を形成し以後従来と同様に窒化膜３を
除去し、ゲート酸化膜、ゲートポリシリコンを形成しソ
ースドレイン拡散層９を形成する。
板にＰウエルを形成しＮ基板とＰウエルにそれぞれＰＭ
ＯＳとＮＭＯＳを形成する場合のＰＭＯＳに対するチャ
ネルストッパの形成工程を示す説明図であり、図におい
て１はＮ基板、２は薄い第１の酸化膜、３は窒化膜、４
はＣＶＤで形成した第２の酸化膜、５は低濃度のＰ型
層、６はサイドスペーサ、７はＮ型層、８はロコス酸化
膜、９はソースドレイン拡散層である。Ｎ基板の表面に
厚さ１５０〜７００Åの薄い第１の酸化膜２を形成し、
その上に直ちに厚さ５００〜２０００Åの窒化膜３を形
成し、その上にＣＶＤ法で厚さ２０００〜５０００Åの
第２の酸化膜４を形成し、能動領域のマスクを用いて上
記第２の酸化膜４と窒化膜３をエッチングする〔図１
（ａ) 〕。この段階でＮ基板１のロコス酸化膜形成領域
にボロンを２×１０12〜８×１０12イオン／ｃｍ2 の注
入量でインプラし低濃度のＰ型層５を形成し〔図１
（ｂ) 〕、次に全面にＣＶＤ法で厚さ２０００〜５００
０Åの第３の酸化膜を形成し、全面エッチバックを行い
能動領域のマスクを用いてエッチングした第２の酸化膜
４と窒化膜３の側壁部分に第３の酸化膜のエッチング残
りによってサイドスペーサ６を形成する。〔図１
（ｃ）〕 Ｎ基板１のロコス酸化膜形成領域にリンをチャネルスト
ッパとして０．５×１０13〜３×１０13イオン／ｃｍ2
の注入量でインプラし〔図１（ｄ）〕、次に第１、第２
の酸化膜２，４とサイドスペーサ６をフッ酸で除去しロ
コス酸化膜８を形成し〔図１（ｅ）〕、以後従来と同様
に窒化膜３を除去し、ゲート酸化膜、ゲートポリシリコ
ンを形成し、ソースドレイン拡散層９を形成する〔図１
（ｆ）〕。次にＮＭＯＳに対するチャネルストッパを形
成する工程を説明する。ロコス形成領域の第２の酸化膜
と窒化膜をエッチング除去する工程までは、ＰＭＯＳに
対するチャネルストッパを形成する工程と同一である。
次に全面にＣＶＤ法で厚さ２０００〜５０００Åの第３
の酸化膜を形成し、全面エッチバックを行い、能動領域
のマスクを用いてエッチングした第２の酸化膜４と窒化
膜３の側壁部分に第３の酸化膜のエッチング残りによっ
てサイドスペーサ６が形成する。Ｎ基板１のロコス酸化
膜形成領域にボロンをチャネルストッパとして１〜３×
１０13イオン／ｃｍ2 の注入でインプラし、次に第１、
第２の酸化物２、４とサイドスペーサ６をフッ酸で除去
しロコス酸化膜８を形成し以後従来と同様に窒化膜３を
除去し、ゲート酸化膜、ゲートポリシリコンを形成しソ
ースドレイン拡散層９を形成する。
【０００６】上記のようにすることで、ＮＭＯＳの場合
は図１（ｆ）に矢印で示す部分にはＮ基板１と逆のボロ
ンを薄く注入してあるので、該部分にリンが拡散しても
濃度が薄くなり、ＰＭＯＳのソース、ドレインの濃いＰ
型部分は表面で濃いＮ型部分と直接接触しないようにな
る。又ＮＭＯＳでは表面の濃いＰ型部分が窒化膜３のエ
ッジから約０．３μｍ程度離れてインプラされているの
でソース、ドレインの濃いＮ型部分は濃いＰ型のチャネ
ルストップ部分と直接接触しないようになる。このよう
に濃いＰ型、Ｎ型領域が直接接触しないようになるの
で、ソース、ドレインの接合容量が従来に比較して大き
く減少する。また、サイドスペーサ６を厚くすると、接
合の耐圧をさらに大きく改善することもできる。
は図１（ｆ）に矢印で示す部分にはＮ基板１と逆のボロ
ンを薄く注入してあるので、該部分にリンが拡散しても
濃度が薄くなり、ＰＭＯＳのソース、ドレインの濃いＰ
型部分は表面で濃いＮ型部分と直接接触しないようにな
る。又ＮＭＯＳでは表面の濃いＰ型部分が窒化膜３のエ
ッジから約０．３μｍ程度離れてインプラされているの
でソース、ドレインの濃いＮ型部分は濃いＰ型のチャネ
ルストップ部分と直接接触しないようになる。このよう
に濃いＰ型、Ｎ型領域が直接接触しないようになるの
で、ソース、ドレインの接合容量が従来に比較して大き
く減少する。また、サイドスペーサ６を厚くすると、接
合の耐圧をさらに大きく改善することもできる。
【０００７】
【発明の効果】以上説明したように、本発明によれば、
ソース、ドレインの接合容量が従来に比較して大きく減
少し、高速動作および低消費電流化に寄与する効果が大
である。
ソース、ドレインの接合容量が従来に比較して大きく減
少し、高速動作および低消費電流化に寄与する効果が大
である。
【図１】本発明のＰＭＯＳに対するチャネルストッパの
形成工程を示す説明図である。
形成工程を示す説明図である。
１ Ｎ基板 ２ 第１の酸化膜 ３ 窒化膜 ４ 第２の酸化膜 ５ 低濃度のＰ型層 ６ サイドスペーサ ７ Ｎ型層 ８ ロコス酸化膜 ９ ソース、ドレイン拡散層
Claims (2)
- 【請求項１】 ロコス分離の工程を含むＣＭＯＳＩＣの
製造方法において、ＰＭＯＳを形成する半導体基板表面
に厚さ１５０〜７００Åの第１の酸化膜を形成する工程
と、該酸化膜上に厚さ５００〜２０００Åの窒化膜を形
成する工程と、該窒化膜上に厚さ２０００〜５０００Å
の第２の酸化膜を形成する工程と、ロコス形成領域の上
記第２の酸化膜と窒化膜をエッチング除去する工程と、
該ロコス形成領域にボロンを２×１０12〜８×１０12イ
オン／ｃｍ2 の注入量でイオン注入する工程と、全面に
厚さ２０００〜５０００Åの第３の酸化膜を形成する工
程と、全面エッチバックを行ない上記第２の酸化膜と窒
化膜層の側壁部にサイドスペーサを形成する工程と、上
記ロコス形成領域に０．５×１０13〜３×１０13イオン
／ｃｍ2 の注入量でリンをイオン注入する工程と、上記
第１の酸化膜をエッチング除去した後、ロコス酸化を行
なう工程とを含むことを特徴とするＣＭＯＳＩＣの製造
方法。 - 【請求項２】 ロコス分離の工程を含むＣＭＯＳＩＣの
製造方法において、ＮＭＯＳを形成する半導体基板表面
に、厚さ１５０〜７００Åの第１の酸化膜を形成する工
程と、該酸化膜上に厚さ５００〜２０００Åの窒化膜を
形成する工程と、該窒化膜上に厚さ２０００〜５０００
Åの第２の酸化膜を形成する工程と、ロコス形成領域の
上記第２の酸化膜と窒化膜をエッチング除去する工程と
全面に厚さ２０００〜５０００Åの第３の酸化膜を形成
する工程と、全面エッチバックを行ない上記第２の酸化
膜と窒化膜層の側壁部にサイドスペーサを形成する工程
と、上記ロコス形成領域に１×１０13〜５×１０13イオ
ン／ｃｍ2 の注入量でボロンをイオン注入する工程と、
上記第１の酸化膜をエッチング除去した後、ロコス酸化
を行なう工程とを含むことを特徴とするＣＭＯＳＩＣの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073014A JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Ｃｍｏｓｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073014A JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Ｃｍｏｓｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243506A true JPH05243506A (ja) | 1993-09-21 |
Family
ID=13506061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4073014A Pending JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Ｃｍｏｓｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243506A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-02-26 JP JP4073014A patent/JPH05243506A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
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