JPH05243506A - Cmosicの製造方法 - Google Patents
Cmosicの製造方法Info
- Publication number
- JPH05243506A JPH05243506A JP4073014A JP7301492A JPH05243506A JP H05243506 A JPH05243506 A JP H05243506A JP 4073014 A JP4073014 A JP 4073014A JP 7301492 A JP7301492 A JP 7301492A JP H05243506 A JPH05243506 A JP H05243506A
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- JP
- Japan
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- oxide film
- forming
- locos
- thickness
- nitride film
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ソース、ドレインの接合容量を小さくして、
高速化、低消費電流化を計ることを目的とする。 【構成】 分離用ロコス酸化膜形成工程において能動領
域のマスクを用いてCVD酸化膜と窒化膜をエッチング
してその側壁部にサイドスペーサを形成し、インプラで
チャネルストッパを形成することにより、ソース、ドレ
イン領域がチャネルストッパの高濃度の領域と直接接し
ないようにした。
高速化、低消費電流化を計ることを目的とする。 【構成】 分離用ロコス酸化膜形成工程において能動領
域のマスクを用いてCVD酸化膜と窒化膜をエッチング
してその側壁部にサイドスペーサを形成し、インプラで
チャネルストッパを形成することにより、ソース、ドレ
イン領域がチャネルストッパの高濃度の領域と直接接し
ないようにした。
Description
【0001】
【産業上の利用分野】本発明は、ロコス分離のCMOS
ICの製造方法に関し、PMOSとNMOSに対するチ
ャネルストッパの形成方法に関する。
ICの製造方法に関し、PMOSとNMOSに対するチ
ャネルストッパの形成方法に関する。
【0002】
【従来の技術】3μmルールのCMOSICでは、N基
板にPウエルを形成し、N基板上にPMOSを、Pウエ
ル上にNMOSを形成する方法が多用されていた。この
N基板の比抵抗は2Ωcmから7Ωcmのものが多く、
Pウエルの表面濃度は1〜2×1016イオン/cm
2 で、この場合のロコス酸化膜の厚さは約1μmであっ
た。この条件では分離部分のフィールドトランジスタの
しきい値電圧VTHがPMOS,NMOS共に使用電圧に
対して十分ではなく、PMOS領域のフィールド部分に
はリンを5×1012イオン/cm2 程度の注入量でイン
プラし、NMOS領域のフィールド部分にはボロンを3
×1013イオン/cm2 程度の注入量でインプラしてか
らロコス酸化膜を形成することで、チャネルストッパを
形成して対処していた。また2μmルール以下、特に1
μmルール以下では、パンチスルー耐圧を上げるため等
の理由でツインウエル構造になっており、PMOS領域
のチャネルストッパインプラは一般に不要であるが、比
抵抗が1Ωcm程度のN基板を使用するプロセスではフ
ィールドトランジスタのVTHが十分に高くならず、やは
りリンのチャネルストップインプラが必要となってい
る。
板にPウエルを形成し、N基板上にPMOSを、Pウエ
ル上にNMOSを形成する方法が多用されていた。この
N基板の比抵抗は2Ωcmから7Ωcmのものが多く、
Pウエルの表面濃度は1〜2×1016イオン/cm
2 で、この場合のロコス酸化膜の厚さは約1μmであっ
た。この条件では分離部分のフィールドトランジスタの
しきい値電圧VTHがPMOS,NMOS共に使用電圧に
対して十分ではなく、PMOS領域のフィールド部分に
はリンを5×1012イオン/cm2 程度の注入量でイン
プラし、NMOS領域のフィールド部分にはボロンを3
×1013イオン/cm2 程度の注入量でインプラしてか
らロコス酸化膜を形成することで、チャネルストッパを
形成して対処していた。また2μmルール以下、特に1
μmルール以下では、パンチスルー耐圧を上げるため等
の理由でツインウエル構造になっており、PMOS領域
のチャネルストッパインプラは一般に不要であるが、比
抵抗が1Ωcm程度のN基板を使用するプロセスではフ
ィールドトランジスタのVTHが十分に高くならず、やは
りリンのチャネルストップインプラが必要となってい
る。
【0003】
【発明が解決しようとする課題】従来のロコス分離のC
MOSICでは、比較的高濃度のチャネルストッパがソ
ース、ドレインの近傍に形成されているためにソース、
ドレインと基板(又はウエル) との接合容量が大きくな
り、これが動作速度及び消費電流に大きな悪影響を与え
ているという問題があった。本発明は上記の問題を解決
するため、ソース、ドレインと基板(又はウエル)との
接合容量を小さくすることを目的とする。
MOSICでは、比較的高濃度のチャネルストッパがソ
ース、ドレインの近傍に形成されているためにソース、
ドレインと基板(又はウエル) との接合容量が大きくな
り、これが動作速度及び消費電流に大きな悪影響を与え
ているという問題があった。本発明は上記の問題を解決
するため、ソース、ドレインと基板(又はウエル)との
接合容量を小さくすることを目的とする。
【0004】
【課題を解決するための手段】本発明の製造方法は、N
基板にNウエルとPウエルを作って行うツインウエル構
造のプロセスでは、N基板に周知の方法でNウエルとP
ウエルを形成し、表面の酸化膜を全て除去した後再び表
面に厚さ150〜700Åの第1の酸化膜を形成し、そ
の上に直ちに厚さ500〜2000Åの窒化膜を形成
し、その上にCVD法で厚さ2000〜5000Åの第
2の酸化膜を形成し、能動領域のマスクを用いて上記C
VD酸化膜と窒化膜をエッチングした段階でPMOSに
対してボロンを2×1012〜8×1012イオン/cm2
の濃度にインプラし、次に全面にCVD法で厚さ200
0〜5000Åの第3酸化膜を形成し、全面エッチバッ
クを行い能動領域のマスクを用いてエッチングしたCV
D酸化膜と窒化膜の側壁部にサイドスペーサを形成し、
NMOSに対してボロンを1×1013〜5×1013イオ
ン/cm2 の濃度にインプラし、PMOSに対しては、
リンを0.5×1013〜3×1013イオン/cm2 の注
入量でインプラし、PMOSとNMOSに対するチャネ
ルストッパを形成することを特徴とする。
基板にNウエルとPウエルを作って行うツインウエル構
造のプロセスでは、N基板に周知の方法でNウエルとP
ウエルを形成し、表面の酸化膜を全て除去した後再び表
面に厚さ150〜700Åの第1の酸化膜を形成し、そ
の上に直ちに厚さ500〜2000Åの窒化膜を形成
し、その上にCVD法で厚さ2000〜5000Åの第
2の酸化膜を形成し、能動領域のマスクを用いて上記C
VD酸化膜と窒化膜をエッチングした段階でPMOSに
対してボロンを2×1012〜8×1012イオン/cm2
の濃度にインプラし、次に全面にCVD法で厚さ200
0〜5000Åの第3酸化膜を形成し、全面エッチバッ
クを行い能動領域のマスクを用いてエッチングしたCV
D酸化膜と窒化膜の側壁部にサイドスペーサを形成し、
NMOSに対してボロンを1×1013〜5×1013イオ
ン/cm2 の濃度にインプラし、PMOSに対しては、
リンを0.5×1013〜3×1013イオン/cm2 の注
入量でインプラし、PMOSとNMOSに対するチャネ
ルストッパを形成することを特徴とする。
【0005】
【実施例】図1は本発明の比抵抗が1〜2ΩcmのN基
板にPウエルを形成しN基板とPウエルにそれぞれPM
OSとNMOSを形成する場合のPMOSに対するチャ
ネルストッパの形成工程を示す説明図であり、図におい
て1はN基板、2は薄い第1の酸化膜、3は窒化膜、4
はCVDで形成した第2の酸化膜、5は低濃度のP型
層、6はサイドスペーサ、7はN型層、8はロコス酸化
膜、9はソースドレイン拡散層である。N基板の表面に
厚さ150〜700Åの薄い第1の酸化膜2を形成し、
その上に直ちに厚さ500〜2000Åの窒化膜3を形
成し、その上にCVD法で厚さ2000〜5000Åの
第2の酸化膜4を形成し、能動領域のマスクを用いて上
記第2の酸化膜4と窒化膜3をエッチングする〔図1
(a) 〕。この段階でN基板1のロコス酸化膜形成領域
にボロンを2×1012〜8×1012イオン/cm2 の注
入量でインプラし低濃度のP型層5を形成し〔図1
(b) 〕、次に全面にCVD法で厚さ2000〜500
0Åの第3の酸化膜を形成し、全面エッチバックを行い
能動領域のマスクを用いてエッチングした第2の酸化膜
4と窒化膜3の側壁部分に第3の酸化膜のエッチング残
りによってサイドスペーサ6を形成する。〔図1
(c)〕 N基板1のロコス酸化膜形成領域にリンをチャネルスト
ッパとして0.5×1013〜3×1013イオン/cm2
の注入量でインプラし〔図1(d)〕、次に第1、第2
の酸化膜2,4とサイドスペーサ6をフッ酸で除去しロ
コス酸化膜8を形成し〔図1(e)〕、以後従来と同様
に窒化膜3を除去し、ゲート酸化膜、ゲートポリシリコ
ンを形成し、ソースドレイン拡散層9を形成する〔図1
(f)〕。次にNMOSに対するチャネルストッパを形
成する工程を説明する。ロコス形成領域の第2の酸化膜
と窒化膜をエッチング除去する工程までは、PMOSに
対するチャネルストッパを形成する工程と同一である。
次に全面にCVD法で厚さ2000〜5000Åの第3
の酸化膜を形成し、全面エッチバックを行い、能動領域
のマスクを用いてエッチングした第2の酸化膜4と窒化
膜3の側壁部分に第3の酸化膜のエッチング残りによっ
てサイドスペーサ6が形成する。N基板1のロコス酸化
膜形成領域にボロンをチャネルストッパとして1〜3×
1013イオン/cm2 の注入でインプラし、次に第1、
第2の酸化物2、4とサイドスペーサ6をフッ酸で除去
しロコス酸化膜8を形成し以後従来と同様に窒化膜3を
除去し、ゲート酸化膜、ゲートポリシリコンを形成しソ
ースドレイン拡散層9を形成する。
板にPウエルを形成しN基板とPウエルにそれぞれPM
OSとNMOSを形成する場合のPMOSに対するチャ
ネルストッパの形成工程を示す説明図であり、図におい
て1はN基板、2は薄い第1の酸化膜、3は窒化膜、4
はCVDで形成した第2の酸化膜、5は低濃度のP型
層、6はサイドスペーサ、7はN型層、8はロコス酸化
膜、9はソースドレイン拡散層である。N基板の表面に
厚さ150〜700Åの薄い第1の酸化膜2を形成し、
その上に直ちに厚さ500〜2000Åの窒化膜3を形
成し、その上にCVD法で厚さ2000〜5000Åの
第2の酸化膜4を形成し、能動領域のマスクを用いて上
記第2の酸化膜4と窒化膜3をエッチングする〔図1
(a) 〕。この段階でN基板1のロコス酸化膜形成領域
にボロンを2×1012〜8×1012イオン/cm2 の注
入量でインプラし低濃度のP型層5を形成し〔図1
(b) 〕、次に全面にCVD法で厚さ2000〜500
0Åの第3の酸化膜を形成し、全面エッチバックを行い
能動領域のマスクを用いてエッチングした第2の酸化膜
4と窒化膜3の側壁部分に第3の酸化膜のエッチング残
りによってサイドスペーサ6を形成する。〔図1
(c)〕 N基板1のロコス酸化膜形成領域にリンをチャネルスト
ッパとして0.5×1013〜3×1013イオン/cm2
の注入量でインプラし〔図1(d)〕、次に第1、第2
の酸化膜2,4とサイドスペーサ6をフッ酸で除去しロ
コス酸化膜8を形成し〔図1(e)〕、以後従来と同様
に窒化膜3を除去し、ゲート酸化膜、ゲートポリシリコ
ンを形成し、ソースドレイン拡散層9を形成する〔図1
(f)〕。次にNMOSに対するチャネルストッパを形
成する工程を説明する。ロコス形成領域の第2の酸化膜
と窒化膜をエッチング除去する工程までは、PMOSに
対するチャネルストッパを形成する工程と同一である。
次に全面にCVD法で厚さ2000〜5000Åの第3
の酸化膜を形成し、全面エッチバックを行い、能動領域
のマスクを用いてエッチングした第2の酸化膜4と窒化
膜3の側壁部分に第3の酸化膜のエッチング残りによっ
てサイドスペーサ6が形成する。N基板1のロコス酸化
膜形成領域にボロンをチャネルストッパとして1〜3×
1013イオン/cm2 の注入でインプラし、次に第1、
第2の酸化物2、4とサイドスペーサ6をフッ酸で除去
しロコス酸化膜8を形成し以後従来と同様に窒化膜3を
除去し、ゲート酸化膜、ゲートポリシリコンを形成しソ
ースドレイン拡散層9を形成する。
【0006】上記のようにすることで、NMOSの場合
は図1(f)に矢印で示す部分にはN基板1と逆のボロ
ンを薄く注入してあるので、該部分にリンが拡散しても
濃度が薄くなり、PMOSのソース、ドレインの濃いP
型部分は表面で濃いN型部分と直接接触しないようにな
る。又NMOSでは表面の濃いP型部分が窒化膜3のエ
ッジから約0.3μm程度離れてインプラされているの
でソース、ドレインの濃いN型部分は濃いP型のチャネ
ルストップ部分と直接接触しないようになる。このよう
に濃いP型、N型領域が直接接触しないようになるの
で、ソース、ドレインの接合容量が従来に比較して大き
く減少する。また、サイドスペーサ6を厚くすると、接
合の耐圧をさらに大きく改善することもできる。
は図1(f)に矢印で示す部分にはN基板1と逆のボロ
ンを薄く注入してあるので、該部分にリンが拡散しても
濃度が薄くなり、PMOSのソース、ドレインの濃いP
型部分は表面で濃いN型部分と直接接触しないようにな
る。又NMOSでは表面の濃いP型部分が窒化膜3のエ
ッジから約0.3μm程度離れてインプラされているの
でソース、ドレインの濃いN型部分は濃いP型のチャネ
ルストップ部分と直接接触しないようになる。このよう
に濃いP型、N型領域が直接接触しないようになるの
で、ソース、ドレインの接合容量が従来に比較して大き
く減少する。また、サイドスペーサ6を厚くすると、接
合の耐圧をさらに大きく改善することもできる。
【0007】
【発明の効果】以上説明したように、本発明によれば、
ソース、ドレインの接合容量が従来に比較して大きく減
少し、高速動作および低消費電流化に寄与する効果が大
である。
ソース、ドレインの接合容量が従来に比較して大きく減
少し、高速動作および低消費電流化に寄与する効果が大
である。
【図1】本発明のPMOSに対するチャネルストッパの
形成工程を示す説明図である。
形成工程を示す説明図である。
1 N基板 2 第1の酸化膜 3 窒化膜 4 第2の酸化膜 5 低濃度のP型層 6 サイドスペーサ 7 N型層 8 ロコス酸化膜 9 ソース、ドレイン拡散層
Claims (2)
- 【請求項1】 ロコス分離の工程を含むCMOSICの
製造方法において、PMOSを形成する半導体基板表面
に厚さ150〜700Åの第1の酸化膜を形成する工程
と、該酸化膜上に厚さ500〜2000Åの窒化膜を形
成する工程と、該窒化膜上に厚さ2000〜5000Å
の第2の酸化膜を形成する工程と、ロコス形成領域の上
記第2の酸化膜と窒化膜をエッチング除去する工程と、
該ロコス形成領域にボロンを2×1012〜8×1012イ
オン/cm2 の注入量でイオン注入する工程と、全面に
厚さ2000〜5000Åの第3の酸化膜を形成する工
程と、全面エッチバックを行ない上記第2の酸化膜と窒
化膜層の側壁部にサイドスペーサを形成する工程と、上
記ロコス形成領域に0.5×1013〜3×1013イオン
/cm2 の注入量でリンをイオン注入する工程と、上記
第1の酸化膜をエッチング除去した後、ロコス酸化を行
なう工程とを含むことを特徴とするCMOSICの製造
方法。 - 【請求項2】 ロコス分離の工程を含むCMOSICの
製造方法において、NMOSを形成する半導体基板表面
に、厚さ150〜700Åの第1の酸化膜を形成する工
程と、該酸化膜上に厚さ500〜2000Åの窒化膜を
形成する工程と、該窒化膜上に厚さ2000〜5000
Åの第2の酸化膜を形成する工程と、ロコス形成領域の
上記第2の酸化膜と窒化膜をエッチング除去する工程と
全面に厚さ2000〜5000Åの第3の酸化膜を形成
する工程と、全面エッチバックを行ない上記第2の酸化
膜と窒化膜層の側壁部にサイドスペーサを形成する工程
と、上記ロコス形成領域に1×1013〜5×1013イオ
ン/cm2 の注入量でボロンをイオン注入する工程と、
上記第1の酸化膜をエッチング除去した後、ロコス酸化
を行なう工程とを含むことを特徴とするCMOSICの
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4073014A JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Cmosicの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4073014A JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Cmosicの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05243506A true JPH05243506A (ja) | 1993-09-21 |
Family
ID=13506061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4073014A Pending JPH05243506A (ja) | 1992-02-26 | 1992-02-26 | Cmosicの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05243506A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-02-26 JP JP4073014A patent/JPH05243506A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
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