KR0126799B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법

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Abstract

커패시턴스를 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판상에 제1도전층을 형성하고, 상기 제1도전층 상의, 커패시터의 스토리지 노드가 형성될 영역을 제외한 영역에 스토리지 패턴을 형성한다. 상기 스토리지 패턴의 측면부에 제1도전성측벽을 형성하고, 상기 스토리지 패턴을 제거한다. 상기 제1도전성측벽의 측면부에 물질측벽을 형성하고, 상기 물질측벽의 측면부에 제2도 전성측벽을 형성한 다음 물질측벽을 제거한다. 공정단순화를 도모하면서 고집적 메모리셀에서 요구되는 커패시턴스를 확보할 수 있다.

Description

반도체장치의 커패시터 제조방법
제1도는 종래방법에 의해 제조된 반도체장치의 커패시터를 도시한 단면도.
제2도 내지 제6도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체기판130 : 희생물질층
140 : 제1도전층150a : 스토리지 패턴
160 : 포토레지스트 패턴200 : 제1도전성측벽
300a,300b : 물질측벽400 : 제2도전성측벽
450a : 원통전극450b : 기둥전극
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 커패시턴스를 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
DRAM의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위하여 커패시터의 구조를 3차원적으로 형성하는 많은 방법들이 제안되고 있다. 그 중에서, 원통형 커패시터는 원통의 외면뿐만 아니라 내면까지 유효 커패시터 면적으로 이용할 수 있어 64Mb급 이상의 고집적 메모리셀에 적합한 구조로 채택되고 있다.
한국특허 공개공보 제91-10511호에 개시되어 있는 원통형 커패시터가 제1도에 도시되어 있다.
제1도를 참조하면, 트랜지스터 및 비트라인(10)이 형성된 반도체기판(1) 상에 식각저지층으로서 실리콘 질화물(11)을 형성하고, 커패시터의 스토리지 노드가 형성될 영역을 제외한 영역에 산화막패턴(16)을 형성한다. 결과물 전면에 폴리실리콘 측벽전극(17)을 형성하고, 스토리지 노드가 형성될 영역에 포토레지스트(18)를 매립한다. 상기 폴리실리콘 측벽전극(17)의 상단부를 식각하고, 산화막패턴(16) 및 포토레지스트를 제거한다.
고집적화되는 메모리셀에서 커패시터의 면적을 최대화하여 커패시턴스를 증가시키기 위해서는 이웃한 커패시터와 간격을 최소한으로 단축시켜야 한다. 상술한 종래방법에 의하면, 인접한 커패시터간을 분리시키는 상기 산화막패턴(16)의 크기가 포토-리소그라피 공정의 한계 노광 선폭에 의해 제한되기 때문에, 256Mb급 및 그 이상으로 고집적화되는 메모리셀에서 요구되는 커패시턴스를 확보하기가 어렵다.
1991년 토루 카가(Toru Kaga)등이 제안한 크라운(Crown) 셀 구조는 원통전극을 이중의 벽을 가진 왕관 모양으로 형성하여 커패시턴스를 증가시킬 수 있다(참조문헌:IEEE Transcation on Electron Device '91 Crown-Shaped Stacked-Capacitor Cell for 1.5V Operation 64Mb DRAMs). 상기 크라인 셀 제조방법은 다음과 같다.
먼저, 커패시터의 스토리지 노드가 형성될 영역을 개구하는 산화막패턴이 형성된 반도체기판 상에 제1폴리실리콘층을 형성한 다음, 상기 제1폴리실리콘층의 측벽에는 산화막스페이서를 형성한다. 다시, 제2폴리실리콘층을 형성하고, 상기 제2폴리실리콘층에 의해 생긴 홈부위를 산화막으로 매립한다. 상기 산화막들을 식각저지층으로 사용하여 제1 및 제2폴리실리콘층을 식각함으로써 이중 원통구조의 스토리지 노드를 형성한다.
그러나, 상술한 크라운 셀 제조방법 역시 스토리지 노드가 형성될 영역을 개구하는 산화막패턴을 한계 노광 선폭 이하의 크기로 형성할 수 없으므로, 인접한 커패시터간의 간격을 단축시킬 수 없다. 또한, 반도체기판과 스토리지 노드가 접속되는 부분이 식각되는 것을 방지하기 위하여 제2폴리실리콘층에 의해 생긴 홈부위를 산화막으로 매립시키는 공정이 추가되어야 한다.
따라서, 본 발명의 목적은 커패시턴스를 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 회상산화막을 형성하는 단계; 상기 희생산화막 상에 제1도전층을 형성하는 단계; 상기 제1도전층 상의, 커패시터의 스토리지 노드가 형성될 영역을 제외한 영역에 스토리지 패턴을 형성하는 단계; 상기 스토리지 패턴의 측면부에 제1도전성측벽을 형성하는 단계; 상기 스토리지 패턴을 제거하는 단계; 상기 제1도전성측벽의 측면부에 물질측벽을 형성하는 단계; 상기 물질측벽의 측면부에 제2도전성측벽을 형성하는 단계; 및 상기 희생산화막을 제거하는 단계를 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 물질측벽은 상기 제1도전성측벽들 사이를 매립하도록 그 두께를 조절하여 형성된다.
상기 스토리지 패턴 및 물질측벽을 구성하는 물질로는, 임의의 이방성식각에 대해 상기 제1도전층과 제1 및 제2도전성측벽을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것이 바람직하다.
본 발명에 의하면, 스토리지 노드를 형성하기 위한 마스크에 의해 형성된 스토리지 패턴을 이용하여 제1 도전성측벽을 형성하고, 상기 제1도전성측벽의 외측면부에 제 도전성측벽을 형성한다. 따라서, 이웃한 커패시터간의 간격을 한계 노광 선폭 이하로 단축시킬 수 있는 이중 원통형 커패시터를 수득할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
제2도 내지 제6도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제2도는 제1도전층(140), 제1물질층(150) 및 포토레지스트패턴(160)을 형성하는 단계를 도시한다. 반도체기판(100) 상에 절연물질을 증착하여 절연층(110)을 형성한다. 상기 절연층(110)은 기판(100) 상에 형성된 트랜지스터나 비트라인과 같은 하부구조물을 절연시키기 위한 목적으로 형성된다. 이어서, 상기 절연층(110) 상에, 예컨대 실리콘질화물을 증착하여 식각저지층(120)을 형성한 다음, 예컨대 산화물을 상기 식각저지층(120)상에 증착하여 희생물질층(130)을 형성한다. 여기서, 상기 식각저지층(120)을 구성하는 물질은, 희생물질층(130)을 제거하기 위한 습식식각에 대해 상기 희생물질층을 구성하는 물질에 비해 식각율이 훨씬 작은 물질을 사용한다.
다음에, 포토-리소그라피(photo-lithography) 공정으로 상기 희생물질층(130), 식각저지층(120) 및 절연층(110)의 소정부위를 식각하여 커패시터의 스토리지 노드를 상기 기판(100)에 접속시키기 위한 콘택개구부(도시되지 않음)를 형성한다.
이어서, 상기 콘택개구부가 형성된 결과물 전면에 도전물질로서, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제1도전층(140)을 형성한다. 이때, 기판 표면을 평탄화시키기 위하여 상기 폴리실리콘을 두껍게 증착한 다음 에치백(etch-back)할 수도 있다. 계속해서, 상기 제1도전층(140) 상에, 예컨대 산화물을 증착하여 제1물질층(150)을 형성한다. 여기서, 상기 제1물질층(150)을 구성하는 물질은, 임의의 이방성식각에 대해 상기 제1도전층(140)을 구성하는 물질과는 식각선택성(etch selectivity)이 좋은,다시 말하면 다른 식각율을(A물질의 식각율을 1로 했을 경우, B물질의 식각율은 4이상으로 하는 것이 바람직하다) 갖는 물질을 사용한다.
다음에, 상기 제1물질층(150)상에, 포토-리소그라피 공정으로 커패시터의 스토리지 노드가 형성될 영역을 제외한 영역에만 포토레지스트 패턴(160)을 형성한다.
제3도는 스토리지 패턴(150a) 및 제1도전성측벽(200)을 형성하는 단계를 도시한다. 상기 제2도의 포토레지스트 패턴(160)을 식각 마스크로 사용하여 상기 제1물질층(150)을 이방성 식각함으로써, 제1물질층으로 이루어진 스토리지 패턴(150a)을 스토리지 노드가 형성될 영역을 제외한 영역에만 형성한다. 이때, 상기 제1도전층(140)은 제1물질층의 이방성 식각시 식각저지층으로 작용한다. 상기 제1도전층은 제1물질층과의 식각선택성이 우수하기 때문에, 스토리지 패턴을 형성하기 위한 이방성 식각시 과도식각(over-etch)이 된다 해도 상기 제1도전층이 손상되지 않는다. 따라서, 스토리지 노드와 반도체기판과의 접속부위가 끊어지는 현상이 발생하지 않는다.
이어서, 에싱(ashing) 방법으로 상기 포토레지스트 패턴을 제거한 다음, 상기 스토리지 패턴(150a)이 형성된 결과물 전면에 도전물질로서, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제2도전층(도시되지 않음)을 형성한다. 다음에, 상기 제2도전층을 이방성 식각하여 스토리지 패턴(150a)의 측면부에 제1도전성측벽(200)을 형성한다.
제4도는 물질측벽(300a,300b)을 형성하는 단계를 도시한다. 상기 스토리지 패턴(제3도의 참조부호 150a)을 식각하여 제거한 다음, 결과물 전면에, 예컨대 산화물을 증착하여 제2물질층(도시되지 않음)을 형성한다. 여기서, 상기 제2물질층을 구성하는 물질은, 임의의 이방성식각에 대해 상기 제1도전층 및 제1도전성측벽을 구성하는 물질과는 식각선택성이 좋은 물질을 사용하는 것이 바람직하다.
이어서, 상기 제2물질층을 이방성 식각하여 상기 제1도전성측벽(200)의 측면부에 제2물질층으로 이루어진 물질측벽(300a,300b)을 형성한다. 이때, 상기 제1도전층(140)은 식각저지층으로 작용한다. 여기서, 상기 물질측벽은 제1도전성측벽(200) 사이의 부분을 매립하도록(300b 참조) 그 두께를 조절하여 형성되어야 한다.
제5도는 제2도전성측벽(400)을 형성하는 단계를 도시한다. 상기 물질측벽(300a,300b)이 형성된 결과물 전면에 도전물질로서, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제3도전층(도시되지 않음)을 형성한다. 이어서, 상기 제2도전층을 이방성 식각하여 물질측벽(300a,300b)의 측면부에 제2도전성측벽(400)을 형성한다. 이때, 상기 제1도전층(140)도 함께 식각되어 각 셀 단위로 분리되게 된다. 여기서, 상기 이방성 식각시 희생산화층(130)이 식각저지층으로 작용한다.
제6도는 스토리지 노드(S)를 형성하는 단계를 도시한다. 상기 제2도전성측벽(400)이 형성된 결과물 전면에, 예컨대 SBOE(Surfactant Buffered Oxide Etchant; NH4와 HF의 혼합물에 계면활성제를 첨가한 물질)를 이용한 습식식각 공정을 실시하여 상기 물질측벽(제5도의 참조부호 300a,300b) 및 희생산화층(제5도의 참조부호 130)을 제거한다. 그 결과, 반도체기판(100)과 접속되는 기둥전극(450a)과 이중의 원통전극(450b)으로 이루어진 스토리지 노드(S)를 형성한다. 이때, 상기 희생산화층(500)이 기둥전극(450a)의 저부면에 약간 남아 있을 수도 있고, 완전히 제거될 수도 있음은 물론이다.
이어서, 도시하지는 않았지만, 상기 스토리지 노드(S)의 저면에, 예컨대 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포하여 유전체막을 형성하고, 계속해서, 불순물이 도우프된 폴리실리콘과 같은 도전물질을 상기 유전체막 전면에 증착하여 플레이트 노드를 형성함으로써, 이중원통형 구조의 커패시터를 수득한다.
이상 상술한 바와 같이 본 발명에 의하면, 스토리지 노드를 형성하기 위한 마스크를 사용하여 형성된 스토리지 패턴을 이용하여 제1도전성측벽을 형성하고, 상기 제1도전성측벽의 측면부에 제2도전성측벽을 형성한다. 따라서, 이웃한 커패시터간의 간격을 한계 노광 선폭 이하로 단축시킬 수 있으므로, 커패시턴스의 증가를 도모할 수 있다.
또한, 상기 제2도전성측벽을 형성하기 위하여 상기 제1도전성측벽의 측면부에 형성되는 물질측벽이 제1도전성측벽 사이를 매립하기 때문에, 스토리지 노드와 반도체기판과의 접속부위를 보호하기 위한 별도의 공정이 추가되지 않는다. 따라서, 공정 단순화를 도모하면서 고집적 메모리셀에서 요구되는 커패시턴스를 용이하게 확보할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (4)

  1. 반도체기판 상에 희생산화막을 형성하는 단계; 상기 희생산화막 상에 제1도전층을 형성하는 단계; 상기 제1도전층 상의, 커패시터의 스토리지 노드가 형성될 영역을 제외한 영역에 스토리지 패턴을 형성하는 단계; 상기 스토리지 패턴의 측면부에 제1도전성측벽을 형성하는 단계; 상기 스토리지 패턴을 제거하는 단계; 상기 제1도전성측벽의 측면부에 물질측벽을 형성하는 단계; 상기 물질측벽의 측면부에 제2도전성측벽을 형성하는 단계; 및 상기 희생산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 물질측벽은 상기 제1도전성측벽들 사이를 매립하도록 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 스토리지 패턴 및 물질측벽을 구성하는 물질로, 임의의 이방성식각에 대해 상기 제1도전층과 제1 및 제2도전성 측벽을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 희생산화막의 일부만을 제거하여 상기 제1도전층 아래에 언더 컷을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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