JP2871818B2

JP2871818B2 - 液晶表示装置

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Publication number: JP2871818B2
Application number: JP19780990A
Authority: JP
Inventors: 武田中; 記久雄小野; 信武小西; 光伊藤; 淳一大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-07-27
Filing date: 1990-07-27
Publication date: 1999-03-17
Anticipated expiration: 2014-03-17
Also published as: JPH0484125A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、液晶表示装置に係り、特に、各画素を薄膜
トランジスタ（TFT）および画素電極で構成するアクテ
イブマトリツクス方式の液晶表示装置に関する。

［従来の技術］一般に、アクテイブマトリツクス型の液晶表示装置で
は、透明導電膜（ITO）を画素電極としている。この画
素電極と映像信号線は、通常、例えば特願平１−53830
号明細書に記載のように、同一絶縁膜上に形成されてい
る。また画素電極と映像信号線の間には、電極などのパ
ターンは無く、この絶縁膜の表面は画素電極の位置から
映像信号線の位置まで平坦である。液晶表示装置の開口
率を向上するためには、この画素電極の面積、すなわち
液晶が駆動される面積をできるだけ広くする必要があつ
た。

なお、従来、薄膜トランジスタ基板と対向する基板に
設けていた遮光膜を、薄膜トランジスタ基板側に設けた
先行技術には、特開昭63−64023、特開平１−291219、
特開平１−291220、特開平３−198030、特開平３−9423
2公報がある。

しかし、いずれの先行技術にも、薄膜トランジスタ基
板に設けた遮光膜を、対向する基板に設けたブラックマ
トリックスを重ねる構成の記載はなかった。

また、画素電極の周囲に金属電極を形成する公知例に
は、特開平１−267618号公報があるが、上記公知例には
画素電極の周囲に設ける帯状電極の側縁を、画素電極と
映像信号線との間に設ける構成の記載はなかった。

さらに、薄膜トランジスタ基板に設けた遮光膜を、対
向する基板に設けたブラックマトリックスに重ねる公知
例には、特開平２−63020号公報があるが、ブラックマ
トリックスが上記遮光膜と画素電極の両者に重なる構成
の記載はなかった。

［発明が解決しようとする課題］上記従来技術では、映像信号線および画素電極は、そ
れぞれスパツタ法等で堆積した金属膜およびITO膜（透
明画素電極膜）を所定のパターンにエツチング加工して
形成する。このうちITO膜は、その材料の性質上このエ
ツチング加工が他の金属配線材料（Al,Cr等）に比べ難
しく、エツチング後に残渣が残りやすい。この残渣が画
素電極から映像信号線までつながると、両者が電気的に
導通し、画像表示の際に点欠陥（例えばその画素だけ常
に高輝度点または常に黒点となる欠陥）となる。この短
絡不良は、画素電極と映像信号線の間の距離を広げれば
低減するが、それには画素電極を小さくする必要があ
り、開口率の低下をもたらす。

また、従来技術では、ブラツクマトリツクスと画素電
極の重ね合わせ不良により、ドメイン（液晶が正しく配
向していない領域）からの漏れ光が生じ、これが原因で
表示むらが発生する等の問題があつた。その対策として
ブラツクマトリツクスの面積を広げて画素電極との重な
り部分を広くすることも考えられるが、やはり開口率の
低下を招くことになる。

従って、本発明の目的の１つは、画素電極形成時のエ
ッチング残渣により短絡不良が発生するのを防止するこ
とにある。

本発明のもう１つの目的は、パネルに対し斜めに入射
する洩れ光を防止することにある。

また、本発明の他の目的は、帯状電極が形成する段差
により、ソース電極が断線するのを防止することにあ
る。

［課題を解決するための手段］上記目的を達成するために、本発明は、透明な下側基
板上に複数の走査信号線と複数の映像信号線が交差する
ように配置し、隣接する２本の走査信号線と隣接する２
本の映像信号線とで囲まれた領域内にそれぞれ画素を設
けてなり、上記画素は、上記下側基板上に設けたゲート
電極、遮光性を有する材料からなる帯状電極と、上記ゲ
ート電極及び上記帯状電極上に設けた絶縁膜と、上記絶
縁膜上に設けた半導体層と、上記半導体層上に設けたソ
ース電極及びドレイン電極と、上記絶縁膜上に設けられ
上記ソース電極に接続する画素電極とよりなり、上記ゲ
ート電極と、上記絶縁膜と、上記半導体層と、上記ソー
ス電極及び上記ドレイン電極とにより薄膜トランジスタ
が構成され、上記走査信号線は上記下側基板上で対応す
る画素の上記ゲート電極に接続し、上記映像信号線は上
記絶縁膜上で対応する画素の上記ドレイン電極に接続
し、上記下側基板上に液晶層を介して透明な上側基板を
設け、上記上側基板の液晶層側の面にはブラックマトリ
ックスを設け、上記ブラックマトリックスは上記画素電
極の周辺部と重なるように配置し、上記帯状電極は上記
画素電極と隣接する画素の映像信号線との間に設けら
れ、上記帯状電極は上記映像信号線に沿って隣接する画
素の薄膜トランジスタが上記映像信号線に接続する位置
まで延在し、上記帯状電極の映像信号線側に配置される
側縁は上記画素電極と上記映像信号線の間に延在し、上
記帯状電極は上記画素電極と上記映像信号線との間で上
記ブラックマトリックスと重なると共に上記画素電極の
周縁部とも重なることを特徴とする。

さらに、上記帯状電極を上記ソース電極と重ならない
ように配置することを特徴とする。

［作用］本発明によれば、帯状電極を画素電極と映像信号線と
の間で絶縁膜の下に設けた場合、その間の絶縁膜の表面
に、帯状電極の厚さにほぼ等しい段差が生じる（第２
図）。このため、ITOのエツチング時に残渣があつて
も、そのほとんどが、この段差部の乗り越えの際に切断
されるので、短絡不良が生じることがない。

また、帯状電極は、画素電極と映像信号線との間で、
ブラックマトリックスと重なると共に、画素電極の周縁
部とも重なっており、しかも、遮光性を有する材料から
なっているので、パネルに対し斜めに入射する洩れ光を
防止することができる。

さらに、帯状電極をソース電極と重ならないように配
置することにより、帯状電極が形成する段差による、ソ
ース電極の断線を防止することができる。

〔実施例〕

以下に、本発明の実施例を図面により説明する。

第１図は、本発明の液晶表示装置の基本原理を説明す
るためのほぼ一画素部分を示す概略の平面図、第２図
は、第１図のＩ−Ｉ′断面による断面図である。

第１図及び第２図において、LCは液晶、ITOは透明画
素電極、GIは絶縁膜、SUB1は下側透明ガラス基板、SUB2
は上側透明ガラス基板、TFTは薄膜トランジスタ、BMは
ブラツクマトリツクス、SHは本実施例の特徴である帯状
電極、GLは走査信号線、DLは映像信号線である。下側の
透明画素電極ITOは各画素毎に分離されているが、上側
の透明画素電極ITOは前後左右のすべての画素に共通す
る単一電極となつている。第２図に示すように、ブラツ
クマトリツクスBMは、上側の透明ガラス基板SUB2の内面
に上側画素電極ITOを付ける前に設けられる。第１図に
示すように、ブラツクマトリツクスの内縁（中央開口部
の周縁）は、下側画素電極ITOの外周縁よりも幾分内側
に位置しており、それによつて下側画素電極とブラツク
マトリツクスは相互に重なる領域を有する。上側の共通
画素電極は接地され、下側の個々の画素電極ITOは個々
の薄膜トランジスタTFTの出力電極（ソース・ドレイン
電極の一方、）に接続され、TFTの入力電極（ソース・
ドレイン電極の他方）は映像信号DLに接続され、TFTの
ゲート電極は走査信号線GLに接続される。

本実施例によれば、第２図に示すように、帯状電極SH
を透明ガラス基板SUB1上に設けたことにより、画素電極
ITOと映像信号線DLの間の絶縁膜GIの表面には、帯状電
極SHの厚さとほぼ等しい段差が生ずる。このため、ITO
のエツチング残渣があつても、そのほとんどが、この段
差部の乗り越えで切断されるため短絡不良とならず点欠
陥は低減される。なお、本実施例では、帯状電極SHはフ
ロート状態になつている、すなわち、どこにも電気的に
接続はされていない。

また、第１図に示されるように、帯状電極SHは、画素
電極ITOと映像信号線DLとの間で、ブラツクマトリツク
スBMと重なると共に、画素電極ITOの周縁部としても重
なつており、しかも、遮光性を有する材料（Al,Cr）か
らなつているので、パネルに対し斜めに入射する洩れ光
を防止する遮光膜としても役立つ。

次に帯状電極を絶縁膜の上に形成した際の参考例の構
成と作用を説明する。画素の概略平面図は第１図と同じ
である。断面図を第12図に示す。第１図及び第２図と同
一符号は同一名称の要素を表わす。本参考例では、帯状
電極SHが下側画素電極ITOと電気的に導通している。こ
のため帯状電極SHにも液晶LCを駆動する電圧が印加され
る様になる。帯状電極のない従来構造では、画素電極か
ら液晶に電圧が印加されていたが、実際には画素電極の
周辺部の数μｍの範囲はドメイン等の発生により駆動が
不充分であつた。すなわち、実質的な画素面積は、見か
け上の画素電極の面積より小さかつた。

これに対し、本参考例では帯状電極SHにも電圧が印加
されるため、実質的な画素面積が増える。逆に、実質的
な画素面積を一定とすれば、本参考例により画素面積を
小さくでき、ITOのエツチング残渣による不良（ITOと映
像信号線DL間の短絡）を低減できる。なお、本参考例で
はもしも帯状電極と映像信号線が短絡すると不良になる
が、両者の加工性が優れている（画素電極ITOの周縁部
には、エツチング残渣の出易い透明電極材料を使用せ
ず、Ar,Cr等の材料を使用して帯状電極SHが形成される
ので、エツチング残渣が少い）ため、両者が接近しても
短絡は少ない。特に、両者（映像信号線と帯状電極）を
１回のホトリソグラフイーで同時にパターニングすれ
ば、マスク合わせずれによる両者間の異常接近も無いた
め、不良は更に低減する。

第３図は、本発明を適用したアクテイブ・マトリツク
ス方式のカラー液晶表示装置の実施例の液晶表示部の一
画素の要部の詳細な平面図である。また、第４図および
第５図は、それぞれ、第３図のＩ−Ｉ′切断線およびII
−II′切断線で切つた部分の断面図である。

本実施例は、透明画素電極を２分し、１画素当り２個
の透明画素電極ITO1およびITO2を設けると共に、画素電
極ITO1とITO2をそれぞれ駆動する２個の薄膜トランジス
タTFT1およびTFT2を設けたものである。本実施例では、
２個の画素電極が並列に駆動され、その一方が不良とな
つても、他方の画素電極で補なえるので、実効的な不良
の発生率を低減できる。なお、第３図は、下側の画素電
極が２分割された状態を示すが、上側の画素電極は第１
図と同じく全画素に共通である。

第３図〜第５図において、第１図、第２図と同一名称
の部分には同一符号を付してあり、説明を省略する。ま
た、SD1,SD2は薄膜トランジスタTFT1およびTFT2の各ソ
ースまたはドレイン電極（第５図では、SD1が画素電極I
TO1に繋がるTFT1のソース電極、SD2が映像信号線DLに繋
がるIFT1のドレイン電極。TFT2についても同様）、GTは
第３図で左右に走る走査信号線GLから直角に（第３図で
前後に）延びている薄膜トランジスタのゲート電極（TF
T1およびTFT2に共通）、CaddはITOと次段の走査信号線D
L間に形成される静電容量素子（保持容量）で、ゲート
電極・ソース電極間の結合容量Cgsに基づく信号出力の
低下を補償するための容量、SHSは画素電極ITO1とITO2
の間の間隙を蔽う遮光膜、ASはｉ型シリコンからなるｉ
型半導体層、POLは偏光板、PSV1およびPSV2はプラズマC
VD法等で形成された酸化珪素膜や窒化珪素膜等の下部透
明保護膜および上部透明保護膜、ORI1およびORI2は液晶
分子を配向するための有機材料の下部対向膜および上部
配向膜、GIは透明の絶縁膜、FILはカラーフイルタであ
る。これらの図において、数字を付した英小文字が同一
のもの同志は、同時に形成される層であることを示す。
たとえば、映像信号線DLの層d1とソース・ドレイン電極
SD1,SD2の層d1とは同時に形成される層である。また、g
1,g2等は主にゲート電極との関係が深い層、d1〜d3はソ
ース・ドレイン電極との関係が深い層である。

第５図に示すように、下部透明ガラス基板SUB1の内側
（液晶側）の表面上に、薄膜トランジスタTFT（TFT1とT
FT2）および透明画素電極ITO（ITO1とITO2）が設けられ
ている。下部透明ガラス基板SUB1は例えば1.1mm程度の
厚さで構成されている。

第３図および第４図に示す様に、帯状電極SH.g1は、
透明画素電極ITOと映像信号線DLの間を隠す様に形成す
る。更にドメインを隠す様に、ガラス電極ITO上に重ね
て形成している。映像信号線DLと透明画素電極ITOが容
量結合しない様、帯状電極SH.g1は、映像信号線DLと離
している。帯状電極SH.g1はブラツクマトリツクスBMに
隠れるので開口率は低下しない。なおこの帯状電極は、
後述する走査信号線GL.g1および保持容量Caddと同一工
程で形成する。すなわち帯状電極と走査信号線および保
持容量は同一層となるので、形成時のエツチング残渣等
で短絡する可能性がある。帯状電極を介して隣接する走
査信号線が短絡する不良を低減する為、帯状電極を２つ
に分割している。

第３図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線または水平信号線）GLと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号
線）DLとで囲まれた領域内（４本の信号線で囲まれた領
域内）に配置されている。走査信号線GLは、第３図に示
すように、列方向（水平方向、左右方向）に延在し、か
つ行方向（垂直方向、前後方向）に複数本（例えば500
本程度）配置されている。映像信号線DLは、行方向に延
在し、かつ列方向に複数本（例えば1000本程度）配置さ
れている。

前述のように、各画素の薄膜トランジスタTFTは、画
素内において２つ（複数）に分割され、薄膜トランジス
タ（分割薄膜トランジスタ）TFT1およびTFT2で構成され
ている。薄膜トランジスタTFT1,TFT2のそれぞれは、実
質的に同一寸法（チヤネル長とチヤネル幅が同じ）で構
成されている。この分割された薄膜トランジスタTFT1と
TFT2のそれぞれは、主にゲート電極GT、絶縁膜GI,i型
（真性、intrinsic、導電型決定不純物がドープされて
いない）アモルフアス・シリコン（Si）からなるｉ型半
導体層AS,1対のソース電極SD1およびドレイン電極SD2で
構成されている。なお、ソース・ドレインは本来その間
のバイアス極性によつて決まり、この液晶表示装置の回
路ではその極性は動作中反転するので、ソース・ドレイ
ンは動作中入れ替わると理解されたい。しかし、以下の
説明でも、便宜上一方のSD1をソース、他方のSD2をドレ
インと固定して表現する。

第６図および第７図は、第３図の液晶表示装置を製造
する際の、所定の製造工程における画素の要部平面図で
ある。

ゲート電極GTは、第６図に詳細に示すように、走査信
号線GLから行方向に突出するＴ字形状で構成されている
（Ｔ字形状に分岐されている）。すなわち、ゲート電極
GTは、映像信号線DLと実質的に平行に延在するように構
成されている。ゲート電極GTは、薄膜トランジスタTFT
1,TFT2のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタTFT1,TFT2のそれぞれのゲ
ート電極GTは、一体に（TFT1およびTFT2の共通ゲート電
極として）構成されており、同一の走査信号線GLに連続
して設けられている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差をなるべく作らな
いように、単層の第１導電膜g1で構成する（第５図）。
第１導電膜g1は、例えばスパツタ法で設けられたクロム
（Cr）膜を用い、1100Å程度の膜厚で設ける。

このゲート電極GTは、第３図、第５図および第６図
（所定の製造工程における画素の要部平面図）に示され
ているように、ｉ型半導体層ASを（下方から見て）完全
に覆うようにそれより大き目に設けられている。従つ
て、下部透明ガラス基板SUB1の下方に蛍光燈等のバツク
ライトを取り付けた場合、この不透明のCrゲート電極GT
が影となつて、半導体層ASにはバツクライト光が当ら
ず、上述した光照射による導電現像（不所望のリーク電
流が発生する現像）すなわちTFTのオフ特性劣化は起き
にくくなる。なお、ゲート電極GTの本来の大きさは、ソ
ース・ドレイン電極SD1,SD2間をまたがるのに最低限必
要な（ゲート電極とソース・ドレイン電極の位置合わせ
余裕分も含めた）幅を持ち、チヤネル幅Ｗを決めるとこ
ろのその奥行き長さ（第６図で前後方向の長さ）は、ソ
ース・ドレイン電極間の距離（チヤネル長）Ｌとの比、
すなわち相互コンダクタンスgmを決定するフアクタW/L
をいくつにするかによつて決められる。

この液晶表示装置におけるゲート電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。

ゲート電極GTのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極GTおよびその配線GLは単一の層で
一体に設けてもよく、この場合不透明導電材料としてSi
を含有させたアルミニウム（Al）、純Al、およびパラジ
ウム（Pd）を含有させたAl等を選ぶことができる。

ここでは走査信号線GLは、第１導電膜g1およびその上
部に設けられた第２導電膜g2からなる複合膜で構成され
ている。この走査信号線GLの第１導電膜g1は、ゲート電
極GTの第１導電膜g1と同一製造工程で設けられ、かつ一
体に構成されている。第２導電膜g2は例えばスパツタ法
で設けられたAl膜を用い、900〜4000Å程度の膜厚で設
ける。第２導電膜g2は、走査信号線GLの抵抗値を低減
し、信号伝達速度の高速化（画素の情報の書き込み特
性）を図ることができるように構成されている。

また、第５図、第６図に示すように、走査信号線GL
は、第１導電膜g1の幅に比べて第２導電膜g2の幅を小さ
く構成している。すなわち、走査信号線GLは、その側壁
の段差形状をゆるやかにすることができるので、その上
層に設ける絶縁膜GIの表面（上面）を平坦化できるよう
に構成されている。

透明絶縁膜GIは、薄膜トランジスタTFT1,TFT2のそれ
ぞれのゲート絶縁膜として使用される。絶縁膜GIは、ゲ
ート電極GTおよび走査信号線GLの上層に設けられてい
る。絶縁膜GIは例えばプラズマCVD法で設けられた窒化
珪素膜を用い、3000Å程度の膜厚で設ける。上述のよう
に、絶縁膜GIの表面は、薄膜トランジスタTFT1,TFT2の
それぞれの形成領域および走査信号線GLの形成領域にお
いて平坦化されている。

この液晶表示装置は、第６図、第７図、第３図に示す
ように、液晶表示部の各画素内のｉ型半導体層ASが薄膜
トランジスタTFT1,TFT2ごとに分割して構成されてい
る。すなわち、一画素内で複数に分割された薄膜トラン
ジスタTFT1,TFT2のそれぞれは、独立したｉ型半導体層A
Sの島領域で構成されている。

また、薄膜トランジスタTFT1,TFT2のそれぞれに接続
される透明画素電極ITO1〜ITO2のそれぞれは、薄膜トラ
ンジスタTFT1,TFT2と接続される辺と反対側の辺におい
て、行方向（前後方向）の次段の走査信号線GLと重ね合
わされている。この重ね合わせは、透明画素電極ITO1〜
ITO2のそれぞれを一方の電極とし、次段の走査信号線GL
を他方の電極とする保持容量素子（静電容量素子）Cadd
を構成する。この保持容量素子Caddの誘電体膜は、薄膜
トランジスタTFTのゲート絶縁膜として使用される絶縁
膜GIと同一層で構成されている。

ゲート電極GTは、ｉ型半導体層ASより大き目に設けら
れ、この液晶表示装置では薄膜トランジスタTFT1,TFT2
が独立したｉ型半導体層ASごとに設けられているため、
各薄膜トランジスタTFTごとに大き目のパターンが設け
られている。

この液晶表示装置においては、液晶表示部の各画素の
開口率を向上することができるとともに、保持容量を設
けたことにより、液晶にかかる直流成分を小さくし、液
晶表示部の点欠陥を低減し、かつ黒むらを低減すること
ができる。

なお、ｉ型半導体層ASは、複数に分割された薄膜トラ
ンジスタTFT1,TFT2のそれぞれのチヤネル形成領域とし
て使用される。複数に分割された薄膜トランジスタTFT
1,TFT2のそれぞれのｉ型半導体層ASを、画素内において
一体に構成してもよい。すなわち、画素の分割された複
数の薄膜トランジスタTFT1,TFT2のそれぞれを、１つの
（共通の）ｉ型半導体層ASの島領域で構成してもよい。
ｉ型半導体層ASは、非晶質シリコン膜または多結晶シリ
コン膜で形成し、約1800Å程度の膜厚で設ける。

このｉ型半導体層ASは、供給ガスの成分を変えてSi₃N
₄からなる絶縁膜GIの形成に連続して、同じプラズマCVD
装置で、しかも下部透明ガラス基板SUB1はそのまま装置
から外部に取り出すことなく、設けられる。また、オー
ミツクコンタクト用のＰをドープしたN⁺型半導体層d0
（第５図）も同様に連続して約400Åの厚さに設けられ
る。その後、下部透明ガラス基板SUB1はCVD装置から外
に取り出され、フオトリングラフイー（写真処理）技術
により、N⁺型半導体層d0およびｉ型半導体層ASは第３
図、第６図および第７図に示すように独立した島状にパ
ターニングされる。

上記のように、一画素（一ピクセル）において複数に
分割された薄膜トランジスタTFT1,TFT2のそれぞれのｉ
型半導体層ASを一体に構成する場合は、第７図で、薄膜
トランジスタTFT1,TFT2のそれぞれに共通のドレイン電
極SD2（SD2と一体に前後にのびる映像信号線DLも含む）
がｉ型半導体層AS（実際には、第１導電膜g1の膜厚、N⁺
型半導体層d0の膜厚およびｉ型半導体層ASの膜厚とを加
算した膜厚に相当する段差）をドレイン電極SD2側から
ｉ型半導体層AS側に向かつて（前後方向に）１度乗り越
えるだけなので、ドレイン電極SD2が断線する確率が低
くなり、点欠陥の発生する確率を低減することができ
る。すなわち、この液晶表示装置では、ドレイン電極SD
2がｉ型半導体層ASの段差を乗り越える際に画素内に発
生する点欠陥を２分の１に低減できる。

また、この液晶表示装置のレイアウトと異なるが、ｉ
型半導体層ASを映像信号線DLが直接乗り越え、この乗り
越えた部分の映像信号線DLをドレイン電極SD2として構
成する場合、映像信号線DL（ドレイン電極SD2）がｉ型
半導体層ASを乗り越える際の断線に起因する線欠陥の発
生する確立を低減することができる。すなわち、一画素
内で複数に分割された薄膜トランジスタTFT1,TFT2のそ
れぞれのｉ型半導体層ASを一体に構成することにより、
映像信号線DL（ドレイン電極SD2）がｉ型半導体層ASを
１度だけしか乗り越えないためである（実際には、乗り
始めと乗り終りの２度である）。

ｉ型半導体層ASは、第３図、第６図および第７図（所
定の製造工程における画素の要部平面図）に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部（クロ
スオーバ部）の両者間まで延在させて設けられている。
この延在されたｉ型半導体層ASは、交差部における走査
信号線GLと映像信号線DLとの短絡を低減するように構成
されている。

一画素内で複数に分割された薄膜トランジスタTFT1,T
FT2のそれぞれのソース電極SD1と共通のドレイン電極SD
2とは、第３図、第７図で詳細に示すように、ｉ型半導
体層AS上にそれぞれ離隔して設けられている。ソース電
極SD1、ドレイン電極SD2のそれぞれは、回路のバイアス
極性が変ると、動作上、ソースとドレインが入れ替わる
ように構成されている。すなわち、薄膜トランジスタTF
Tは、FET（電界効果トランジスタ）と同様に双方向性で
ある。

ソース電極SD1、ドレイン電極SD2のそれぞれは、N⁺型
半導体層d0に接触する下側層から、第１導電膜d1、第２
導電膜d2、第３導電膜d3を順次重ね合わせて構成されて
いる。ソース電極SD1の第１導電膜d1、第２導電膜d2お
よび第３導電膜d3は、ドレイン電極SD2のそれぞれと同
一製造工程で設けられる。

第１導電膜d1は、スパツタ法で設けたCr膜を用い、50
0〜1000Åの膜厚（この液晶表示装置では、600Å程度の
膜厚）で設ける。Cr膜は、膜厚を厚く設けるとすストレ
スが大きくなるので、2000Å程度の膜厚を越えない範囲
で設ける。Cr膜は、N⁺型半導体層d0との接触が良好であ
る。Cr膜は、後述する第２導電膜d2のAlがN⁺型半導体層
d0に拡散することを防止する、所謂バリア層を構成す
る。第１導電膜d1としては、Cr膜の他に、高融点金属
（Mo,Ti,Ta,W）膜、高融点金属シリサイド（MoSi₂，TiS
i₂，TaSi₂，WSi₂）膜で設けてもよい。

第１導電膜d1をフオトリングラフテイー技術でパター
ニングした後、同じフオトマスクを用いて、あるいは第
１導電膜d1をマスクとして、N⁺型半導体層d0が除去され
る。すなわち、ｉ型半導体層AS上に残つていたN⁺型半導
体層d0は第１導電膜d1以外の部分が自己整合（セルフア
ライン）で除去される。このとき、N⁺型半導体層d0はそ
の厚さ分はすべて除去されるようにエツチングされるの
でｉ型半導体層ASも若干その表面部分でエツチングされ
るが、その程度はエツチング時間で制御すればよい。

その後、第２導電膜d2が、Alをスパツタすることによ
り3000〜5500Åの膜厚（この液晶表示装置では、3500Å
程度の膜厚）で設けられる。Al膜は、Cr膜に比べてスト
レスが小さく、厚い膜厚に設けることが可能で、ソース
電極SD1、ドレイン電極SD2および映像信号線DLの抵抗値
を低減するように構成されている。すなわち、第２の導
電膜d2は、薄膜トランジスタTFTの動作速度の高速化お
よび映像信号線DLの信号伝達速度の高速化を図ることが
できるように構成されている。従つて、第２導電膜d2に
より、画素の書き込み特性を向上することができる。第
２導電膜d2としては、Al膜の他に、Siや銅（Cu）やPdを
添加物として含有させたAl膜で設けてもよい。

第２導電膜d2がフオトリングラフイー技術によりパタ
ーニングされた後、1000〜2000Åの膜厚（この液晶表示
装置では、1200Å程度の膜厚）でスパツタ法で設けられ
た透明導電膜（ITO:ネサ膜）によつて、第３導電膜d3が
設けられる。この第３導電膜d3は、ソース電極SD1、ド
レイン電極SD2および映像信号線DLを構成するととも
に、透明画素電極ITOを構成するようになつている。

ソース電極SD1およびドレイン電極SD2の第１導電膜d1
は、第１導電膜d1と第２導電膜d2および第３導電膜d3と
の間の製造工程においてマスク合わせずれが生じても、
第２導電膜d2および第３導電膜d3に比べて大きい寸法に
なるように、チヤネルが設けられる側（SD1〜SD2の間）
が大きい寸法になるように構成されている（第１導電膜
d1〜第３導電膜d3のそれぞれのチヤネル形成領域側がオ
ンザラインすなわち同一寸法でもよい）。また、ソース
電極SD1およびドレイン電極SD2の第１導電膜d1のそれぞ
れは、薄膜トランジスタTFTのゲート長Ｌを規定するよ
うに構成されている。

このように、一画素内で複数に分割された薄膜トラン
ジスタTFT1,TFT2において、ソース電極SD1,ドレイン電
極SD2のそれぞれの第１導電膜d1のチヤネル形成領域側
を第２導電膜d2および第３導電膜d3に比べて大きい寸法
で構成することにより、ソース電極SD1、ドレイン電極S
D2のそれぞれの第１導電膜d1間の寸法で、薄膜トランジ
スタTFTのゲート長Ｌを規定することができる。第１導
電膜d1間の離隔寸法（ゲート長Ｌ）は、加工精度（パタ
ーニング精度）で規定することができるので、薄膜トラ
ンジスタTFT1,TFT2のそれぞれのゲート長Ｌを均一にす
ることができる。

ソース電極SD1は、上述のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N⁺型半導体層d0の膜厚
およびｉ型半導体層ASの膜厚とを加算した膜厚に相当す
る段差）に沿つて構成されている。具体的には、ソース
電極SD1は、ｉ型半導体層ASの段差形状に沿つて設けら
れた第１導電膜d1と、この第１導電膜d1の上部にそれに
比べて透明画素電極ITOと接続される側を小さい寸法で
設けた第２導電膜d2と、この第２導電膜から露出する第
１導電膜d1に接続された第３導電膜d3とで構成されてい
る。ソース電極SD1の第１導電膜d1は、N⁺型半導体層d0
との接着性が良好であり、かつ主に第２導電膜d2からの
拡散物に対するバリア層として構成されている。ソース
電極SD1の第２導電膜d2は、第１導電膜d1のCr膜がスト
レスの増大のため厚く設けることができず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。すなわち、
第２導電膜d2は、厚く設けることでステツプカバレツジ
（段差被覆）を向上している。第２導電膜d2は、厚く設
けることができるので、ソース電極SD1の抵抗値（ドレ
イン電極SD2や映像信号線DLについても同様）の低減に
大きく寄与している。第３導電膜d3は、薄い透明電極材
料であるため、第２導電膜d2のｉ型半導体層ASに起因す
る段差形状を乗り越えることができないので、第２導電
膜d2の寸法を小さくすることで、露出する第１導電膜d1
に接続するように構成されている。第１導電膜d1と第３
導電膜d3とは、接着性が良好であるばかりか、両者間の
接続部の段差形状が小さいので、確実に接続することが
できる。

このように、薄膜トランジスタTFTのソース電極SD1
を、少なくともｉ型半導体層ASに沿つて設けられたバリ
ア層としての第１導電膜d1と、この第１導電膜d1の上部
に設けられ、第１導電部d1に比べて比抵抗値が小さく、
かつ第１導電膜d1に比べて小さい寸法の第２の導電膜d2
とで構成し、この第２導電膜d2から露出する第１導電膜
d1に透明画素電極ITOである第３導電膜d3を接続するこ
とにより、薄膜トランジスタTFTと透明画素電極ITOとを
確実に接続することができるので、断線に起因する点欠
陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1がバリア効果を有するため抵抗値の小
さい第２導電膜d2（Al膜）を用いることができるので、
抵抗値を低減することができる。

ドレイン電極SDは、映像信号線DLと一体に構成されて
おり、同一製造工程で設けられている。

透明画素電極ITOは、各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する透明画素電極IT
Oは、一画素内で複数に分割された薄膜トランジスタTFT
1,TFT2のそれぞれに対応して２つの透明画素電極（分割
透明画素電極）ITO1およびITO2に分割されている。透明
画素電極ITO1は、薄膜トランジスタTFT1のソース電極SD
1に接続されている。透明画素電極ITO2は、薄膜トラン
ジスタTFT2のソース電極SD1に接続されている。

透明画素電極ITO1,ITO2のそれぞれは、薄膜トランジ
スタTFT1,TFT2のそれぞれと同様に、実質的に同一寸法
で構成されている。透明画素電極ITO1,ITO2のそれぞれ
は、薄膜トランジスタTFT1,TFT2のそれぞれのｉ型半導
体層ASを一体に構成している（分割されたそれぞれの薄
膜トランジスタTFTを一箇所に集中的に配置してある）
ので、Ｌ字形状で構成している。

このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとで囲まれた領域内に配置された一
画素内で薄膜トランジスタTFTを複数の薄膜トランジス
タTFT1,TFT2に分割し、この複数に分割された薄膜トラ
ンジスタTFT1,TFT2のそれぞれに複数に分割した透明画
素電極ITO1,ITO2のそれぞれを接続することにより、画
素の分割された一方（例えば、薄膜トランジスタTFT1）
が点欠陥になるだけで、画素の全体としては点欠陥でな
くなる（薄膜トランジスタTFT2が点欠陥でない）ので、
画素全体としての点欠陥を低減することができる。

また、上記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（この液晶表示装置の場合、
画素の２分の１の面積）ので、上記点欠陥を見にくくす
ることができる。

また、上記画素の分割された透明画素電極ITO1,ITO2
のそれぞれを実質的に同一寸法で構成することにより、
画素内の点欠陥の面積を均一にすることができる。

さらに、上記画素の分割された透明画素電極ITO1,ITO
2のそれぞれを実質的に同一寸法で構成することによ
り、透明画素電極ITO1,ITO2のそれぞれと上部透明ガラ
ス基板SUB2の共通透明画素電極ITOとで構成されるそれ
ぞれの液晶容量（Cpix）と、この透明画素電極ITO1,ITO
2のそれぞれに付加される透明画素電極ITO1,ITO2とゲー
ト電極GTとの重ね合わせで生じる重ね合わせ容量（Cg
s）とを均一にする（バランスさせる）ことができる。
すなわち、透明画素電極ITO1,ITO2のそれぞれは液晶容
量および重ね合わせ容量を均一にすることができるの
で、この重ね合わせ容量に起因する液晶LCの液晶分子に
印加されようとする直流成分を均一とすることができ、
この直流成分を相殺する方法を採用した場合、各画素の
液晶にかかる直流成分のばらつきを小さくすることがで
きる。

薄膜トランジスタTFTおよび透明画素電極ITO上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に薄膜
トランジスタTFTを湿気等から保護するために設けられ
ており、透明性が高く、しかも耐湿性の良いものを使用
する。保護膜PSV1は、例えばプラズマCVD法で設けた酸
化珪素膜や窒化珪素膜で形成されており、5000〜11000
Åの膜厚（この液晶表示装置では8000Å程度の膜厚）で
設ける。

薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチヤネル抵抗が
小さくなり、バイアスを０にすると、チヤネル抵抗は大
きくなるように構成されている。すなわち、透明トラン
ジスタTFTは、透明画素電極ITOに印加される電圧をゲー
ト電極GTに印加するバイアスにより制御するように構成
されている。

液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に設けられた空間内で、液晶分子の向き
を設定する下部配向膜ORI1および上部配向膜ORI2との間
に封入されている（第４図）。

下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に設けられる。

上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフイルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITOおよび上部配向膜ORI2が順次積層して設け
られている。

共通透明画素電極ITOは、下部透明ガラス基板SUB1に
画素ごとに設けられた透明画素電極ITOに対向し、隣接
する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vdmin
とハイレベルの駆動電圧Vdmaxとの中間電位である。

カラーフイルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフイルタFILは、画素に対向する位置に各画素ご
とに構成され、染め分けられている。すなわち、カラー
フイルタFILは、画素と同様に、隣接する２本の走査信
号線GLと隣接する２本の映像信号線DLとにより囲まれた
領域内（枠内）に構成されている。各画素は、カラーフ
イルタFILの個々の所定の色フイルタ内において、複数
に分割されている。

カラーフイルタFILは、次のように設けることができ
る。まず、上部透明ガラス基板SUB2の表面に染色基材を
設け、フオトリングラフイー技術で赤色フイルタ形成領
域以外の染色基材を除去する。この後、染色基材を赤色
染料で染め、固着処理を施し、赤色フイルタＲを設け
る。次に、同様な工程を施すことによつて、緑色フイル
タＧ、青色フイルタＢを順次設ける。

このように、カラーフイルタFILの各色フイルタを各
画素と対向する領域内（枠内）に設けることにより、カ
ラーフイルタFILの各色フイルタ間に、走査信号線GL、
映像信号線DLのそれぞれが存在するので、それらの存在
に相当する分、各画素とカラーフイルタFILの各色フイ
ルタとの位置合わせ余裕寸法を確保する（位置合わせマ
ージンを大きくする）ことができる。さらに、カラーフ
イルタFILの各色フイルタを設ける際に、異色フイルタ
間の位置合わせ余裕寸法を確保することができる。

すなわち、この液晶表示装置では、隣接する２本の走
査信号線GLと隣接する２本の映像信号線DLとで囲まれた
領域内に画素を構成し、複数に分割されたTFT1,TFT2を
有する画素に対向する位置にカラーフイルタFILの各色
フイルタを設けることにより、上述の点欠陥を低減する
ことができるとともに、各画素と各色フイルタとの位置
合わせ余裕寸法を確保することができる。

保護膜PSV2は、カラーフイルタFILを異なる色に染め
分けた染料が液晶LCに漏れることを防止するために設け
られている。保護膜PSV2は、例えばアクリル樹脂、エポ
キシ樹脂等の透明樹脂材料で形成されている。

この液晶表示装置は、下部透明ガラス基板SUB1側のそ
れぞれの層（液晶よりも下側の層）と、上部透明ガラス
基板SUB2側のそれぞれの層（液晶よりも上側の層）とを
別々に設け、その後、下部透明ガラス基板SUB1と上部透
明ガラス基板SUB2とを重ね合わせ、両者間に液晶LCを封
入することによつて組み立てられる。

図には示していないが、基板周辺部において、シール
材は、液晶LCを封止するように構成されており、液晶封
入口（図示していない）を除く透明ガラス基板SUB1およ
びSUB2の縁周囲全体に沿つて設けられている。シール材
は、例えばエポキシ樹脂で形成されている。

図には示していないが、上部透明ガラス基板SUB2側の
共通透明画素電極ITOは、少なくとも一箇所において、
銀ペースト材によつて、下部透明ガラス基板SUB1側に設
けられた外部引出配線に接続されている。この外部引出
配線は、上述したゲート電極GT、ソース電極SD1、ドレ
イン電極SD2のそれぞれと同一製造工程で設けられる。

配向膜ORI1およびORI2、透明画素電極ITO、共通透明
画素電極ITO、保護膜PSV1およびPSV2、絶縁膜GIのそれ
ぞれの層は、シール材の内側に設けられる。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
のそれぞれの外側の表面に設けられている。

上記実施例では帯状電極SHの材料に、走査信号線GLの
少なくとも一部を構成する材料である、第１導電膜g1を
用いているので、液晶表示装置の製造工程を増加するこ
となく帯状電極SHを形成することができる。

上記実施例では液晶表示部の各画素を２分割したが、
３つ以上に画素分割しても、、または分割しなくても本
発明の主旨は損なわない。第２の実施例として、第８図
に画素分割をしないアクテイブマトリクス方式のカラー
液晶表示装置の液晶表示部の一画素の要部平面図を示
す。製造プロセスは、第１の実施例（第３図〜第７図）
と同一で、パタン形状のみの違いである。本実施例で
は、１画素当り１つの画素電極ITOを有し、この画素電
極は２個のTFT1および２により並列に駆動される。従つ
て、画素分割をした第１の実施例で生ずるTFT部のオー
プンモードによる1/2画素の交点が実質的に無くなる。
即ち、TFT1と２のいずれか一方が故障によりオープン
（断線）しても、他方のTFTが働いて画素電極ITO全体を
駆動してくれるので、（第１実施例のような）点欠陥を
生じることはない。

次に、第３の実施例として、ゲート電極とドレイン電
極の短絡不良防止のために絶縁膜を２層構造にした表示
装置を、第９図に示す画素の要部平面図により説明す
る。第１および第２の実施例との製造プロセス上の相違
点を述べる。走査信号線GLとゲート電極GTは、Al層g2と
し、その表面を陽極化成（酸化）し、陽極酸化膜を形成
する。帯状電極SHにはAl層でなくCr層g1を用いた。その
理由は、帯状電極SHが、浮遊電極となつているため陽極
酸化膜を形成できず、Al層を用いると表面にヒロツク
（Alのひび割れ）やホイスカー（針の形状の結晶生長）
が発生するからである。またソース電極SD1について
は、先に形成された透明画素電極ITO2に重ねてCr層d1,A
l層d2を成膜し、この２層を一回のエツチングで所定の
形状に加工した。

以上の実施例では保持容量を画素電極ITO2と走査信号
線GLの間に形成した。次にいわゆる完全保持容量、すな
わち走査信号線とは別に設けた共通電極CD（接地され
る）と画素電極間で保持容量を形成した第４の実施例を
説明する。第10図は、完全保持容量Cstを持つ液晶表示
装置の一画素の要部平面図である。製造プロセスは、第
３の実施例と同じである。共通電極COは走査信号線GLと
平行に、GLと同一の層g2で形成した後、表面を陽極化成
して陽極酸化膜を形成する。完全保持容量Cstはこの陽
極酸化膜およびSi₃N₄膜をはさんだ共通電極COと画素電
極ITOの間の容量である。完全保持容量方式では、走査
信号線GLと共通電極COの間が短絡すると、表示画面に線
欠陥が現れるか画面全体が表示不良となる。そのような
短絡不良を低減するため、第10図では走査信号線GLと共
通電極CO間の帯状電極SH・g1を２分割しているが、分割
しなくても本発明の主旨は損なわれない。

以上述べた帯状電極SHは、副次的な効果として遮光膜
としての機能を持ち、ブラツクマトリツクスと画素電極
のパターンずれによる漏れ光を防止できる。

特に分割露光形の露光機を用いる場合に、画質向上の
効果が大きかつた。すなわち、この場合は、１つのパタ
ーンをホトリソグラフイ技術で作るのに、露光を何回も
分けて行うため、分割露光した際のつなぎ目の部分に位
置ずれが発生し易いが、若干の位置ずれがあつても、本
発明を用いれば、画素電極ITOの周縁部ないしBMの下面
に亘る幅の遮光性の帯状電極を設けたので、充分な余裕
度をもつて遮光することが可能となる。同様な理由によ
り製造過程で用いられるホトマスクそのものが、分割露
光で製造されている場合にも効果的であつた。

本発明を用いることにより、パネル正面から左右35°
以内の範囲では、漏れ光は透過してこなかつた。これ
は、本発明の遮光効果が投写型のみならず、広い視界範
囲を必要とする直視型の液晶表示装置にも好適であるこ
とを示す。

以上の実施例においては、走査信号を形成する膜で、
帯状電極を形成したが、映像信号線を形成する膜で形成
しても、不良低減効果はある。この場合、遮光膜と映像
信号線は全くの同層であるが、透明画素電極に比べ加工
性が良い（エツチング残りが少ない）ため、この間の短
絡による不良は少ない。

以上の実施例では帯状電極を画素の左右両側に形成し
たが、一方だけとすることも可能である。第11図は、画
素の右側のみに帯状電極SH・g1を設けた液晶表示装置の
実施例の１画素部分の要部平面図である。画素の左側の
短絡に対しては、単純に画素電極ITO2を映像信号線DLか
ら離すことで、対策している。また、帯状電極を設けな
い側で画素電極とブラツクマトリツクスの重なり幅を大
きくすることで遮光効果が低下しないようにしている。

これにより開口率は落ちるが線状の表示欠陥が低減す
る。すなわち左側に遮光膜を設けなかつたことにより、
映像信号線DLの右側には、10μｍ程度の幅で空領域がで
きており、隣接する映像信号線DL間の短絡不良に対して
は、短絡部分をこの空領域で切断することで救済でき
る。切断には集光したレーザー光を用いた。

なお、第８図〜第11図の実施例では、第３図〜第７図
の実施例と違つて、ドレイン電極SD2が、映像信号線DL
から直角に（左右の方向に）分岐して設けられている。

以上、本発明を上記実施例に基づき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更は可能であ
る。例えば、上記実施例では画素配置をストライプ配置
としたが、デルタ配置としても発明の主旨は損れない。
また帯状電極をアモルフアスシリコン層で形成しても良
い。また、バツクライトをSUB1側から当てる代りにSUB2
側から当て、SUB1側を視る側としてもよい。

［発明の効果］以上詳しく説明したように、本発明の液晶表示装置に
よれば、帯状電極を画素電極と映像信号線の間で絶縁膜
の下に設けたので、その間の絶縁膜の表面に、帯状電極
の厚さにほぼ等しい段差が生じる。このため、ITOエッ
チング時に残渣があっても、その殆んどが、この段差部
の乗り越えの際に切断されるので、短絡不良が生じるこ
とがない。

また、帯状電極は、画素電極と映像信号線の間で、ブ
ラックマトリックスと重なると共に、画素電極の周縁部
としても重なっており、しかも、遮光性を有する材料か
らなっているので、パネルに対し斜めに入射する洩れ光
を防止できる。

【図面の簡単な説明】

第１図は本発明を適用した液晶表示装置のほぼ一画素分
の基本構成を示す概略平面図、第２図は第１図のＩ−
Ｉ′切断線の断面図、第３図は本発明の一実施例の液晶
表示装置の一画素分の具体的な構成を示す平面図、第４
図は第３図のＩ−Ｉ′切断線の断面図、第５図は第３図
のII−II′切断線の断面図、第６図および第７図は第３
図に示す画素の所定の製造工程における平面図、第８図
は本発明の他の実施例による画素分割のない液晶表示装
置のほぼ一画素分の平面図、第９図はゲート絶縁膜とし
て陽極酸化膜を用いた液晶表示装置の実施例の平面図、
第10図は保持容量を画素電極と共通電極間に形成した液
晶表示装置の実施例のほぼ１画素分の平面図、第11図は
画素の片側のみに帯状電極を形成した液晶表示装置の実
施例の平面図、第12図は帯状電極を絶縁膜上に形成した
表晶表示装置の参考例の断面図である。 AS……ｉ型シリコンからなるｉ型半導体層、BM……ブラ
ツクマトリツクス、Cadd……保持容量、CO……共通電
極、DL……映像信号線、FIL……カラーフイルタ、GI…
…絶縁膜、GL……走査信号線、GT……ゲート電極、ITO
……透明画素電極、LC……液晶、ORI……配向膜、POL…
…偏光板、PSV……保護膜、SD……ソース電極またはド
レイン電極、SH……帯状電極、SHS……遮光膜、SUB……
透明ガラス基板、TFT……薄膜トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤光千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者大和田淳一千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (56)参考文献特開昭61−235820（ＪＰ，Ａ) 特開昭60−207116（ＪＰ，Ａ) 特開平２−62518（ＪＰ，Ａ) 特開平２−63020（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 500 G02F 1/1335

Claims

(57)【特許請求の範囲】

【請求項１】透明な下側基板上に複数の走査信号線と複
数の映像信号線が交差するように配置し、隣接する２本
の走査信号線と隣接する２本の映像信号線とで囲まれた
領域内にそれぞれ画素を設けてなり、上記画素は、上記下側基板上に設けたゲート電極、遮光
性を有する材料からなる帯状電極と、上記ゲート電極及
び上記帯状電極上に設けた絶縁膜と、上記絶縁膜上に設
けた半導体層と、上記半導体層上に設けたソース電極及
びドレイン電極と、上記絶縁膜上に設けられ上記ソース
電極に接続する画素電極とよりなり、上記ゲート電極と、上記絶縁膜と、上記半導体層と、上
記ソース電極及び上記ドレイン電極とにより薄膜トラン
ジスタが構成され、上記走査信号線は上記下側基板上で対応する画素の上記
ゲート電極に接続し、上記映像信号線は上記絶縁膜上で
対応する画素の上記ドレイン電極に接続し、上記下側基板上に液晶層を介して透明な上側基板を設
け、上記上側基板の液晶層側の面にはブラックマトリッ
クスを設け、上記ブラックマトリックスは上記画素電極の周辺部と重
なるように配置し、上記帯状電極は上記画素電極と隣接する画素の映像信号
線との間に設けられ、上記帯状電極は上記映像信号線に
沿って隣接する画素の薄膜トランジスタが上記映像信号
線に接続する位置まで延在し、上記帯状電極の映像信号
線側に配置される側縁は上記画素電極と上記映像信号線
の間に存在し、上記帯状電極は上記画素電極と上記映像
信号線との間で上記ブラックマトリックスと重なると共
に上記画素電極の周縁部とも重なることを特徴とする液
晶表示装置。
【請求項２】上記帯状電極を上記ソース電極と重ならな
いように配置することを特徴とする請求項１記載の液晶
表示装置。