JP2791084B2

JP2791084B2 - 液晶表示装置

Info

Publication number: JP2791084B2
Application number: JP5381889A
Authority: JP
Inventors: 秀明谷口; 良二折付; 晃笹野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-08
Filing date: 1989-03-08
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH02234124A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はたとえば薄膜トランジスタと画素電極とを
画素の一構成要素とするアクティブ・マトリックス方式
のカラー液晶表示装置等の液晶表示装置に関するもので
ある。

〔従来の技術〕

従来のアクティブ・マトリックス方式の液晶表示装に
おいては、特開昭61−151516号公報に示されるように、
走査信号線、ゲート電極、保持容量素子の電極膜を同一
の導電膜で構成しており、その導電膜の映像信号線との
交差部の幅を他の部分の幅より小さくしている。

この液晶表示装置においては、走査信号線、ゲート電
極、保持容量素子の電極膜を構成する導電膜の映像信号
線との交差部の幅を他の部分の幅より小さくしているか
ら、走査信号線と映像信号線との交差部における走査信
号線と映像信号線との重なり面積が小さくなるので、走
査信号線と映像信号線との間のショートが少なく、歩留
まりが良好である。

また、従来のアクティブ・マトリックス方式の液晶表
示装においては、下部透明基板の傷によって導電膜が部
分的に形成されなくなるのを防止するために、片面にSi
O₂膜を設けた下部透明基板、表面を研磨した下部透明基
板を用いている。

〔発明が解決しようとする課題〕

しかし、走査信号線、ゲート電極、保持容量素子の電
極膜を構成する導電膜の映像信号線との交差部の幅を他
の部分の幅より小さくした場合には、上記の導電膜を設
けるときに、上記交差部に相当する部分にダスト等があ
ると、走査信号線が断線してしまう。また、片面にSiO₂
膜を設けた下部透明基板を用いたときには、下部透明基
板が反るので、スパッタリングにより設けた導電膜の膜
厚が均一にならないので、その導電膜によって走査信号
線、ゲート電極、保持容量素子の電極膜を構成したとき
には、走査信号線が断線することがある。さらに、下部
透明基板の表面に鋭い傷があると、鋭い傷は研摩では除
去できないので、表面を研磨した下部透明基板を用いた
としても、走査信号線が断線することがある。

この発明は上述の課題を解決するためになされたもの
で、走査信号線が断線することがない液晶表示装置を提
供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、この発明においては、透明
基板上に複数の走査信号線と複数の映像信号線が交差
し、マトリックス状を呈している液晶表示装置であっ
て、上記複数の走査信号線と上記複数の映像信号線で囲
まれる領域の中にそれぞれ画素を設け、各画素は、ゲー
ト電極が上記走査線に接続し、ドレイン電極が上記映像
信号線に接続される薄膜トランジスタと、該薄膜トラン
ジスタのソースに接続される画素電極と、上記ゲート電
極に接続されない隣接する走査信号線と上記画素電極と
に接続された保持容量とよりなり、上記保持容量は、上
記隣接する走査信号線を分岐して形成した第１電極と、
上記画素電極と一体となった第２電極と、上記第１電極
と第２電極の間に設けられた誘電体とをオーバラップさ
せて形成し、一つの画素の保持容量の第１電極と、上記
一つの画素の、上記走査信号線が延在する方向に、隣接
する画素の保持容量の第１電極との間に、上記走査信号
線と上記映像信号線との交差部を迂回する細線部を設け
る。

また、上記目的を達成するため、この発明において
は、上記一つの画素の保持容量の第１電極と、上記一つ
の画素の、上記走査信号線が延在する方向に、隣接する
画素の保持容量の第１電極との間に、上記走査信号線と
上記映像信号線との交差部を迂回する細線部を複数設け
る。

また、上記目的を達成するため、この発明において
は、上記透明基板の両面にSiO₂膜を設ける。

〔作用〕

導電膜の走査信号線と映像信号線との交差部に複数の
細線部を設けたときには、導電膜を設けるときに、全て
の細線部に相当する部分にダスト等が存在する確率は小
さい。

また、透明基板の両面にSiO₂膜を設けたときには、透
明基板が反ることはなく、また透明基板の表面に鋭い傷
があったとしても、鋭い傷をSiO₂膜で覆うことができ
る。

〔実施例〕

この発明を適用すべきアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第２図
（要部平面図）で示し、第２図のII−II切断図で切った
断面を第３図で示す。また、第４図（要部平面図）に
は、第２図に示す画素を複数配置した液晶表示部の要部
を示す。

第２図〜第４図に示すように、液晶表示装置は、下部
透明ガラス基板SUB1の内側（液晶側）の表面上に、薄膜
トランジスタTFTおよび透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1はたとえば1.
1［mm］程度の厚さで構成されている。

各画素は、隣接する２本の走査信号線（ゲート信号線
または水平信号線）GLと、隣接する２本の映像信号線
（ドレイン信号線または垂直信号線）DLとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。
走査信号線GLは、第２図および第４図に示すように、列
方向に延在し、行方向に複数本配置されている。映像信
号線DLは、行方向に延在し、列方向に複数本配置されて
いる。

各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2およびTFT3で構成されている。
薄膜トランジスタTFT1〜TFT1のそれぞれは、実質的に同
一サイズ（チャンネル長と幅が同じ）で構成されてい
る。この分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれは、主にゲート電極GT、絶縁膜GI、ｉ型（真性、in
trinsic、導電型決定不純物がドープされていない）シ
リコン（Si）からなるｉ型半導体層AS、一対のソース電
極SD1およびドレイン電極SD2で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり、この液晶表示装置の回路ではその極性は動作中
反転するので、ソース・ドレインは動作中入れ替わると
理解されたい。しかし以下の説明でも、便宜上一方をソ
ース、他方をドレインと固定して表現する。

前記ゲート電極GTは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第２図および第５図において下方向）に突出す
るＴ字形状で構成されている。（Ｔ字形状に分岐されて
いる）。つまり、ゲート電極GTは、映像信号線DLと実質
的に平行に延在するように構成されている。ゲート電極
GTは、薄膜トランジスタTFT1〜TFT3のそれぞれの形成領
域まで突出するように構成されている。薄膜トランジス
タTFT1〜TFT3のそれぞれのゲート電極GTは、一体に（共
通ゲート電極として）構成されており、同一の走査信号
線GLに連続して構成されている。ゲート電極GTは、薄膜
トランジスタTFTの形成領域において大きい段差をなる
べく作らないように、単層の第１導電膜g1で構成する。
第１導電膜g1は、たとえばスパッタで形成されたクロム
（Cr）膜を用い、1100［Å］程度の膜厚で形成する。

このゲート電極GTは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ASを完全に覆うよう
（下方からみて）それより大き目に形成される。したが
って、下部透明ガラス基板SUB1の下方に蛍光灯等のバッ
クライトを取り付けた場合、この不透明のクロムからな
るゲート電極GTが影となって、ｉ型半導体層ASにはバッ
クライト光が当たらず、前述した光照射による導電現象
すなわち薄膜トランジスタTFTのオフ特性劣化は起きに
くくなる。なお、ゲート電極GTの本来の大きさは、ソー
ス・ドレイン電極SD1、SD2間をまたがるに最低限必要な
（ゲート電極とソース・ドレイン電極の位置合わせ余裕
分も含めて）幅を持ち、チャンネル幅Ｗを決めるその奥
行き長さはソース・ドレイン電極間の距離（チャンネル
長）Ｌとの比、すなわち相互コンダクタンスgmを決定す
るファクタW/Lをいくつにするかによって決められる。

この液晶表示装置におけるゲート電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。

ゲート電極GTのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極GTおよびその配線GLは単一の層で
一体に形成してもよく、この場合不透明導電材料として
シリコンを含有させたアルミニウム（Al）、純アルミニ
ウム、パラジウム（Pd）を含有させたアルミニウム、シ
リコン、チタン（Ti）を含有させたアルミニウム、シリ
コン、銅（Cu）を含有させたアルミニウム等を選ぶこと
ができる。

前記走査信号線GLは、第１導電膜g1およびその上部に
設けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2はたとえばスパッタ
で形成されたアルミニウム膜を用い、900〜4000［Å］
程度の膜厚で形成する。第２導電膜g2は、走査信号線GL
の抵抗値を低減し、信号伝達速度の高速化（画素の情報
の書込特性）を図ることができるように構成されてい
る。

また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状をゆるやかに
することができるので、その上層の絶縁膜GIの表面を平
坦化できるように構成されている。

絶縁膜GIは、薄膜トランジスタTFT1〜TFT3のそれぞれ
のゲート絶縁膜として使用される。絶縁膜GIは、ゲート
電極GTおよび走査信号線GLの上層に形成されている。絶
縁膜GIはたとえばプラズマCVDで形成された窒化シリコ
ン膜を用い、3500［Å］程度の膜厚で形成する。前述の
ように、絶縁膜GIの表面は、薄膜トランジスタTFT1〜TF
T3のそれぞれの形成領域および走査信号線GLの形成領域
において平坦化されている。

ｉ型半導体層ASは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3のそれぞれのチャネル形成領
域として使用される。複数に分割された薄膜トランジス
タTFT1〜TFT3のそれぞれのｉ型半導体層ASは、画素内に
おいて一体に構成されている。すなわち、画素の分割さ
れた複数の薄膜トランジスタTFT1〜TFT3のそれぞれは、
１つの（共通の）ｉ型半導体層ASの島領域で構成されて
いる。ｉ型半導体層ASは、非晶質シリコン膜または多結
晶シリコン膜で形成し、約2000［Å］程度の膜厚で形成
する。

このｉ型半導体層ASは、供給ガスの成分を変えてSi₃N
₄からなる絶縁膜GIの形成に連続して、同じプラズマCDV
装置で、しかもその装置から外部に露出することなく形
成される。また、オーミックコンタクト用のＰをドープ
したN⁺型半導体層d0（第３図）も同様に連続して約300
［Å］の厚さに形成される。しかるのち、下部透明ガラ
ス基板SUB1はCVD装置から外に取り出され、写真処理技
術により、N⁺型半導体層d0およびｉ型半導体層ASは第２
図、第３図および第６図に示すように独立した島状にパ
ターニングされる。

このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3のそれぞれのｉ型半導体層ASを一体に構成
することにより、薄膜トランジスタTFT1〜TFT3のそれぞ
れに共通のドレイン電極SD2がｉ型半導体層AS（実際に
は、第１導電膜g1の膜厚、N⁺型半導体層d0の膜厚および
ｉ型半導体層ASの膜厚とを加算した膜厚に相当する段
差）をドレイン電極SD2側からｉ型半導体層AS側に向っ
て１度乗り越えるだけなので、ドレイン電極SD2が断線
する確率が低くなり、点欠陥の発生する確率を低減する
ことができる。つまり、この液晶表示装置では、ドレイ
ン電極SD2がｉ型半導体層ASの段差を乗り越える際に画
素内に発生する点欠陥が３分の１に低減できる。

また、この液晶表示装置のレイアウトと異なるが、ｉ
型半導体層ASを映像信号線DLが直接乗り越え、この乗り
越えた部分の映像信号線DLをドレイン電極SD2として構
成する場合、映像信号線DL（ドレイン電極SD2）がｉ型
半導体層ASを乗り越える際の断線に起因する線欠陥の発
生する確率を低減することができる。つまり、画素の複
数に分割された薄膜トランジスタTFT1〜TFT3のそれぞれ
のｉ型半導体層ASを一体に構成することにより、映像信
号線DL（ドレイン電極SD2）がｉ型半導体層ASを１度だ
けしか乗り越えないためである（実際には、乗り始めと
乗り終わりの２度である）。

前記ｉ型半導体層ASは、第２図および第６図に詳細に
示すように、走査信号線GLと映像信号線DLとの交差部
（クロスオーバ部）の両者間まで延在させて設けられて
いる。この延在させたｉ型半導体層ASは、交差部におけ
る走査信号線GLと映像信号線DLとの短絡を低減するよう
に構成されている。

画素の複数に分割された薄膜トランジスタTFT1〜TFT3
のそれぞれのソース電極SD1とドレイン電極SD2とは、第
２図、第３図および第７図（所定の製造工程における要
部平面図）で詳細に示すように、ｉ型半導体層AS上にそ
れぞれ離隔して設けられている。ソース電極SD1、ドレ
イン電極SD2のそれぞれは、回路のバイアス極性が変る
と、動作上、ソースとドレインとが入れ替わるように構
成されている。つまり、薄膜トランジスタTFTは、FETと
同様に双方向性である。

ソース電極SD1、ドレイン電極SD2のそれぞれは、N⁺型
半導体層d0に接触する下層側から、第１導電膜d1、第２
導電膜d2、第３導電膜d3を順次重ね合わせて構成されて
いる。ソース電極SD1の第１導電膜d1、第２導電膜d2お
よび第３導電膜d3は、ドレイン電極SD2のそれぞれと同
一製造工程で形成される。

第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（この液晶表示装置では、6
00［Å］程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、2000［Å］
程度の膜厚を越えない範囲で形成する。クロム膜は、N⁺
型半導体層d0との接触が良好である。クロム膜は、後述
する第２導電膜d2のアルミニウムがN⁺型半導体層d0に拡
散することを防止する、いわゆるバリア層を構成する。
第１導電膜d1としては、クロム膜の他に、高融点金属
（Mo、Ti、Ta、Ｗ）膜、高融点金属シリサイド（MoS
i₂、TiSi₂、TaSi₂、WSi₂）膜で形成してもよい。

第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜d1をマスクとし
てN⁺型半導体層d0が除去される。つまり、ｉ型半導体層
AS上に残っていたN⁺型半導体層d0は第１導電膜d1以外の
部分がセルフアラインで除去される。このとき、N⁺型半
導体層d0はその厚さ分は全て除去されるようエッチされ
るのでｉ型半導体層ASも若干その表面部分でエッチされ
るが、その程度はエッチ時間で制御すればよい。

しかる後、第２導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500［Å］の膜厚（この液晶表示装置で
は、3500［Å］程度の膜厚）に形成される。アルミニウ
ム膜は、クロム膜に比べてストレスが小さく、厚い膜厚
に形成することが可能で、ソース電極SD1、ドレイン電
極SD2および映像信号線DLの抵抗値を低減するように構
成されている。第２導電膜d2は、薄膜トランジスタTFT
の動作速度の高速化および映像信号線DLの信号伝達速度
の高速化を図ることができるように構成されている。つ
まり、第２導電膜d2は、画素の書込特性を向上すること
ができる。第２導電膜ｄとしては、アルミニウム膜の他
に、シリコン、パラジウム、チタン、銅等を添加物とし
て含有させたアルミニウム膜で形成してもよい。

第２導電膜d2の写真処理技術によるパターニング後、
第３導電膜d3がスパッタで形成された透明導電膜（ITO:
ネサ膜）を用い、300〜2400［Å］の膜厚（この液晶表
示装置では、1200［Å］程度の膜厚）で形成される。こ
の第３導電膜d3は、ソース電極SD1、ドレイン電極SD2お
よび映像信号線DLを構成するとともに、透明画素電極IT
Oを構成するようになっている。

ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1のそれぞれは、上層の第２導電膜d2および第
３導電膜d3に比べてチャネル形成領域側を大きいサイズ
で構成している。つまり、第１導電膜d1は、第１導電膜
d1と第２導電膜d2および第３導電膜d3との間の製造工程
におけるマスク合せずれが生じても、第２導電膜d2およ
び第３導電膜d3に比べて大きいサイズ（第１導電膜d1〜
第３導電膜d3のそれぞれのチャネル形成領域側がオンザ
ラインでもよい）になるように構成されている。ソース
電極SD1の第１導電膜d1、ドレイン電極SD2の第１導電膜
d1のそれぞれは、薄膜トランジスタTFTのゲート長Ｌを
規定するように構成されている。

このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2のそれぞれの第１導電膜d1のチャネル形成領域側を第
２導電膜d2および第３導電膜d3に比べて大きいサイズで
構成することにより、ソース電極SD1、ドレイン電極SD2
のそれぞれの第１導電膜d1間の寸法で、薄膜トランジス
タTFTのゲート長Ｌを規定することができる。第１導電
膜d1間の離隔寸法（ゲート長Ｌ）は、加工精度（パター
ンニング精度）で規定することができるので、薄膜トラ
ンジスタTFT1〜TFT3のそれぞれのゲート長Ｌを均一にす
ることができる。

ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N⁺型半導体層d0の膜厚
およびｉ型半導体層ASの膜厚とを加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極SD1は、ｉ型半導体層ASの段差形状に沿って形成さ
れた第１導電膜d1と、この第１導電膜d1の上部にそれに
比べて透明画素電極ITOと接続される側を小さいサイズ
で形成した第２導電膜d2と、この第２導電膜d2から露出
する第１導電膜d1に接続された第３導電膜d3とで構成さ
れている。ソース電極SD1の第１導電膜d1は、N⁺型半導
体層d0との接着性が良好であり、かつ主に第２導電膜d2
からの拡散物に対するバリア層として構成されている。
ソース電極SD1の第２導電膜d2は、第１導電膜d1のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。つまり、第
２導電膜d2は、厚く形成することでステップカバレッジ
を向上している。第２導電膜d2は、厚く形成できるの
で、ソース電極SD1の抵抗値（ドレイン電極SD2や映像信
号線DLについても同様）の低減に大きく寄与している。
第３導電膜d3は、第２導電膜d2のｉ型半導体層ASに起因
する段差形状を乗り越えることができないので、第２導
電膜d2のサイズを小さくすることで露出する第１導電膜
d1に接続するように構成されている。第１導電膜d1と第
３導電膜d3とは、接着性が良好であるばかりか、両者間
の接続部の段差形状が小さいので、確実に接続すること
ができる。

このように、薄膜トランジスタTFTのソース電極SD1
を、少なくともｉ型半導体層ASに沿って形成されたバリ
ア層としての第１導電膜d1と、この第１導電膜d1の上部
に形成され、第１導電膜d1に比べて比抵抗値が小さく、
かつ第１導電膜d1に比べて小さいサイズの第２導電膜d2
とで構成し、この第２導電膜d2から露出する第１導電膜
d1に透明画素電極ITOである第３導電膜d3を接続するこ
とにより、薄膜トランジスタTFTと透明画素電極ITOとを
確実に接続することができるので、断線に起因する点欠
陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。

ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3のそれぞれのドレイン電
極SD2は、同一の映像信号線DLに接続されている。

前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3のそれぞれに対応して３つの透明画素電極
（分割透明画素電極）ITO1、ITO2およびITO3に分割され
ている。透明画素電極ITO1は、薄膜トランジスタTFT1の
ソース電極SD1に接続されている。透明画素電極ITO2
は、薄膜トランジスタTFT2のソース電極SD1に接続され
ている。透明画素電極ITO3は、薄膜トランジスタTFT3の
ソース電極SD1に接続されている。

透明画素電極ITO1〜ITO3のそれぞれは、薄膜トランジ
スタTFT1〜TFT3のそれぞれと同様に、実質的に同一サイ
ズで構成されている。透明画素電極ITO1〜ITO3のそれぞ
れは、薄膜トランジスタTFT1〜TFT3のそれぞれのｉ型半
導体層ASを一体に構成してある（分割されたそれぞれの
薄膜トランジスタTFTを一個所に集中的に配置してあ
る）ので、Ｌ字形状で構成している。

このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3のそれぞれに複数に分割した透明画素電極ITO
〜ITO3のそれぞれを接続することにより、画素の分割さ
れた一部分（たとえば、薄膜トランジスタTFT1）が点欠
陥になるだけで、画素の全体としては点欠陥でなくなる
（薄膜トランジスタTFT2およびTFT3が点欠陥でない）の
で、画素全体としての点欠陥を低減することができる。

また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（この液晶表示装置の場合、
画素の３分の１の面積）ので、前記点欠陥を見にくくす
ることができる。

また、前記画素の分割された透明画素電極ITO1〜ITO3
のそれぞれを実質的に同一サイズで構成することによ
り、画素内の点欠陥の面積を均一にすることができる。

また、前記画素の分割された透明画素電極ITO1〜ITO3
のそれぞれを実質的に同一サイズで構成することによ
り、透明画素電極ITO1〜ITO3のそれぞれと共通透明画素
電極ITOとで構成されるそれぞれの液晶容量（Cpix）
と、この透明画素電極ITO1〜ITO3のそれぞれに付加され
る透明画素電極ITO1〜ITO3とゲート電極GTとの重ね合せ
で生じる重ね合せ容量（Cgs）とを均一にすることがで
きる。つまり、透明画素電極ITO1〜ITO3のそれぞれは液
晶容量および重ね合せ容量を均一にすることができるの
で、この重ね合せ容量に起因する液晶LCの液晶分子に印
加されようとする直流成分を均一とすることができ、こ
の直流成分を相殺する方法を採用した場合、各画素の液
晶にかかる直流成分のばらつきを小さくすることができ
る。

薄膜トランジスタTFTおよび透明画素電極ITO上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、たとえばプラズマCVDで形成した酸
化シリコン膜や窒化シリコン膜で形成されており、5000
〜11000［Å］の膜厚（この液晶表示装置では、8000
［Å］程度の膜厚）で形成する。

薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第２図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、たとえばアルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。

したがって、薄膜トランジスタTFT1〜TFT3の共通半導
体層ASは以下にある遮光膜LSおよび大き目のゲート電極
GTによってサンドイッチにされ、外部の自然光やバック
ライト光が当たらなくなる。遮光膜LSとゲート電極GTは
半導体層ASより大き目でほぼそれと相似形に形成され、
両者の大きさはほぼ同じとされる（図では境界線が判る
ようゲート電極GTを遮光膜LSより小さ目に描いてい
る）。

なお、バックライトを上部透明ガラス基板SUB2側に取
り付け、下部透明ガラス基板SUB1を観察側（外部露出
側）とすることもでき、この場合は遮光膜LSはバックラ
イト光の、ゲート電極GTは自然光の遮光体として働く。

薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。

液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1および上部配向膜ORI2に規定
され、封入されている。

下部配向膜ORI1は、下部透明ガラス基板SUB1の保護膜
PSV1の上部に形成される。

上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITOおよび前記上部配向膜ORI2が順次積層して
設けられている。

前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vd min
とハイレベルの駆動電圧Vd maxとの中間電位である。

カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素ご
とに構成され、染め分けられている。すなわち、カラー
フィルタFILは、画素と同時に、隣接する２本の走査信
号線GLと隣接する２本の映像信号線DLとの交差領域内に
構成されている。各画素は、カラーフィルタFILの個々
の所定色フィルタ内において、複数に分割されている。

カラーフィルタFILは、つぎのように形成することが
できる。まず、上部透明ガラス基板SUB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。次に、同様な工程を施すことによって、緑色フ
ィルタＧ、青色フィルタＢを順次形成する。

このように、カラーフィルタFILの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタFILの各色フィルタ間に、走査信号線GL、映
像信号線DLのそれぞれが存在するので、それらの存在に
相当する分、各画素とカラーフィルタFILの各色フィル
タとの位置合せ余裕寸法を確保する（位置合せマージン
を大きくする）ことができる。さらに、カラーフィルタ
FILの各色フィルタを形成する際に、異色フィルタ間の
位置合せ余裕寸法を確保することができる。

すなわち、この液晶表示装置では、隣接する２本の走
査信号線GLと隣接する２本の映像信号線DLとの交差領域
内に画素を構成し、この画素を複数に分割し、この画素
に対向する位置にカラーフィルタFILの各色フィルタを
形成することにより、前述の点欠陥を低減することがで
きるとともに、各画素と各色フィルタとの位置合せ余裕
寸法を確保することができる。

保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、たとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。

この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側のそれぞれの層を別々に形成
し、その後下部透明ガラス基板SUB1と上部透明ガラス基
板SUB2とを重ね合せ、両者間に液晶LCを封入することに
よって組み立てられる。

前記液晶表示部の各画素は、第４図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X₁,X₂,X₃,X₄,…のそれぞれを構成している。
各画素列X₁,X₂,X₃,X₄,…のそれぞれの画素は、薄膜トラ
ンジスタTFT1〜TFT3および透明画素電極ITO1〜ITO3の配
置位置を同一に構成している。つまり、画素列X₁,X₃,…
のそれぞれの画素は、薄膜トランジスタTFT1〜TFT3の配
置位置を左側、透明画素電極ITO1〜ITO3の配置位置を右
側に構成している。画素列X₁,X₃,…のそれぞれの行方向
の次段の画素列X₂,X₄,…のそれぞれの画素は、画素列
X₁,X₃,…のそれぞれの画素を前記映像信号線DLに対して
線対称で配置した画素で構成されている。すなわち、画
素列X₂,X₄,…のそれぞれの画素は、薄膜トランジスタTF
T1〜TFT3の配置位置を右側、透明画素電極ITO1〜ITO3の
配置位置を左側に構成している。そして、画素列X₂,X₄,
…のそれぞれの画素は、画素列X₁,X₃,…のそれぞれの画
素に対し、列方向に半画素間隔移動させて（ずらして）
配置されている。つまり、画素列Ｘの各画素間隔を1.0
（1.0ピッチ）とすると、次段の画素列Ｘは、各画素間
隔を1.0とし、前段の画素列Ｘに対して列方向に0.5画素
間隔（0.5ピッチ）ずれている。各画素間を行方向に延
在する映像信号線DLは、各画素列Ｘ間において、半画素
間隔分（0.5ピッチ分）列方向に延在するように構成さ
れている。

このように、液晶表示部において、薄膜トランジスタ
TFTおよび透明画素電極ITOの配置位置が同一の画素を列
方向に複数配置して画素列Ｘを構成し、画素列Ｘの次段
の画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに
対して線対称で配置した画素で構成し、次段の画素列を
前段の画素列に対して半画素間隔移動させて構成するこ
とにより、第８図（画素とカラーフィルタとを重ね合せ
た状態における要部平面図）で示すように、前段の画素
列Ｘの所定色フィルタが形成された画素（たとえば、画
素列X₃の赤色フィルタＲが形成された画素）と次段の画
素列Ｘの同一色フィルタが形成された画素（たとえば、
画素列X₄の赤色フィルタＲが形成された画素）とを、1.
5画素間隔（1.5ピッチ）離隔することができる。つま
り、前段の画素列Ｘの画素は、最っとも近傍の次段の画
素列の同一色フィルタが形成された画素と常時1.5画素
間隔分離隔するように構成されており、カラーフィルタ
FILはRGBの三角形配置構造を構成できるようになってい
る。カラーフィルタFILのRGBの三角形配置構造は、各色
の混色を良くすることができるので、カラー画像の解像
度を向上することができる。

また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ
る。又映像信号線DLの迂回をなくし多層配線構造を廃止
することができる。

この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
すXiG,Xi＋1G,…は、緑色フィルタＧが形成される画素
に接続された映像信号線DLである。XiB,Xi＋1B,…は、
青色フィルタＢが形成される画素に接続された映像信号
線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形
成される画素に接続された映像信号線DLである。これら
の映像信号線DLは、映像信号駆動回路で選択される。Yi
は前記第４図および第８図に示す画素列X₁を選択する走
査信号線GLである。同様に、Yi＋1,Yi＋2,…のそれぞれ
は、画素列X₂,X₃,…のそれぞれを選択する走査信号線GL
である。これらの走査信号線GLは、垂直走査回路に接続
されている。

前記第３図の中央部は一画素部分の断面を示している
が、左側は下部透明ガラス基板SUB1および上部透明ガラ
ス基板SUB2の左側縁部分で外部引出配線の存在する部分
の断面を示している。右側は、透明ガラス基板SUB1およ
びSUB2の右側縁部分で外部引出配線の存在しない部分の
断面を示している。

第３図の左側、右側のそれぞれに示すシール材SLは、
液晶LCを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板SUB1およびSU
B2の縁周囲全体に沿って形成されている。シール材SL
は、たとえばエポキシ樹脂で形成されている。

前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2のそれ
ぞれと同一製造工程で形成される。

前記配向膜ORI1およびORI2、透明画素電極ITO、共通
透明画素電極ITO、保護膜PSV1およびPSV2、絶縁膜GIの
それぞれの層は、シール材SLの内側に形成される。偏光
板POLは、下部透明ガラス基板SUB1、上部透明ガラス基
板SUB2のそれぞれの外側の表面に形成されている。

第10図はこの透明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第11図は第10図
に示した液晶表示装置の液晶表示部の一画素を示す平面
図、第12図は第11図のＡ−Ａ切断線で切った部分の断面
図、第13図は第11図に示す画素を複数配置した液晶表示
部の要部平面図、第14図〜第16図は第11図に示す画素の
所定の製造工程における要部平面図、第17図は第13図に
示す画素とカラーフィルタとを重ね合せた状態における
要部平面図である。

この液晶表示装置においては、液晶表示部の各画素の
開口率を向上することができるとともに、液晶にかかる
直流成分を小さくし、液晶表示部の点欠陥を低減しかつ
黒むらを低減することができる。

この液晶表示装置は、第11図に示すように、液晶表示
部の各画素内のｉ型半導体層ASを薄膜トランジスタTFT1
〜TFT3毎に分割して構成されている。つまり、画素の複
数に分割された薄膜トランジスタTFT1〜TFT3のそれぞれ
は、独立したｉ型半導体層ASの島領域で構成されてい
る。

また、薄膜トランジスタTFT1〜TFT3のそれぞれに接続
される透明画素電極ITO1〜ITO3のそれぞれは、薄膜トラ
ンジスタTFT1〜TFT3と接続される辺と反対側の辺におい
て、行方向の次段の走査信号線GLと重ね合わされてい
る。この重ね合せは、透明画素電極ITO1〜ITO3のそれぞ
れを一方の電極とし、次段の走査信号線GLを他方の電極
とする保持容量素子（静電容量素子）Caddを構成する。
この保持容量素子Caddの誘電体膜は、薄膜トランジスタ
TFTのゲート絶縁膜として使用される絶縁膜GIと同一層
で構成されている。

ゲート電極GTは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ASより大き目に形成されるが、この液
晶表示装置では薄膜トランジスタTFT1〜TFT3が独立した
ｉ型半導体層ASごとに形成されているため、各薄膜トラ
ンジスタTFTごとに大き目のパターンが形成される。

また、上部透明ガラス基板SUB2の走査信号線GL、映像
信号線DL、薄膜トランジスタTFTに対応する部分にブラ
ックマトリックスパターンBMが設けられているから、画
素の輪郭が明瞭になるので、コントラストが向上すると
ともに、外部の自然光が薄膜トランジスタTFTに当たる
のを防止することができる。

第11図に記載される画素の等価回路を第18図（等価回
路図）に示す。第18図において、前述と同様に、Cgsは
薄膜トランジスタTFTのゲート電極GTおよびソース電極S
D1で形成される重ね合せ容量である。重ね合せ容量Cgs
の誘電体膜は絶縁膜GIである。Cpixは透明画素電極ITO
（PIX）および共通透明画素電極ITO（COM）間で形成さ
れる液晶容量である。液晶容量Cpixの誘電体膜は液晶L
C、保護膜PSV1および配向膜ORI1、ORI2である。Vlcは中
点電位である。

前記保持容量素子Caddは、薄膜トランジスタTFTがス
イッチングするとき、中点電位（画素電極電位）Vclに
対するゲート電位変化ΔVgの影響を低減するように働
く。この様子を式で表すと次式となる。

ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶に加わる直流成分の原因と
なるが、保持容量素子Caddの保持容量を大きくすればす
る程その値を小さくすることができる。また、保持容量
素子Caddは放電時間を長くする作用もあり、薄膜トラン
ジスタTFTがオフした後の映像情報を長く蓄積する。液
晶LCに印加される直流成分の低減は、液晶LCの寿命を向
上し、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きを低減することができる。

上述したように、ゲート電極GTは半導体層ASを完全に
覆うよう大きくされている分、ソース・ドレイン電極SD
1、SD2とのオーバラップ面積が増え、したがって寄生容
量Cgsが大きくなり中点電位Vlcはゲート（走査）信号Vg
の影響を受け易くなるという逆効果が生じる。しかし、
保持容量素子Caddを設けることによりこのデリメットも
解消することができる。

また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3のそれぞれに
透明画素電極ITOを複数に分割したそれぞれ（ITO1〜ITO
3）を接続し、この分割された透明画素電極ITO1〜ITO3
のそれぞれにこの画素電極ITOを一方の電極とし前記２
本の走査信号線GLのうち他方の走査信号線GLを容量電極
線として用いて他方の電極とする保持容量素子Caddを構
成することにより、前述のように、画素の分割された一
部分が点欠陥になるだけで、画素の全体としては点欠陥
でなくなるので、画素の点欠陥を低減することができる
とともに、前記保持容量素子Caddで液晶LCに加わる直流
成分を低減することができるので、液晶LCの寿命を向上
することができる。とくに、画素を分割することによ
り、薄膜トランジスタTFTのゲート電極GTとソース電極S
D1またはドレイン電極SD2との短絡に起因する点欠陥を
低減することができるとともに、透明画素電極ITO1〜IT
O3のそれぞれと保持容量素子Caddの他方の電極（容量電
極線）との短絡に起因する点欠陥を低減することができ
る。後者側の点欠陥はこの液晶表示装置の場合３分の１
になる。この結果、前記画素の分割された一部の点欠陥
は、画素の全体の面積に比べて小さいので、前記点欠陥
を見にくくすることができる。

前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。

また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができるとともに、保持容量素子Caddの他方の電極に基
づく段差部に沿って確実に保持容量素子Caddの一方の電
極（透明画素電極ITO）を絶縁膜GI上に接着させること
ができるので、保持容量素子Caddの一方の電極の断線を
低減することができる。

また、保持容量素子Caddの他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。

前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3のそれぞれと容量電極線の分
岐された部分との間の一部には、前記ソース電極SD1と
同様に、分岐された部分の段差形状を乗り越える際には
透明画素電極ITOが断線しないように、第１導電膜d1お
よび第２導電膜d2で構成された島領域が設けられてい
る。この島領域は、透明画素電極ITOの面積（開口率）
を低下しないように、できる限り小さく構成する。

このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで構成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。

前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第20図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GLおよび映像信号線DLを含
む単位基本パターンの繰返しで構成されている。容量電
極線として使用される最終段の走査信号線GL（または初
段の走査信号線GL）は、第20図に示すように、共通透明
画素電極（Vcom）ITOに接続する。共通透明画素電極ITO
は、前記第３図に示すように、液晶表示装置の周縁部に
おいて銀ペースト材SLによって外部引出配線に接続され
ている。しかも、この外部引出配線の一部の導電層（g1
およびg2）は走査信号線GLと同一製造工程で構成されて
いる。この結果、最終段の走査信号線GL（容量電極線）
は、共通透明画素電極ITOに簡単に接続することができ
る。

このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。

また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第19図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによって、さらに液晶LCに加わる直流成分を低減す
ることができる。第19図において、Viは任意の走査信号
線GLの駆動電圧、Vi＋１はその次段の走査信号線GLの駆
動電圧である。Veeは走査信号線GLに印加されるロウレ
ベルの駆動電圧Vd min、Vddは走査信号線GLに印加され
るハイレベルの駆動電圧Vd maxである。各時刻ｔ＝t₁〜
t₄における中点電位Vlc（第18図参照）の電圧変化分ΔV
₁〜ΔV₄は、画素の合計の容量（Cgs＋Cpix＋Cadd）をＣ
とすると、次式のようになる。

ΔV₁＝−（Cgs/C）・V2 ΔV₂＝＋（Cgs/C）・（V1＋V2） −（Cadd/C）・V2 ΔV₃＝−（Cgs/C）・V1 ＋（Cadd/C）・（V1＋V2） ΔV₄＝−（Cadd/C）・V1 ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記［注］参照）、液晶LCに加わる直流電圧
は、次式で表される。

ΔV₃＋ΔV₄＝（Cadd・V2−Cgs・V1）/C このため、Cadd・V2＝Cgs・V1とすると、液晶LCに加
わる直流電圧は０になる。

［注］時刻t₁、t₂で走査線Viの変化分が中点電位Vlcに
影響を及ぼすが、t₂〜t₃の期間に中点電位Vlcは信号線X
iを通じて映像信号電位と同じ電位にされる（映像信号
の十分な書き込み）。液晶LCにかかる電位は薄膜トラン
ジスタTFTがオフした直後の電位でほぼ決定される（薄
膜トランジスタTFTのオフ期間がオン期間より圧倒的に
長い）。したがって、液晶LCにかかる直流分の計算は、
期間t₁〜t₃はほぼ無視でき、薄膜トランジスタTFTがオ
フ直後の電位、すなわち時刻t₃、t₄における過渡時の影
響を考えればよい。なお、映像信号Viはフレームごと、
あるいはラインごとに極性が反転し、映像信号そのもの
による直流分は零とされている。

つまり、直流相殺方式は、重ね合せ容量Cgsによる中
点電位Vlcの引き込みによる低下分を、保持容量素子Cad
dおよび次段の走査信号線GL（容量電極線）に印加され
る駆動電圧によって押し上げ、液晶LCに加わる直流成分
を極めて小さくすることができる。この結果、液晶表示
装置は液晶LCの寿命を向上することができる。もちろ
ん、遮光効果を上げるためにゲートGTを大きくした場
合、それに伴って保持容量素子Caddの保持容量を大きく
すればよい。

この直流相殺方式は、第21図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線GL（または容
量電極線）を最終段の容量電極線（または走査信号線G
L）に接続することによって採用することができる。第2
1図には便宜上４本の走査信号線GLしか記載されていな
いが、実際には数百程度の走査信号線GLが配置されてい
る。初段の走査信号線GLと最終段の容量電極線との接続
は、液晶表示部内の内部配線あるいは外部引出配線によ
って行なう。

このように、液晶表示装置は、初段の走査信号線GLを
最終段の容量電極線に接続することにより、走査信号線
GLおよび容量電極線の全べてを垂直走査回路に接続する
ことができるので、直流相殺方式（DCキャンセル方式）
を採用することができる。この結果、液晶LCに加わる直
流成分を低減することができるので、液晶LCの寿命を向
上することができる。

第１図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の所定の製造工程
における平面図、第22図は第１図に示した液晶表示装置
の薄膜トランジスタ部を示す断面図である。図におい
て、DPIは下部透明ガラス基板SUB1の両面に設けられたS
iO₂膜で、SiO₂膜DPIはディップ処理により設けられてい
る。g11はSiO₂膜DPI上に設けられたクロムからなる導電
膜で、導電膜g11により走査信号線GL、ゲート電極GT、
保持容量素子Caddの電極膜が構成されている。NLPは導
電膜g11の走査信号線GLと映像信号線DLとの交差部に設
けられた複数の細線部である。

この液晶表示装置においては、導電膜g11の走査信号
線GLと映像信号線DLとの交差部に複数の細線部NLPを設
けているから、走査信号線GLと映像信号線DLとの交差部
における走査信号線GLと映像信号線DLとの重なり面積が
小さくなるので、走査信号線GLと映像信号線DLとの間の
ショートが少なく、歩留まりが良好である。また、導電
膜g11の走査信号線GLと映像信号線DLとの交差部に複数
の細線部NLPを設けているから、導電膜g11を設けるとき
に、全ての細線部NLPに相当する部分にダスト等が存在
する確率は小さいから、走査信号線GLが断線するのを有
効に防止することができる。また第１図に示すように、
細線部NLPは走査信号線GLと映像信号線DLが交差する部
分のみならず、走査信号線GLから分岐した保持容量素子
Caddの電極間にも設けられているので、細線部NLPの幅
を太くすることが出来、たとえ走査信号線GLの映像信号
線DLとの交差部が断線しても、走査信号線GLの配線抵抗
を十分低減する効果が得られる。

また第１図に示すように、細線部NLPは走査信号線GL
から分岐した保持容量素子Caddの電極間に複数設けられ
ているので、開口率を損なうことなく、走査信号線GLの
配線抵抗を極めて小さくすることが出来る。さらに、下
部透明ガラス基板SUB1の両面にSiO₂膜DPIを設けたか
ら、下部透明ガラス基板SUB1が反ることはないので、ス
パッタリングにより設けた導電膜g11の膜厚が均一にな
るため、走査信号線GLが断線するのを有効に防止するこ
とができる。また、下部透明ガラス基板SUB1の両面にSi
O₂膜DPIを設けたから、下部透明ガラス基板SUB1の表面
に鋭い傷があったとしても、鋭い傷をSiO₂膜DPIで覆う
ことができるので、走査信号線GLが断線するのを有効に
防止することができる。そして、上述の如く走査信号線
GLが断線するのを有効に防止することができるから、導
電膜g11のみで走査信号線GLを構成することができ、こ
の場合には製造工程を短縮することができるので、製造
コストを低減することができる。

つぎに、第１図、第22図に示した液晶表示装置の製造
方法について説明する。まず、7059ガラス（商品名）か
らなる下部透明ガラス基板SUB1の両面にSiO₂膜DPIをデ
ィップ処理により設ける。なお、SiO₂膜DPIの膜厚は400
〜10000［Å］（この実施例では800［Å］と絶縁膜GIの
膜厚3500［Å］より薄くしてある）である。つぎに、下
部透明ガラス基板SUB1上に膜厚が1100［Å］の導電膜g1
1をスパッタリングにより設ける。つぎに、エッチング
液として硝酸第２セリウムアンモニウム溶液を使用した
写真蝕刻技術で導電膜g11を選択的にエッチングするこ
とによって、走査信号線GL、ゲート電極GT、保持容量素
子Caddの電極膜を形成する。つぎに、レジストを剥離液
S502（商品名）で除去したのち、プラズマCVD装置にホ
スフィンガス、アンモニアガス、水素ガスを導入して、
膜厚が3500［Å］の窒化シリコン膜を設けたのち、膜厚
が2100［Å］のｉ型非晶質シリコン膜を設け、膜厚が30
0［Å］のN⁺型シリコン膜を設ける。つぎに、ドライエ
ッチングガスとしてSF₆を使用した写真蝕刻技術でN⁺型
シリコン膜、ｉ型非晶質シリコン膜を選択的にエッチン
グすることにより、ｉ型半導体層ASを形成する。つぎ
に、レジストを除去したのち、レジストを２回塗布し、
ドライエッチングガスとしてSF₆を使用した写真蝕刻技
術で、窒化シリコン膜を選択的にエッチングすることに
よって、絶縁膜GIを形成する。つぎに、レジストを除去
したのち、膜厚が600［Å］のクロムからなる第１導電
膜d1をスパッタリングにより形成する。つぎに、エッチ
ング液として硝酸第２セリウムアンモニウム溶液を使用
した写真蝕刻技術で第１導電膜d1を選択的にエッチング
することにより、映像信号線DL、ソース電極SD1、ドレ
イン電極SD2の第１層を形成する。つぎに、レジストを
除去する前に、ドライエッチング装置にCCl₄、SF₆を導
入して、N⁺型シリコン膜を選択的にエッチングすること
により、N⁺型半導体層d0を形成する。つぎに、レジスト
を除去したのち、O₂アッシャーを１分間行なう。つぎ
に、膜厚が3500［Å］のアルミニウム−パラジウム、ア
ルミニウム−シリコン、アルミニウム−シリコン−チタ
ン、アルミニウム−シリコン−銅等からなる第２導電膜
d2をスパッタリングにより設ける。つぎに、エッチング
液として塩酸と硝酸とリン酸との混酸を使用した写真蝕
刻技術で第２導電膜d2を選択的にエッチングすることに
より、映像信号線DL、ソース電極SD1、ドレイン電極SD2
の第２層を形成する。つぎに、レジストを除去したの
ち、O₂アッシャーを１分間行なう。つぎに、膜厚が1200
［Å］の非晶質ITO膜からなる第３導電膜d3をスパッタ
リングにより設ける。つぎに、エッチング液として塩酸
と硝酸との混酸を使用した写真蝕刻技術で第３導電膜d3
を選択的にエッチングすることにより、映像信号線DL、
ソース電極SD1、ドレイン電極SD2の第３層、ゲート端
子、ドレイン端子の最上層および透明画素電極ITOを形
成する。つぎに、レジストを除去したのち、プラズマCD
V装置にアンモニアガス水素ガスを導入して、膜厚が１
［μｍ］の窒化シリコン膜を設ける。つぎに、レジスト
を２回塗布し、ドライエッチングガスとしてSF₆を使用
した写真蝕刻技術で窒化シリコン膜を選択的にエッチン
グすることによって、保護膜PSV1を形成する。

このように、絶縁膜GI、保護膜PSV1を形成するとき
に、レジストを２回塗布しているので、絶縁膜GI、保護
膜PSV1にレジストのピンホールが転写されるのを有効に
防止することができる。また、ゲート端子、ドレイン端
子の最上層を第３導電膜d3で形成しているから、ゲート
端子、ドレイン端子とTABとの接続がよい。

以上、この発明を上記実施例に基づき具体的に説明し
たが、この発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはもちろんである。

たとえば、この発明は液晶表示部の各画素を２分割あ
るいは４分割した液晶表示装置に適用することができ
る。ただし、画素の分割数があまり多くなると、開口率
が低下するので、上述のように、２〜４分割程度が妥当
である。また、画素は分割しなくても、遮光効果は得ら
れる。さらに、上述実施例においては、ゲート電極形成
→ゲート絶縁膜形成→半導体層形成→ソース・ドレイン
電極形成の逆スタガ構造を示したが、上下関係または作
る順番がそれと逆のスタガ構造でもこの発明は有効であ
る。

〔発明の効果〕

以上説明したように、この発明に係る液晶表示装置に
おいては、導電膜の走査信号線と映像信号線との交差部
に複数の細線部を設けているから、導電膜を設けるとき
に、全ての細線部に相当する部分にダスト等が存在する
確率は小さいので、走査信号線が断線するのを有効に防
止することができる。

また、細線部は走査信号線と映像信号線が交差する部
分のみならず、走査信号線から分岐した保持容量素子の
電極間にも設けられているので、細線部の幅を太くする
ことが出来、たとえ走査信号線の映像信号線との交差部
が断線しても、走査信号線の配線抵抗を十分低減する効
果が得られる。

また、走査信号線から分岐した保持容量素子の電極間
に細線部を設けるので、細線部を複数設けても開口率を
損なうことはなく、走査信号線の配線抵抗を極めて小さ
くすることが出来る。

また、この発明に係る液晶表示装置においては、透明
基板の両面にSiO₂膜を設けたから、透明基板が反ること
はないので、導電膜の膜厚が均一になるため、走査信号
線が断線するのを有効に防止することができ、また透明
基板の表面に鋭い傷があったとしても、鋭い傷をSiO₂膜
で覆うことができるので、走査信号線が断線するのを有
効に防止することができる。

このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の所定の製造工程に
おける平面図、第２図はこの発明を適用すべきアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部の一画素を示す要部平面図、第３図は第２図のII−II
切断線で切った部分とシール部周辺部の断面図、第４図
は第２図に示す画素を複数配置した液晶表示部の要部平
面図、第５図〜第７図は第２図に示す画素の所定の製造
工程における要部平面図、第８図は第４図に示す画素と
カラーフィルタとを重ね合せた状態における要部平面
図、第９図は上記のアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部を示す等価回路図、第10
図はこの発明を適用すべき他のアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の画素の要部
およびシール部周辺部の断面図、第11図は第10図に示し
た液晶表示装置の液晶表示部の一画素を示す平面図、第
12図は第11図のＡ−Ａ切断線で切った部分の断面図、第
13図は第11図に示す画素を複数配置した液晶表示部の要
部平面図、第14図〜第16図は第11図に示す画素の所定の
製造工程における要部平面図、第17図は第13図に示す画
素とカラーフィルタとを重ね合せた状態における要部平
面図、第18図は第11図に記載される画素の等価回路図、
第19図は直流相殺方式による走査信号線の駆動電圧を示
すタイムチャート、第20図、第21図はそれぞれ第13図に
示したアクティブ・マトリックス方式のカラー液晶表示
装置の液晶表示部を示す等価回路図、第22図は第１図に
示した液晶表示装置の薄膜トランジスタ部を示す断面図
である。 SUB……透明ガラス基板 GL……走査信号線 DL……映像信号線 GI……絶縁膜 GT……ゲート電極 AS……ｉ型半導体層 SD……ソース電極またはドレイン電極 PSV……保護膜 LS……遮光膜 LC……液晶 TFT……薄膜トランジスタ ITO（COM）……透明画素電極ｇ、ｄ……導電膜 Cadd……保持容量素子 Cgs……重ね合せ容量 Cpix……液晶容量 BM……ブラックマトリックスパターン DPI……SiO₂膜 NLP……細線部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−88985（ＪＰ，Ａ) 特開昭61−151516（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 500

Claims

(57)【特許請求の範囲】

【請求項１】透明基板上に複数の走査信号線と複数の映
像信号線が交差し、マトリックス状を呈している液晶表
示装置であって、上記複数の走査信号線と上記複数の映像信号線で囲まれ
る領域の中にそれぞれ画素を設け、各画素は、ゲート電
極が上記走査線に接続し、ドレイン電極が上記映像信号
線に接続される薄膜トランジスタと、該薄膜トランジス
タのソースに接続される画素電極と、上記ゲート電極に
接続されない隣接する走査信号線と上記画素電極とに接
続された保持容量とよりなり、上記保持容量は、上記隣接する走査信号線を分岐して形
成した第１電極と、上記画素電極と一体となった第２電
極と、上記第１電極と第２電極の間に設けられた誘電体
とをオーバラップさせて形成し、一つの画素の保持容量の第１電極と、上記一つの画素
の、上記走査信号線が延在する方向に、隣接する画素の
保持容量の第１電極との間に、上記走査信号線と上記映
像信号線との交差部を迂回する細線部を設けたことを特
徴とする液晶表示装置。
【請求項２】上記一つの画素の保持容量の第１電極と、
上記一つの画素の、上記走査信号線が延在する方向に、
隣接する画素の保持容量の第１電極との間に、上記走査
信号線と上記映像信号線との交差部を迂回する細線部を
複数設けたことを特徴とする特許請求の範囲第１項記載
の液晶表示装置。
【請求項３】上記透明基板の両面にSiO₂膜を設けたこと
を特徴とする特許請求の範囲第２項記載の液晶表示装
置。