JP2870530B1 - スタックモジュール用インターポーザとスタックモジュール - Google Patents

スタックモジュール用インターポーザとスタックモジュール

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Abstract

【要約】 【課題】 生産性を向上したスタックモジュールとイン
ターポーザを提供する。 【解決手段】 インターポーザ１、２は、互いに隣合っ
て配置されたチップセレクト用電極パッドＢ１、Ｂ２、
Ｃ１、Ｃ２を有し、一方の第１のチップセレクト用電極
パッドＢ１、Ｃ１が、半導体チップ３、４のチップセレ
クト端子に接続される。他方のチップセレクト用電極Ｂ
２、Ｃ２は、第１のチップセレクト用電極方向の隣りの
チップセレクト用電極Ｂ１、Ｃ１の反対面側に位置する
反対面側電極Ｂ１’、Ｃ１’に接続される。反対面側電
極Ｂ１’とそれに対面するインターポーザのチップセレ
クト用電極Ｃ１とが導電性バンプ６によって接続され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ等の半導体
デバイスを使用した実装構造に関し、特に半導体デバイ
スを積み重ねて接続したスタックモジュールとそのスタ
ックモジュールに使用され半導体デバイスを表面に実装
して積み重ねられるインターポーザに関する。
【０００２】
【従来の技術】従来、半導体デバイスの実装方法とし
て、半導体デバイスをインターポーザと称するサブ基板
に実装し、そのインターポーザを複数段積み重ねてスタ
ックモジュールを構成し、それをマザーボードに実装す
る実装方法がある。このスタックモジュールによる半導
体デバイスの実装は、マザーボードの実装面積を低減す
るために有効である。
【０００３】インターポーザを使用したスタックモジュ
ールは、特に半導体メモリなどの半導体チップの実装に
有効利用されている。たとえば、図１０に示すメモリ回
路のダイナミックＲＡＭ（ＤＲＡＭ）８０、８１を実装
する場合を考える。図１０において、ＤＲＡＭ８０、８
１の外部端子は、ＲＡＳ（Ｒｏｗ Ａｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）以外は、全て共有されている。ＲＡＳに接続
する端子８３、８４は、チップセレクトのために分離し
て使用されている。チップセレクトは、ＲＡＳでなく、
ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ）
によって行われてもよい。
【０００４】図１０では、ＤＲＡＭ８０、８１のどちら
を動作させるかを決めるチップセレクト端子以外は、共
有されているので、配線実装を考える場合、ＤＲＡＭを
積み重ねて接続するスタックモジュールによる実装が可
能となる。
【０００５】例えば、特開平８−２３６６９４号公報に
記載されるように、半導体チップ（ＬＳＩチップ）をフ
ェースダウン実装した複数のインターポーザ（キャリ
ア）を積み重ね、インターポーザ間の配線を金属ピンあ
るいは導電性バンプによって行うスタックモジュールが
ある。
【０００６】図１１は導電性バンプを使用したこの種ス
タックモジュールを示す斜視図である。図１１のスタッ
クモジュールは、図１０のメモリ回路と等価である。図
において、半導体チップ３、４はそれぞれ図１０のＤＲ
ＡＭ８０、８１のチップである。
【０００７】半導体チップ３、４は、インターポーザ１
００、１０１にフェースダウン実装されている。インタ
ーポーザ１００、１０１の母体は、セラミック、ガラス
などの絶縁体で形成される。インターポーザ１００の各
電極パッドには、導電性バンプ５が、またインターポー
ザ１０１の各電極パッドには、導電性バンプ６が実装さ
れ、各電極パッドは、半導体チップ３、４の端子（図示
せず）に配線される。インターポーザ１００と１０１間
の接続は、導電性バンプ６を介して行われる。導電性バ
ンプ５は、図１１のスタックモジュールを図示しないマ
ザーボードにフェースダウン接続するときの外部端子と
なる。
【０００８】図１２（Ａ）は半導体チップ３を実装した
上段のインターポーザ１００を、同（Ｂ）は半導体チッ
プ４を実装した下段のインターポーザ１０１を示し、そ
れぞれ導電性バンプ５、６を実装する前の状態を示す平
面図である。
【０００９】インターポーザ１００の表面には、半導体
デバイス３の端子（図示せず）に接続し図１１の導電性
バンプ５が実装される電極パッド１１１〜１３４と、電
極パッド１１１〜１３４に接続するスルーホール電極パ
ッドＢ１１１〜Ｂ１３４と、各スルーホール電極パッド
と半導体デバイス３の端子とを接続する配線とが形成さ
れている。
【００１０】一方、インターポーザ１０１の表面には、
半導体デバイス４の端子（図示せず）に接続し図１１の
導電性バンプ６が実装される電極パッド１４１〜１６４
と、電極パッド１４１〜１６４に接続するスルーホール
電極パッドＣ１１１〜Ｃ１３４と、各スルーホール電極
パッドと半導体デバイス４の端子とを接続する配線とが
形成されている。なお、導電性バンプ５、６を載せる電
極パッドをスルーホール電極と分けた理由は、半田バン
プ等の導電性バンプがスルーホール内に吸収されてしま
うのを防止するためである。
【００１１】図１２（Ａ）と（Ｂ）のスルーホール電極
パッドＢ１１１〜Ｂ１３４とＣ１１１〜Ｃ１３４は、イ
ンターポーザ１００と１０１の裏面に形成されるスルー
ホール電極パッドＢ１１１’〜Ｂ１３４’とＣ１１１’
〜Ｃ１３４’（番号のみで図示せず）にスルーホールを
介して電気的に接続する。また、電極パッド１１１〜１
３４と１４１〜１６４のインターポーザ１００と１０１
の裏面側には、同じ電極パッド１１１’〜１３４’と１
４１’〜１６４’（番号のみで図示せず）が形成されて
いる。
【００１２】インターポーザ１００の裏面側の電極パッ
ド１１１’〜１３４’は、同じ裏面側でスルーホール電
極パッドＢ１１１’〜Ｂ１３４’にそれぞれ接続し、イ
ンターポーザ１０１の裏面側の電極パッド１４１’〜１
６４’は、同じ裏面側でスルーホール電極パッドＣ１１
１’〜Ｃ１３４’にそれぞれ接続する。
【００１３】このように、インターポーザ１００、１０
１の表面と裏面とで電極パッドとスルーホール電極とが
対になって形成されることにより、電極パターンの統一
を図り、パターン印刷における生産性を向上している。
【００１４】導電性バンプ６は、下段のインターポーザ
１０１の表面側の電極パッド１４１〜１６４と上段のイ
ンターポーザ１００の裏面側の電極パッド１１１’〜１
３４’とをそれぞれ直接接続する。その接続の様子を図
１３及び図１４に示す。
【００１５】図１３は図１１のＪ部拡大斜視図、図１４
は図１１のＧ−Ｇ断面図である。図１３、１４に示すよ
うに、スルーホール電極パッドＢ１１１とＢ１１１’、
Ｂ１１２とＢ１１２’、Ｃ１１１とＣ１１１’、Ｃ１１
２とＣ１１２’は、スルーホール内部電極Ｓ３１、Ｓ３
２、Ｓ３３、Ｓ３４によってそれぞれ接続される。導電
性バンプ６は、図１３に示すように、上段のインターポ
ーザ１００の裏面側の電極パッド１１１’、１１２’を
下段のインターポーザ１０１の表面側の電極パッド１４
１、１４２に直接接続する。他の電極パッド部分の接続
形態も図１３及び図１４と同様である。この結果、イン
ターポーザ１００と１０１のそれぞれの電極パッドは、
導電性バンプ６を介して上下方向に直結される。
【００１６】以上のように、半導体デバイス３と４は、
導電性バンプ６を介して上下方向に直結することで接続
され、図示しないマザーボードに導電性バンプ５を介し
てフェースダウン実装される。
【００１７】再び図１２（Ａ）、（Ｂ）において、チッ
プセレクトのための結線は、半導体チップ３のＲＡＳ端
子と電極パッド１１１、１１２との間、半導体チップ３
のＲＡＳ端子と電極パッド１４１、１４２（スルーホー
ル電極パッドＢ１１１、Ｂ１１２、Ｃ１１１、Ｃ１１
２）との間の配線部分である。しかし、チップセレクト
の結線パターンが各段のインターポーザで異なってい
る。
【００１８】データの読み取り、書き込み時に半導体チ
ップ３を選択する場合には、図１２（Ａ）に示すように
半導体チップ３のＲＡＳに接続する電極パッド１１２に
チップセレクト信号を供給する。このとき、チップセレ
クト信号は、インターポーザ１０１の電極パッド１４２
にも通じるが、これは半導体チップ４のＲＡＳに接続さ
れないので、半導体デバイス４は選択されない。一方、
読み取り、書き込み時に半導体チップ４を選択する場合
には、半導体チップ４のＲＡＳに接続する電極パッド１
１１にチップセレクト信号を供給する。このように、イ
ンターポーザ１００の電極パッド１１１、１１２のどち
らか一方にチップセレクト信号を供給することで、半導
体デバイス３と４の選択が可能となる。
【００１９】
【発明が解決しようとする課題】以上説明した従来のス
タックモジュールでは、チップセレクトの結線をインタ
ーポーザの段毎に変えることでチップセレクトを可能に
している。このため、スタックモジュール内の各段で異
なるインターポーザを使用しなければならない。
【００２０】すなわち、複数の結線パターンのインター
ポーザを製造しなければならないので、生産性が悪く、
歩留まりが悪かった。またスタックモジュールのなかの
インターポーザの配置を誤ると、スタックモジュール全
体を交換しなければならなかった。
【００２１】本発明の目的は、チップセレクトの結線部
分を共通化することで上述した問題点を解決したインタ
ーポーザ及びスタックモジュールを提供することにあ
る。
【００２２】
【課題を解決するための手段】本発明によるスタックモ
ジュールは、外部信号によって選択されるためのチップ
セレクト端子を有する半導体デバイスを実装したインタ
ーポーザをＮ（Ｎは２以上の整数）段積み重ねて上下の
端子同士を接続したスタックモジュールである。全ての
インターポーザ（図３の１、２）は同じ配線構造を有す
る。各インターポーザ（図３の１）は、互いに隣合って
配置されたＮ個のチップセレクト用電極（図３のＢ１と
１１、Ｂ２と１２）を有し、Ｎ個のチップセレクト用電
極のうちの第１のチップセレクト用電極（図３のＢ１と
１１、Ｃ１と４１）が、実装された半導体デバイス（図
１の３）のチップセレクト端子に接続され、他のチップ
セレクト用電極（図３のＢ２と１２）は、第１のチップ
セレクト用電極方向の隣りのチップセレクト用電極の反
対面側に位置する反対面側電極（図３のＢ１’と１
１’）に接続される。そして、反対面側電極とそれに対
面するインターポーザ（図３の２）のチップセレクト用
電極（図３のＣ１と４１）とが導電性バンプ（図３の
６）等によって接続されたことを特徴とする。
【００２３】これによって、Ｎ段すべてのインターポー
ザに共通のものを使用でき、生産性が向上し、また、イ
ンターポーザの上下関係を間違えても支障がない。
【００２４】上記発明では、配線を簡単にするために
は、第１のチップセレクト用電極は、Ｎ個のチップセレ
クト用電極の最も端に位置するようにする。
【００２５】他のチップセレクト用電極とチップセレク
ト用電極方向の隣りのチップセレクト用電極の反対面側
に位置する反対面側電極とは、具体的には、インターポ
ーザの内部に配置される導電体（図３のＬ１、Ｓ１、Ｓ
２）によって接続される。
【００２６】また、本発明によれば、インターポーザを
２段積み重ねて上下の端子同士を接続したスタックモジ
ュールにおいて、２つの前記インターポーザ（図６の
１、２）は同じ配線構造を有し、前記インターポーザ
（図６の１）は、互いに隣合って配置されたチップセレ
クト用電極（Ｂ１と１１、Ｂ２と１２）を有し、一方の
チップセレクト用電極（Ｂ１と１１）が、実装された半
導体デバイス（図１の３）のチップセレクト端子に接続
され、他方のチップセレクト用電極（図６のＢ２と１２
およびＳ１０）が、前記インターポーザを貫通して反対
面側に達してから前記一方のチップセレクト用電極の反
対面側に位置する反対面側電極（図６のＢ１’と１
１’）に電導体（図６のＬ１０）を介して接続され、前
記反対面側電極とそれに対面するインターポーザ（図６
の２）の前記チップセレクト用電極（図６のＣ１と４
１）とが導電性バンプ（図６の６）によって接続された
ことを特徴とするスタックモジュールが得られる。
【００２７】このスタックモジュールは、インターポー
ザの内部に導電体を形成しないので、インターポーザを
多層構造にする必要がなく、インターポーザを安く製造
でき、また厚くならないという利点がある。
【００２８】本発明によるインターポーザは、互いに隣
合って配置されたＮ（Ｎは２以上の整数）個のチップセ
レクト用電極を有し、前記Ｎ個のチップセレクト用電極
の最も端に位置する第１のチップセレクト用電極が、前
記半導体デバイスのチップセレクト端子に接続され、他
のチップセレクト用電極は、前記第１のチップセレクト
用電極方向の隣りのチップセレクト用電極の反対面側に
位置する反対面側電極に接続されたことを特徴とする。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００３０】図１は本発明のスタックモジュールの第１
の実施の形態を示す一部切り欠き斜視図である。図１の
スタックモジュールは、図１０のメモリ回路と等価であ
る。図１において、半導体チップ３、４はそれぞれ図１
０のＤＲＡＭ８０、８１のＤＲＡＭチップである。
【００３１】半導体チップ３、４は、インターポーザ
１、２にフェースダウン実装されている。インターポー
ザ１、２の母体は、セラミック、ガラスなどの絶縁体で
形成される。インターポーザ１の各電極パッドには半田
バンプ等の導電性バンプ５が、またインターポーザ２の
各電極パッドには半田バンプ等の導電性バンプ６が形成
され、インターポーザ間の接続は、導電性バンプ６を介
して行われる。導電性バンプ５は、図１のスタックモジ
ュールを図示しないマザーボードにフェースダウン実装
するときの外部端子となる。その外部端子数は、２４で
ある。
【００３２】図２（Ａ）は半導体チップ３を実装した上
段のインターポーザ１を、同（Ｂ）は半導体チップ４を
実装した下段のインターポーザ２を示し、それぞれ導電
性バンプ５、６を実装する前の状態を示す平面図であ
る。インターポーザ１と２は、同じ配線構造を有する。
【００３３】図２（Ａ）において、インターポーザ１の
表面には、半導体チップ３の端子（図示せず）に接続し
図１の導電性バンプ５が実装される２４個の電極パッド
１１〜３４と、電極パッド１１、１２に接続するチップ
セレクト用電極パッドＢ１、Ｂ２と、電極パッド１３〜
３４に接続するスルーホール電極パッドＢ３〜Ｂ３４
と、チップセレクト用電極パッドＢ１、Ｂ２およびスル
ーホール電極パッドＢ３〜Ｂ３４と半導体チップ３の各
端子とを接続する配線７とが形成されている。
【００３４】一方、図２（Ｂ）において、インターポー
ザ２の表面には、半導体チップ４の端子（図示せず）に
接続し図１の導電性バンプ６が実装される２４個の電極
パッド４１〜６４と、電極パッド４１、４２に接続する
チップセレクト用電極パッドＣ１、Ｃ２と、電極パッド
４３〜６４に接続するスルーホール電極パッドＣ３〜Ｃ
３４と、チップセレクト用電極パッドＣ１、Ｃ２および
各スルーホール電極パッドと半導体チップ４の各端子と
を接続する配線８とが形成されている。
【００３５】インターポーザ１、２の電極パッド１１、
１２（Ｂ１、Ｂ２）と電極パッド４１、４２（Ｃ１、Ｃ
２）は、半導体チップ３、４のチップセレクトのための
電極パッドで、残りの電極パッド１３〜３４と電極パッ
ド４３〜６４は、チップセレクト端子以外の端子に接続
されかつスタック実装時に互いに接続される。なお、電
極パッド１２（およびＢ２）は、半導体チップ３に接続
されず、電極パッド４２（およびＣ２）は、半導体チッ
プ４に接続されない。
【００３６】導電性バンプ５、６を載せる電極パッドが
電極パッドＢ１〜Ｂ３４、Ｃ１〜Ｃ３４とは別に設けた
理由は、半田バンプ等の導電性バンプの載りを良くする
ためである。
【００３７】図２（Ａ）と（Ｂ）において、スルーホー
ル電極パッドＢ３〜Ｂ３４とスルーホール電極パッドＣ
３〜Ｃ３４は、インターポーザ１と２の裏面に形成され
るスルーホール電極パッドＢ３’〜Ｂ３４’とＣ３’〜
Ｃ３４’（番号のみで図示せず）にスルーホールを介し
て電気的に接続する。また、導電性バンプ５、６が載る
電極パッド１〜３４、４１〜６４のインターポーザ１と
２の裏面側には、同じ電極パッド１１’〜３４’と４
１’〜６４’（番号のみで図示せず）が形成されてい
る。
【００３８】インターポーザ１の裏面側の電極パッド１
１’〜３４’は、同じ裏面側でチップセレクト用電極パ
ッドＢ１’、Ｂ２’およびスルーホール電極パッドＢ３
１’〜Ｂ３４’にそれぞれ表面側と同様に接続し、ま
た、インターポーザ２の裏面側の電極パッド４１’〜６
４’についても、同じ裏面側でチップセレクト用電極パ
ッドＣ１’、Ｃ２’およびスルーホール電極パッドＣ
３’〜Ｃ３４’にそれぞれ接続する。このように、イン
ターポーザ１、２の表面と裏面とで電極パッドとスルー
ホール電極が対になって形成されることにより、インタ
ーポーザがスタックモジュールのどの段で使用されても
良いようになっている。
【００３９】導電性バンプ６は、下段のインターポーザ
２の表面側の電極パッド４１〜６４と上段のインターポ
ーザ１の裏面側の電極パッド１１’〜３４’とをそれぞ
れ直接接続する。これによって、導電性バンプ６を介し
た半導体チップ３と４の接続を可能とする。
【００４０】本実施の形態において、インターポーザ１
と２を同じ配線構造にするために工夫が、半導体チップ
３、４のチップセレクト用電極パッドＢ１、Ｂ２とチッ
プセレクト用電極パッドＣ１、Ｃ２の下部の内層に形成
されている。チップセレクト用電極パッドＢ１、Ｂ２お
よびＣ１、Ｃ２の下部には、半導体チップ３、４のチッ
プセレクトを実現するためのための特徴的な配線構造を
有する。その配線構造の詳細を図３及び図４に示す。
【００４１】図３は図１のＰ部拡大斜視図、図４は図１
のＡ−Ａ断面図である。図３、図４に示すように、イン
ターポーザ１のチップセレクト用電極パッドＢ２とその
隣のチップセレクト用電極パッドＢ１の裏面側の電極パ
ッドＢ１’とは、インターポーザ１の内部で互いに接続
され、インターポーザ２のチップセレクト用電極パッド
Ｃ２とその隣のチップセレクト用電極パッドＣ１の裏面
側の電極パッドＣ１’とは、インターポーザ２の内部で
互いに接続される。
【００４２】さらに詳述すると、図３においてチップセ
レクト用電極パッドＢ２は、ビヤホール内部電極Ｓ２、
内部導電層Ｌ１、ビヤホール内部電極Ｓ１を経由して裏
面側の電極パッドＢ１’に接続され、さらに、電極パッ
ド１１’から導電性バンプ６を介してチップセレクト用
電極パッドＣ１に接続される。チップセレクト用電極パ
ッドＣ１は、下段のインターポーザ２に実装された半導
体デバイス４のＲＡＳ端子に接続されるので、チップセ
レクト用電極パッドＢ２に供給されるチップセレクト信
号は、半導体チップ４のＲＡＳの端子に供給されこれを
セレクトすることになる。
【００４３】また、チップセレクト用電極パッドＢ１
は、電極パッドＢ２とは独立している。このため、マザ
ーボードへの接続端子となる上段のインターポーザ１の
電極パッド１１（およびＢ１）は、半導体チップ３のＲ
ＡＳ端子に接続され、電極パッド１１による半導体チッ
プ３のチップセレクトが行われる。
【００４４】以上のように、チップセレクト用電極パッ
ドＢ１およびＢ２（電極パッド１１及び１２）は、半導
体チップ３、４のチップセレクトを行う端子として利用
される。
【００４５】なお、インターポーザ２の内部にもインタ
ーポーザ１と同じ配線構造が形成されている。すなわ
ち、チップセレクト用電極パッドＣ２は、ビヤホール内
部電極Ｓ４、内部導電層Ｌ２、ビヤホール内部電極Ｓ３
を介して裏面側の電極パッドＣ１’、電極パッド４１’
に接続される。また、チップセレクト用電極パッドＣ１
は、電極パッドＣ２とは独立している。しかし、第１の
実施の形態では、インターポーザ２の内部配線および電
極パッドＣ２は、使用されない配線となる。
【００４６】図４に示すように、インターポーザ１は、
第１層１Ａと第２層１Ｂの２層構造からなる。第１層１
Ａには、穴空け後にビヤホール内部電極Ｓ２が形成さ
れ、第２層１Ｂには、穴空け後にビヤホール内部電極Ｓ
１が形成されさらに内部導電層Ｌ１が形成される。これ
ら第１層１Ａと第２導１Ｂが張り合わされてインターポ
ーザ１が形成される。
【００４７】インターポーザ２もインターポーザ１と同
じ方法で第１層２Ａと第２層２Ｂが形成され、張り合わ
される。
【００４８】以上説明したように、第１の実施の形態で
は、インターポーザ１及び２が全く同じ配線構造である
ので、生産性が高く、歩留まりも向上する。またインタ
ーポーザ１、２の位置を上下逆にしても、機能は変わら
ないので、スタックモジュールを交換する必要がなく、
経済性が向上する。
【００４９】図５は３段のインターポーザを使用した第
２の実施の形態を示す断面図である。但し、図５はチッ
プセレクト用電極パッドの部分のみの断面を示してい
る。他の電極パッドの配線構造は、図１の第１の実施の
形態と同じであるので図示と説明は省略する。
【００５０】図５において、それぞれに半導体チップ
（図６では省略）を実装したインターポーザ１００、１
００１、１００２は、全て同じ配線構造を有する。イン
ターポーザ１００、１００１、１００２の表面には、チ
ップセレクト用電極パッドＢ１〜Ｂ３、Ｃ１〜Ｃ３、Ｄ
１〜Ｄ３が形成されている。また裏面側にも同様に電極
パッドＢ１’〜Ｂ３’、Ｃ１’〜Ｃ３’、Ｄ１’〜Ｄ
３’が形成されている。
【００５１】各チップセレクト用電極パッドのうち最も
端（左端）に位置するチップセレクト用電極パッドＢ
１、Ｃ１およびＤ１は、各段の半導体チップのチップセ
レクト用端子（ＤＲＡＭチップのＲＡＳ端子）に接続す
る。導電性バンプ５、６、６Ｋは、第１の実施の形態と
同様に電極パッドＢ１〜Ｂ３、Ｃ１〜Ｃ３、Ｄ１〜Ｄ３
に接続する別の電極パッド上に形成される。
【００５２】チップセレクト用電極パッドＢ２とＣ１
は、内部導電層Ｌ１とその両端のビヤホール内部電極と
導電性バンプ６とを介して接続され、チップセレクト用
電極パッドＢ３とＤ１は、内部導電層Ｌ４、その両端の
ビヤホール内部電極、導電性バンプ６、電極パッドＣ
２、内部導電層Ｌ２および導電性バンプ６Ｋを介して接
続される。
【００５３】各内部導電層Ｌ１〜Ｌ６は、半導体チップ
のチップセレクト用端子（ＤＲＡＭチップのＲＡＳ端
子）に接続するチップセレクト用電極パッドＣ１、Ｄ１
に向けて互いに独立して延びている。
【００５４】したがって、チップセレクト用電極パッド
Ｂ１、Ｂ２およびＢ３は、各段のインターポーザの半導
体チップのチップセレクト端子（ＲＡＳ端子）に個別に
接続する。しかも、配線構造は、各インターポーザで同
一である。なお、内部導電層Ｌ３、Ｌ５、Ｌ６は、図５
の場合には使用されていない。
【００５５】第１、第２の実施の形態のスタックモジュ
ールでは、インターポーザが２段、３段であったが、Ｎ
（Ｎは整数）個の半導体チップをチップセレクトする場
合には、Ｎ段構造のインターポーザが使用される。この
場合、チップセレクト用電極パッド数は、半導体チップ
数と同じＮ個となり、各チップセレクト用電極パッド
は、インターポーザの内部配線と上下インターポーザ間
の導電性バンプとを介して１つの半導体チップのチップ
セレクト用端子（例えば、ＤＲＡＭのＲＡＳ端子）に接
続され、これをセレクトする。
【００５６】具体的には、Ｎ段のインターポーザを積み
重ねて構成されるスタックモジュールにおいて、各イン
ターポーザ表面には、インターポーザを上下方向に貫通
して互いに接続される電極（電極パッド及びスルーホー
ル内部電極）と、Ｎ個のチップセレクト用電極パッドと
が形成される。上からｉ（１≦ｉ＜Ｎ、ｉは整数）段目
のインターポーザ表面の第１のチップセレクト電極パッ
ドは、その隣りのチップセレクト用電極パッドの反対面
側に位置する第２のチップセレクト用電極パッドに接続
する。この接続は、内部導電体（導電層）を経由して行
われる。この場合、内部導電体は、半導体デバイスのチ
ップセレクト用端子に接続するチップセレクト用電極パ
ッド（第１のチップセレクト用電極パッド）が位置する
方向に向かって形成される。さらに、第２のチップセレ
クト用電極パッドは、導電性バンプを経由して上から
（ｉ＋１）段目のインターポーザの表面のチップセレク
ト用電極パッドに接続する。これによって、同じ配線構
造のインターポーザをＮ段使用することができる。
【００５７】図６は本発明のスタックモジュールの第３
の実施の形態を示す一部斜視図、図７は図６のＣ−Ｃ断
面図である。本実施の形態は、図３、図４に示す実施の
形態の内層導電層Ｌ１およびＬ２の代わりに、インター
ポーザ１、２の裏面側に裏面導電層Ｌ１０、Ｌ１１を形
成したものである。
【００５８】チップセレクト用電極パッドＢ１（Ｃ１）
とその裏面側の電極パッドＢ１’（Ｃ１’）との間に
は、スルーホールやビヤホールは形成されていない。
【００５９】チップセレクト用電極パッドＢ１は、イン
ターポーザ１の半導体チップのチップセレクト用端子に
接続される。また、チップセレクト用電極パッドＢ２
は、スルーホール内部電極Ｓ１０を介して裏面側の電極
パッドＢ２’に接続される。電極パッドＢ２’は、さら
に裏面導電層Ｌ１０、裏面電極パッドＢ１’、導電性バ
ンプ６、チップセレクト用電極パッドＣ１を経由してイ
ンターポーザ２の半導体チップのチップセレクト端子に
接続される。
【００６０】したがって、チップセレクト用電極パッド
Ｂ１、Ｂ２は、２つの半導体チップのチップセレクト用
外部端子として、第１の実施の形態と同様に機能する。
【００６１】インターポーザ２のチップセレクト用電極
パッドＣ２は、スルーホール内部電極Ｓ１１を介して裏
面側の電極パッドＣ２’に接続され、さらに裏面導電層
Ｌ１１から裏面電極パッドＣ１’に接続されるが、この
接続経路は、チップセレクトには使用されない。
【００６２】図６及び図７に示すスタックモジュールの
場合、インターポーザの３段以上の接続が不可能であ
る。しかし、このスタックモジュールは、インターポー
ザの内部に導電層を形成しないので、インターポーザを
多層構造にする必要がなく安く形成でき、また厚くなら
ないという利点がある。
【００６３】図８は本発明のスタックモジュールの第４
の実施の形態を示す斜視図、図９は図８のＤ−Ｄ断面図
である。図８のスタックモジュールは、図１の電極パッ
ドＢ１〜Ｂ３４とＣ１〜Ｃ３４と同じ機能を、導電性バ
ンプ５、６が形成される電極パッドに併合したものであ
る。
【００６４】図９において、半導体チップ３が実装され
たインターポーザ７０の表面の電極パッド１１、１２
と、半導体チップ４が実装されたインターポーザ７１の
表面の電極パッド４１、４２は、チップセレクト用電極
パッドである。そのほかの電極パッドは、インターポー
ザ７０、７１を貫通する導電体を介して上下方向に互い
に接続されている。
【００６５】内部導電体Ｌ１２、Ｌ１３は、図４の内部
導電層Ｌ１、Ｌ２の代わりの役割を果たす。図４では、
チップセレクト用電極パッドと内部導電層との間の接続
は、ビヤホール内部電極によって行われていたが、図９
ではビヤホールが内部導電体Ｌ１２、Ｌ１３によって埋
められている。
【００６６】本実施の形態では、導電体バンプ５、６が
形成される電極パッドに、ビヤホールやスルーホールな
どの穴が形成されないので、導電体バンプを電極パッド
表面に直に形成することができ、このため、電極パッド
数を減らすことができる。
【００６７】本発明のスタックモジュールは、以上説明
した実施の形態だけに限定されない。例えば、インター
ポーザ上に実装される半導体デバイスは、半導体のベー
スチップに限らず、樹脂やセラミックでパッケージ化さ
れた半導体パッケージであっても良い。
【００６８】また、図１において、半導体チップ３は、
導電性バンプ５が形成されている面に実装されるが、そ
の面と反対側に半導体チップ３が実装されても良い。ま
た、チップセレクト用電極パッドの位置は、互いにとな
り合っていれば、どこでも良い。例えば、電極パッドＢ
３、Ｂ４の位置にチップセレクト用電極パッドが形成さ
れても良い。
【００６９】本発明の実施の形態では、Ｎ個のチップセ
レクト用電極の最も端に位置する第１のチップセレクト
用電極（例えば、図３のＢ１と１１、Ｃ１と４２）が、
実装された半導体デバイス（図１の３）のチップセレク
ト端子に接続され、他のチップセレクト用電極（図３の
Ｂ２と１２）は、第１のチップセレクト用電極に向かう
隣りのチップセレクト用電極の反対面側に位置する反対
面側電極（図３のＢ１’と１１’）に接続されていれば
よい。また、反対面側電極とそれに対面するインターポ
ーザ（図３の２）のチップセレクト用電極（図３のＣ１
と４１）とが導電性バンプ（図３の６）等によって接続
されていればよい。
【００７０】この場合、チップセレクト用電極は、電極
パッドでも電極ピンでも良い。電極ピンの場合、導電性
バンプは、不要である。また、電極ピン以外の導電ライ
ンでも良い。
【００７１】また、本発明の実施の形態では、他のチッ
プセレクト用電極とチップセレクト用電極方向の隣りの
チップセレクト用電極の反対面側に位置する反対面側電
極とは、インターポーザの内部に配置される導電体（例
えば、図３のＬ１、Ｓ１、Ｓ２）によって接続される。
この導電体は、どのような形状でも良い。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
各インターポーザが全く同じ配線構造であるので、生産
性が高く、歩留まりも向上する。またインターポーザ
１、２の位置を上下逆にしても、機能は変わらないの
で、スタックモジュールを交換する必要がなく、経済性
が向上する。
【図面の簡単な説明】
【図１】本発明のスタックモジュールの第１の実施の形
態を示す一部切り欠き斜視図である。
【図２】（Ａ）は図１のスタックモジュールの上段のイ
ンターポーザを、（Ｂ）は下段のインターポーザを示す
平面図である。
【図３】図１のＰ部拡大斜視図である。
【図４】図１のＡ−Ａ断面図である。
【図５】本発明のスタックモジュールの第２の実施の形
態を示す一部断面図である。
【図６】本発明のスタックモジュールの第３の実施の形
態を示す一部斜視図である。
【図７】図６のＣ−Ｃ断面図である。
【図８】本発明のスタックモジュールの第４の実施の形
態を示す一部切り欠き斜視図である。
【図９】図８のＤ−Ｄ断面図である。
【図１０】ＤＲＡＭを使用したメモリ回路の回路図であ
る。
【図１１】従来のスタックモジュールを示す一部切り欠
き斜視図である。
【図１２】（Ａ）は図１１のスタックモジュールの上段
のインターポーザを、（Ｂ）は下段のインターポーザを
示す平面図である。
【図１３】図１１のＪ部拡大斜視図である。
【図１４】図１１のＧ−Ｇ断面図である。
【符号の説明】
１ インターポーザ ２ インターポーザ ３ 半導体チップ ４ 半導体チップ ５ 導電性バンプ ６ 導電性バンプ ７ 配線 Ｂ１ チップセレクト用電極パッド Ｂ２ チップセレクト用電極パッド Ｂ３ スルーホール電極パッド

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部信号によって選択されるためのチッ
    プセレクト端子を有する半導体デバイスを実装したイン
    ターポーザをＮ（Ｎは２以上の整数）段積み重ねて上下
    の端子同士を接続したスタックモジュールにおいて、 全ての前記インターポーザは同じ配線構造を有し、 前記インターポーザは、互いに隣合って配置されたＮ個
    のチップセレクト用電極を有し、前記Ｎ個のチップセレ
    クト用電極のうちの第１のチップセレクト用電極が、実
    装された前記半導体デバイスのチップセレクト端子に接
    続され、他のチップセレクト用電極は、前記第１のチッ
    プセレクト用電極に向かう隣りのチップセレクト用電極
    の反対面側に位置する反対面側電極に接続され、 前記反対面側電極とそれに対面するインターポーザの前
    記チップセレクト用電極とが互いに接続されたことを特
    徴とするスタックモジュール。
  2. 【請求項２】 前記第１のチップセレクト用電極は、Ｎ
    個の前記チップセレクト用電極の最も端に位置する電極
    であることを特徴とする請求項１に記載されたスタック
    モジュール。
  3. 【請求項３】 前記他のチップセレクト用電極と前記反
    対面側電極とが、前記インターポーザの内部に配置され
    る導電体によって接続されたことを特徴とする請求項２
    に記載されたスタックモジュール。
  4. 【請求項４】 前記反対面側電極とそれに対面するイン
    ターポーザの前記チップセレクト用電極とが、導電性バ
    ンプによって接続されたことを特徴とする請求項２に記
    載されたスタックモジュール。
  5. 【請求項５】 前記インターポーザは、前記半導体デバ
    イスのチップセレクト端子以外の端子に接続されインタ
    ーポーザを上下方向に貫通する電極を含み、その貫通電
    極が各インターポーザの間で導電性バンプを介して接続
    されたことを特徴とする請求項１、２、３または４に記
    載されたスタックモジュール。
  6. 【請求項６】 外部信号によって選択されるためのチッ
    プセレクト端子を有する半導体デバイスを実装したイン
    ターポーザを２段積み重ねて上下の端子同士を接続した
    スタックモジュールにおいて、 ２つの前記インターポーザは同じ配線構造を有し、 前記インターポーザは、互いに隣合って配置されたチッ
    プセレクト用電極を有し、一方のチップセレクト用電極
    が、前記半導体デバイスのチップセレクト端子に接続さ
    れ、他方のチップセレクト用電極が、前記インターポー
    ザを貫通して反対面側に達してから前記一方のチップセ
    レクト用電極の反対面側に位置する反対面側電極に電導
    体を介して接続され、 前記反対面側電極とそれに対面するインターポーザの前
    記チップセレクト用電極とが導電性バンプによって接続
    されたことを特徴とするスタックモジュール。
  7. 【請求項７】 外部信号によって選択されるためのチッ
    プセレクト端子を有する半導体デバイスを実装したイン
    ターポーザをＮ（Ｎは２以上の整数）段積み重ねて構成
    されるスタックモジュールのための前記インターポーザ
    において、 互いに隣合って配置されたＮ（Ｎは２以上の整数）個の
    チップセレクト用電極を有し、前記Ｎ個のチップセレク
    ト用電極のうちの第１のチップセレクト用電極が、前記
    半導体デバイスのチップセレクト端子に接続され、他の
    チップセレクト用電極は、前記第１のチップセレクト用
    電極方向の隣りのチップセレクト用電極の反対面側に位
    置する反対面側電極に接続されたことを特徴とするイン
    ターポーザ。
  8. 【請求項８】 前記第１のチップセレクト用電極は、Ｎ
    個の前記チップセレクト用電極の最も端に位置する電極
    であることを特徴とする請求項７に記載されたスタック
    モジュール。
  9. 【請求項９】 前記他のチップセレクト用電極と前記反
    対面側電極とが、前記インターポーザの内部に配置され
    る導電体によって接続されたことを特徴とする請求項８
    または９に記載されたスタックモジュール。
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