JPH0239101B2 - - Google Patents
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- JPH0239101B2 JPH0239101B2 JP62201998A JP20199887A JPH0239101B2 JP H0239101 B2 JPH0239101 B2 JP H0239101B2 JP 62201998 A JP62201998 A JP 62201998A JP 20199887 A JP20199887 A JP 20199887A JP H0239101 B2 JPH0239101 B2 JP H0239101B2
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- JP
- Japan
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- inclusion
- substrate
- chip
- wiring
- inclusions
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- 239000000758 substrate Substances 0.000 claims description 19
- 238000005516 engineering process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005553 drilling Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Surgical Instruments (AREA)
Description
【発明の詳細な説明】
A 産業上の利用分野
この発明は、同一基板上の半導体デバイス・チ
ツプ間の配線の技術変更を行なう技術に関するも
のであり、特に、かかる変更を行なうためにデバ
イス・チツプと基板との間に取り付けた介在チツ
プの使用に関するものである。
ツプ間の配線の技術変更を行なう技術に関するも
のであり、特に、かかる変更を行なうためにデバ
イス・チツプと基板との間に取り付けた介在チツ
プの使用に関するものである。
B 従来技術
特願昭61−193029号明細書に記載されているよ
うに、最近のパツケージング技術では、多くの集
積回路用チツプ・デバイスを、共通の基板上に取
り付けることが行なわれている。このような基板
は通常、内部回路網を形成する数千のバイアおよ
び印刷したラインを有するグリーン・セラミツ
ク・シートの層から構成される。基板を積層、焼
成した後は、埋め込まれた内部回路棒網を変更す
る実用的な方法はない。しかし、(1)欠陥のあるラ
インまたはバイア、もしくはその両方を修正した
り、(2)異なるデバイス等を用いてパツケージをグ
レード・アツプするために設計変更を行なつた
り、あるいは他の修正を行なつたりするために、
内部回路を変更する必要が生じることが多い。
うに、最近のパツケージング技術では、多くの集
積回路用チツプ・デバイスを、共通の基板上に取
り付けることが行なわれている。このような基板
は通常、内部回路網を形成する数千のバイアおよ
び印刷したラインを有するグリーン・セラミツ
ク・シートの層から構成される。基板を積層、焼
成した後は、埋め込まれた内部回路棒網を変更す
る実用的な方法はない。しかし、(1)欠陥のあるラ
インまたはバイア、もしくはその両方を修正した
り、(2)異なるデバイス等を用いてパツケージをグ
レード・アツプするために設計変更を行なつた
り、あるいは他の修正を行なつたりするために、
内部回路を変更する必要が生じることが多い。
上記特願明細書にさらに記載されているよう
に、デバイス・チツプ間の相互接続網を修正、す
なわち回路網中の不要部品を分離して代替部品と
置換するための、多くの技術変更(EC)の方法
が開発されている。回路網の分離と置換は、チツ
プが取り付けられる基板の表面に沿つて、デバイ
ス・チツプ間の空間に物理的に配置したECパツ
ドを有する、または有しない“フアンアウト”網
を使つて行なわれる。このような空間のため、デ
バイス・チツプを基板上に最大密度で配置できな
くなり、結果として、チツプ間の回路の経路の長
さが不必要に長くなり、必然的に性能が低下す
る。個別のワイヤを用いずに、チツプのメタライ
ゼーシヨン技術を使用することによつて、置換回
路網のインダクタンスによる遅延を減少させるこ
とが可能になつたが、この性能低下の問題はさら
に研究する余地を残している。このような進歩の
例は、上記の特願明細書、およびIBMテクニカ
ル・デイスクロージヤ・ブルテンの報文、J.M.
Harvilchuckらによる、「介在セグメント・チツ
プ・キヤリア(Interposed Segmented Chip
Carhier)」、Vol.27、No.8、1985年1月、p.4672
に開示されている。しかし、引用したテクニカ
ル・デイスクロージヤ・ブルテンは、チツプ信号
再分配回路網における変更のみを比較的容易に行
なうもので、完全な技術変更能力については開示
していない。基板配線に必要とされる変更は、い
ずれも高価で、長時間を要する新しい基板の製作
を必要とする。たとえば、新しい回路網を追加す
る場合、既存の回路網に負荷を追加する場合、ま
たは回路網に経路変更を行なう場合等がこれに該
当する。
に、デバイス・チツプ間の相互接続網を修正、す
なわち回路網中の不要部品を分離して代替部品と
置換するための、多くの技術変更(EC)の方法
が開発されている。回路網の分離と置換は、チツ
プが取り付けられる基板の表面に沿つて、デバイ
ス・チツプ間の空間に物理的に配置したECパツ
ドを有する、または有しない“フアンアウト”網
を使つて行なわれる。このような空間のため、デ
バイス・チツプを基板上に最大密度で配置できな
くなり、結果として、チツプ間の回路の経路の長
さが不必要に長くなり、必然的に性能が低下す
る。個別のワイヤを用いずに、チツプのメタライ
ゼーシヨン技術を使用することによつて、置換回
路網のインダクタンスによる遅延を減少させるこ
とが可能になつたが、この性能低下の問題はさら
に研究する余地を残している。このような進歩の
例は、上記の特願明細書、およびIBMテクニカ
ル・デイスクロージヤ・ブルテンの報文、J.M.
Harvilchuckらによる、「介在セグメント・チツ
プ・キヤリア(Interposed Segmented Chip
Carhier)」、Vol.27、No.8、1985年1月、p.4672
に開示されている。しかし、引用したテクニカ
ル・デイスクロージヤ・ブルテンは、チツプ信号
再分配回路網における変更のみを比較的容易に行
なうもので、完全な技術変更能力については開示
していない。基板配線に必要とされる変更は、い
ずれも高価で、長時間を要する新しい基板の製作
を必要とする。たとえば、新しい回路網を追加す
る場合、既存の回路網に負荷を追加する場合、ま
たは回路網に経路変更を行なう場合等がこれに該
当する。
C 発明が解決しようとする問題点
本発明の目的は基板を変更せずに多様性のある
技術変更(EC)を行なうことができるようなチ
ツプ接続構造を提供する。
技術変更(EC)を行なうことができるようなチ
ツプ接続構造を提供する。
D 問題点を解決するための手段
この発明は、いかなる基板変更も必要とせず、
介在物を変更するだけで完全な技術変更能力を提
供する。同一基板上のチツプ間配線の技術変更
は、計算機の性能を低下させるECパツドや、個
別配線を使用せずに、基板の最小面積を利用して
行なうことができる。このような変更は、配線さ
れるチツプと基板との間に挿入される、容易に修
正できるチツプ介在物によつて行なわれる。
介在物を変更するだけで完全な技術変更能力を提
供する。同一基板上のチツプ間配線の技術変更
は、計算機の性能を低下させるECパツドや、個
別配線を使用せずに、基板の最小面積を利用して
行なうことができる。このような変更は、配線さ
れるチツプと基板との間に挿入される、容易に修
正できるチツプ介在物によつて行なわれる。
この介在物は、導電性のバイアと、これらのバ
イアに選択的に接続される多重内部配線面を有す
る。デバイス・チツプ間の配線の変更は、導電性
バイアの選択されたものと、多重配線面との間、
および多重配線面どうしの間の適当な介在物内の
接続を変更することによつて行なわれる。一般に
所定ECに対しては、3個の介在物を変更する必
要がある。すなわち、一緒に接続すべき2個のデ
バイス・チツプの真下に配置された2個の介在物
と、チツプの相互接続配線の方向を変更する必要
のある第3の場所で基板上に配置された第3の介
在物である。この介在物の変更は、適当な内部配
線面と、バイアとの間に短いジヤンパ・メタラー
ジを追加し、不要な接続を避けるべき他のバイア
の穴あけを行なわないことにより、容易に行なわ
れる。
イアに選択的に接続される多重内部配線面を有す
る。デバイス・チツプ間の配線の変更は、導電性
バイアの選択されたものと、多重配線面との間、
および多重配線面どうしの間の適当な介在物内の
接続を変更することによつて行なわれる。一般に
所定ECに対しては、3個の介在物を変更する必
要がある。すなわち、一緒に接続すべき2個のデ
バイス・チツプの真下に配置された2個の介在物
と、チツプの相互接続配線の方向を変更する必要
のある第3の場所で基板上に配置された第3の介
在物である。この介在物の変更は、適当な内部配
線面と、バイアとの間に短いジヤンパ・メタラー
ジを追加し、不要な接続を避けるべき他のバイア
の穴あけを行なわないことにより、容易に行なわ
れる。
E 実施例
第1図を参照すると、技術変更(EC)介在物
が、デバイス・チツプ2と基板3との間に設けら
れている。1個または複数の減結合コンデンサ4
も、チツプ2に隣接して介在物1に取り付けられ
ている。各介在物は、電圧分配パターンVT,VR
およびVC、EC配線層(xおよびy)ならびに再
分配層等のメタライゼーシヨン層を有する、一連
の積層した焼成したグリーン・シートからなる。
介在物1の表面上には、短いフアンアウト導体5
が置かれ、介在物1および基板3を貫通する信号
バイアおよび電力バイア8に直接アクセスできな
い接点6および7に対してコンデンサ4とチツプ
2との間で、信号または電力の接続を行なう。接
点6などのチツプ接点(たとえばソルダ・ボー
ル)の数より、バイアの数のほうが少ないことに
注意されたい。
が、デバイス・チツプ2と基板3との間に設けら
れている。1個または複数の減結合コンデンサ4
も、チツプ2に隣接して介在物1に取り付けられ
ている。各介在物は、電圧分配パターンVT,VR
およびVC、EC配線層(xおよびy)ならびに再
分配層等のメタライゼーシヨン層を有する、一連
の積層した焼成したグリーン・シートからなる。
介在物1の表面上には、短いフアンアウト導体5
が置かれ、介在物1および基板3を貫通する信号
バイアおよび電力バイア8に直接アクセスできな
い接点6および7に対してコンデンサ4とチツプ
2との間で、信号または電力の接続を行なう。接
点6などのチツプ接点(たとえばソルダ・ボー
ル)の数より、バイアの数のほうが少ないことに
注意されたい。
基板3は従来のものであり、上に支持された介
在物の相互接続のためと、動作電圧および信号
を、各介在物を介してデバイス・チツプに供給す
るための多数のメタライゼーシヨン層(うち数層
が示してある)からなるものである。介在物1と
同様に、基板3にも、通常メタライズされたセラ
ミツク・シート構造が用いられる。第2図は、介
在物が基板3を介して相互に接続される方法を示
す略図である。与えられた介在物の各x(EC)配
線(介在物1のライン9等)は、通常同じ行の他
のすべての介在物の対応するライン(たとえば介
在物2のライン9′および介在物3のライン9″)
に接続される。第2図に示すように、y(EC)配
線についても、対応する相互関係が成立する。ブ
リツジ・ライン(ライン10および10′等)が、
第1図に示すように、隣接する介在物の対応する
バイア(バイア11および12等)および表面メ
タライゼーシヨン(13等)により与えられる。
在物の相互接続のためと、動作電圧および信号
を、各介在物を介してデバイス・チツプに供給す
るための多数のメタライゼーシヨン層(うち数層
が示してある)からなるものである。介在物1と
同様に、基板3にも、通常メタライズされたセラ
ミツク・シート構造が用いられる。第2図は、介
在物が基板3を介して相互に接続される方法を示
す略図である。与えられた介在物の各x(EC)配
線(介在物1のライン9等)は、通常同じ行の他
のすべての介在物の対応するライン(たとえば介
在物2のライン9′および介在物3のライン9″)
に接続される。第2図に示すように、y(EC)配
線についても、対応する相互関係が成立する。ブ
リツジ・ライン(ライン10および10′等)が、
第1図に示すように、隣接する介在物の対応する
バイア(バイア11および12等)および表面メ
タライゼーシヨン(13等)により与えられる。
ECを行なうためには、介在物のxライン間、
および介在物のyライン間の通常の接続を中断す
る必要がある。これは単に、置換(EC)回路網
の始めと終りに位置する置換介在物を製作すると
きに、適当なバイア・ホール(11および12
等)の穴あけをしないことによつて行なうことが
できる。置換(EC)回路網のラインの方向が変
わる位置のを変更することも必要である。これ
は、第2図、第3A図、第3B図および第3C図
を参照することにより、良く理解することができ
る。
および介在物のyライン間の通常の接続を中断す
る必要がある。これは単に、置換(EC)回路網
の始めと終りに位置する置換介在物を製作すると
きに、適当なバイア・ホール(11および12
等)の穴あけをしないことによつて行なうことが
できる。置換(EC)回路網のラインの方向が変
わる位置のを変更することも必要である。これ
は、第2図、第3A図、第3B図および第3C図
を参照することにより、良く理解することができ
る。
第3図に示す例は、介在物3上のバイア15
を、この発明のEC技術を用いて、介在物7上の
バイア16に接続するものと仮定している。所要
のECを行なうための置換介在物3,9および7
を第3図に示す。まず、第3A図の置換介在物3
では、バイア15は、基板まで延びないように底
部シートに穴あけされない。バイア15は介在物
3の内部の配線層を通つて左端のバイア(第2図
の介在物3では下端の左から3番目のバイア接点
に対応)に延び、介在物6のy配線を介して介在
物9へ行き、介在物9で方向を変えられて、x配
線を通つて介在物7へ延びている。なお、第3A
図、第3B図および第3C図は、ECを行なうの
に直接関係する各介在物のxおよびy(EC)層を
目立たせるために簡略化してある。VT,VR,VC
等の他の層は、説明を簡単明瞭にするために省略
してある。上述のように、バイアの穴あけを行な
わないことにより、先在しているが最早不要にな
つた相互接続回路網を除去することができる。
を、この発明のEC技術を用いて、介在物7上の
バイア16に接続するものと仮定している。所要
のECを行なうための置換介在物3,9および7
を第3図に示す。まず、第3A図の置換介在物3
では、バイア15は、基板まで延びないように底
部シートに穴あけされない。バイア15は介在物
3の内部の配線層を通つて左端のバイア(第2図
の介在物3では下端の左から3番目のバイア接点
に対応)に延び、介在物6のy配線を介して介在
物9へ行き、介在物9で方向を変えられて、x配
線を通つて介在物7へ延びている。なお、第3A
図、第3B図および第3C図は、ECを行なうの
に直接関係する各介在物のxおよびy(EC)層を
目立たせるために簡略化してある。VT,VR,VC
等の他の層は、説明を簡単明瞭にするために省略
してある。上述のように、バイアの穴あけを行な
わないことにより、先在しているが最早不要にな
つた相互接続回路網を除去することができる。
希望する置換(EC)回路網は、第2図、第3
図、および第3C図に示すように、介在物3およ
び7の適当なxおよびy配線に対して接続15お
よび16を形成することにより開設される。介在
物のxおよびy配線は通常第2図に示すように、
行または列に沿つて接続されているので、選択さ
れない方向の接続を遮断するため、介在物上のバ
イアを除去することが必要になる。したがつて、
第3A図、第3B図および第3C図に示すよう
に、介在物3,9および7には追加のバイアは穴
あけされない。追加の接続およびラインの構造
(第3A図および第3C図における15および1
6等)は、この分野で用いられておりまた第1図
の基板3の製造にも用いらる、周知のメタライゼ
ーシヨン形成技術によつて、置換介在物のグリー
ン・シートに付加することができる。
図、および第3C図に示すように、介在物3およ
び7の適当なxおよびy配線に対して接続15お
よび16を形成することにより開設される。介在
物のxおよびy配線は通常第2図に示すように、
行または列に沿つて接続されているので、選択さ
れない方向の接続を遮断するため、介在物上のバ
イアを除去することが必要になる。したがつて、
第3A図、第3B図および第3C図に示すよう
に、介在物3,9および7には追加のバイアは穴
あけされない。追加の接続およびラインの構造
(第3A図および第3C図における15および1
6等)は、この分野で用いられておりまた第1図
の基板3の製造にも用いらる、周知のメタライゼ
ーシヨン形成技術によつて、置換介在物のグリー
ン・シートに付加することができる。
介在物中のバイアからxおよびyのECライン
に接続を行なう際の自由度を高めるため、各介在
物に再分配層を追加するのが好ましい。隣接のラ
インがすでに使用されていれば、再分配層上の短
いジヤンパを用いて、当該バイアを近くの隣接し
ていないxまたはyラインに接続することができ
る。
に接続を行なう際の自由度を高めるため、各介在
物に再分配層を追加するのが好ましい。隣接のラ
インがすでに使用されていれば、再分配層上の短
いジヤンパを用いて、当該バイアを近くの隣接し
ていないxまたはyラインに接続することができ
る。
F 発明の効果
以上述べたように、この発明によれば、フアン
アウト・ラインまたはECパツドのための余分な
モジユール・スペースを必要とせずにECを行な
うことができる。所定のECを行なう場合は、少
数の介在物を交換するだけで、残りのモジユール
の修正を行なう必要はない。モジユールの性能
は、EC置換介在物の存在により悪影響を受ける
ことはない。置換介在物は簡単に、経済的に作成
することが可能で、ECに必要な時間が短縮され
る。
アウト・ラインまたはECパツドのための余分な
モジユール・スペースを必要とせずにECを行な
うことができる。所定のECを行なう場合は、少
数の介在物を交換するだけで、残りのモジユール
の修正を行なう必要はない。モジユールの性能
は、EC置換介在物の存在により悪影響を受ける
ことはない。置換介在物は簡単に、経済的に作成
することが可能で、ECに必要な時間が短縮され
る。
第1図は、この発明による2個の介在物を含
む、モジユールの断面図、第2図は、配線の変更
(EC)を示す、介在物のマトリツクスの平面図、
第3A図、第3B図および第3C図は、第2図に
示すECの実施に関連する3個の介在物の概略断
面図である。
む、モジユールの断面図、第2図は、配線の変更
(EC)を示す、介在物のマトリツクスの平面図、
第3A図、第3B図および第3C図は、第2図に
示すECの実施に関連する3個の介在物の概略断
面図である。
Claims (1)
- 【特許請求の範囲】 1 (a) 複数のチツプと、 (b) 配線層を含む基板と、 (c) 各上記チツプと上記基板との間に配置され、
上面に上記チツプを有し下面において上記基板
に取付けられており、上記チツプと上記基板と
を接続するための導電性バイア及び複数の内部
配線面を有する介在物と、 (d) 複数の上記介在物の選択された上記導電性バ
イアと選択された上記内部配線面とを接続する
ための手段と、 を有し、複数の上記チツプは上記選択された導電
性バイア、上記選択された内部配線面及び上記基
板の配線層を含む配線経路で相互接続されてお
り、上記介在物を、上記導電性バイアと上記内部
配線面との間の接続を変更した他の介在物で置換
することにより上記チツプ相互間の接続を変更で
きることを特徴とするチツプ接続構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US93148886A | 1986-11-17 | 1986-11-17 | |
US931488 | 1986-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63131560A JPS63131560A (ja) | 1988-06-03 |
JPH0239101B2 true JPH0239101B2 (ja) | 1990-09-04 |
Family
ID=25460858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20199887A Granted JPS63131560A (ja) | 1986-11-17 | 1987-08-14 | チップ接続構造体 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0268111A3 (ja) |
JP (1) | JPS63131560A (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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