JPH03225697A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03225697A JPH03225697A JP2021324A JP2132490A JPH03225697A JP H03225697 A JPH03225697 A JP H03225697A JP 2021324 A JP2021324 A JP 2021324A JP 2132490 A JP2132490 A JP 2132490A JP H03225697 A JPH03225697 A JP H03225697A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 3
- 239000002184 metal Substances 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 230000008054 signal transmission Effects 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
=j業上の利用分野〕・
本発明は半導体集積回路に関し、特に信号配線のレイア
ウト構成に関する。
ウト構成に関する。
二従来の技術〕
従来のこの種の半導体集積回路の信号配線と電・原或い
は接地配線とは、例えは第2図に示すように、複数の信
号線22がある配線幅(1,0μm)と配線間隔(3,
0μm)とをもって互いにまとめて配置され、電源線2
1.接地線23は、上下の別の場所に一本の配線(幅3
071m)として配置されていた。例えば、メモリ半導
体装置などては、この様な構造が数mmないし十数mm
にわたって延涜と存在するものもある。
は接地配線とは、例えは第2図に示すように、複数の信
号線22がある配線幅(1,0μm)と配線間隔(3,
0μm)とをもって互いにまとめて配置され、電源線2
1.接地線23は、上下の別の場所に一本の配線(幅3
071m)として配置されていた。例えば、メモリ半導
体装置などては、この様な構造が数mmないし十数mm
にわたって延涜と存在するものもある。
前述した従来の信号配線の配置では、信号線同士が互い
に隣接して配置されているため、相互の配線間には、配
線間隔と並走距離とによって決まる容量が生じる。信号
線単体での信号伝達速度は、信号線自体の抵抗値と基板
に対する容量との積により定まる時定数によって決まる
が、複数の信号線が隣接して配置されている場合は、更
に前述した配線間相互容量による影響が加算される。近
年、半導体集積回路の高密度化に伴ない、配線間隔が減
少する傾向があるの七同時に、回路の大規模化により、
チップサイズが増大し、信号配線長が長くなっており、
以前にも増1−1て配線間相互容量は大きくなっている
。配線間相互容量は、二つの信号が同相の場合は影響を
及ぼさないが、互いに逆相信号の場合は、信号伝達時間
の遅延を生じさせる。前述した従来の信号線の配置では
、配線間相互容量を減少させるには、配線間隔を大きく
するしかないが、同時にチップサイズも大きくなってし
まうという欠点がある。
に隣接して配置されているため、相互の配線間には、配
線間隔と並走距離とによって決まる容量が生じる。信号
線単体での信号伝達速度は、信号線自体の抵抗値と基板
に対する容量との積により定まる時定数によって決まる
が、複数の信号線が隣接して配置されている場合は、更
に前述した配線間相互容量による影響が加算される。近
年、半導体集積回路の高密度化に伴ない、配線間隔が減
少する傾向があるの七同時に、回路の大規模化により、
チップサイズが増大し、信号配線長が長くなっており、
以前にも増1−1て配線間相互容量は大きくなっている
。配線間相互容量は、二つの信号が同相の場合は影響を
及ぼさないが、互いに逆相信号の場合は、信号伝達時間
の遅延を生じさせる。前述した従来の信号線の配置では
、配線間相互容量を減少させるには、配線間隔を大きく
するしかないが、同時にチップサイズも大きくなってし
まうという欠点がある。
本発明の目的は、配線間隔を小さくしても、配線間相互
容量による影響がないようにした半導体集積回路を提供
することにある。
容量による影響がないようにした半導体集積回路を提供
することにある。
本発明の構成は、複数の信号線と、電源線と、接地線と
が、同一半導体基板上に、金属層で形成されている半導
体集積回路において、前記複数の信号線のうち、互いに
逆相信号の電圧を印加する信号線間には、前記電源線ま
たは接地線が介在していることを特徴とする。
が、同一半導体基板上に、金属層で形成されている半導
体集積回路において、前記複数の信号線のうち、互いに
逆相信号の電圧を印加する信号線間には、前記電源線ま
たは接地線が介在していることを特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の半導体集積回路の配線を示
す模式図である。第1図において、本実施例の半導体集
積回路は、8分割されたメモリセルアレイ4とS各メモ
リセルアレイ4に対応して設けられたセンス増幅器5と
、I10バッファ6と、外部入出力ピン3と、センス増
幅器5と工10バッファ6とを接続する8本のデータ読
出し線lと、これらデータ読出線1間にそれぞれ介在す
る接地線2とを含み、構成される。
す模式図である。第1図において、本実施例の半導体集
積回路は、8分割されたメモリセルアレイ4とS各メモ
リセルアレイ4に対応して設けられたセンス増幅器5と
、I10バッファ6と、外部入出力ピン3と、センス増
幅器5と工10バッファ6とを接続する8本のデータ読
出し線lと、これらデータ読出線1間にそれぞれ介在す
る接地線2とを含み、構成される。
第1図において、本実施例は、8ヒツト系メモリのデー
タ読み出し線に応用した例であり、8本のデータ読み出
し線1は、8本に分割された接地線2と交互に配置され
ている。あるアドレスが選択され、読出し動作が行なわ
れると、メモリセルアレイ4のセルから読み出されたデ
ータはセンス増幅器(アンプ)5によって増幅され、デ
ータ読出し線1に伝えられる。更に、このデータ読出し
線1を通って、I10バッファの出力バッファに伝達さ
れ、外部ビン3に出力される。読み出されるデータが、
隣接するデータ読出し線1同士で逆相の場合を考えると
、従来の配線配置では隣接するデータ続出し線のアルミ
ニウム間隔が小さく、線間相互容量による信号伝達遅延
が顕著であったのに対し、本実施例では各データ読出し
線1間に接地線2が設けられており、データ読出し線間
隔は従来の概ね数倍になっている。このため、従来逆相
データの伝達遅延の原因となっていた線間相互容量は大
幅に減少し、読み出し時間の短縮が可能となる。
タ読み出し線に応用した例であり、8本のデータ読み出
し線1は、8本に分割された接地線2と交互に配置され
ている。あるアドレスが選択され、読出し動作が行なわ
れると、メモリセルアレイ4のセルから読み出されたデ
ータはセンス増幅器(アンプ)5によって増幅され、デ
ータ読出し線1に伝えられる。更に、このデータ読出し
線1を通って、I10バッファの出力バッファに伝達さ
れ、外部ビン3に出力される。読み出されるデータが、
隣接するデータ読出し線1同士で逆相の場合を考えると
、従来の配線配置では隣接するデータ続出し線のアルミ
ニウム間隔が小さく、線間相互容量による信号伝達遅延
が顕著であったのに対し、本実施例では各データ読出し
線1間に接地線2が設けられており、データ読出し線間
隔は従来の概ね数倍になっている。このため、従来逆相
データの伝達遅延の原因となっていた線間相互容量は大
幅に減少し、読み出し時間の短縮が可能となる。
第3図において、第1図のデータ読出し線1゜接地線2
の平面図が示されている。第3図において、信号線31
,32.−33.34の間の12μm@に10μm幅の
電源線35,36.37が介在しており、信号線34の
一方には、30μm幅の接地線38が設けられている。
の平面図が示されている。第3図において、信号線31
,32.−33.34の間の12μm@に10μm幅の
電源線35,36.37が介在しており、信号線34の
一方には、30μm幅の接地線38が設けられている。
本実施例は、意図的に電源線或いは接地線を分割し、逆
相となる可能性のある信号線の間に配置する。
相となる可能性のある信号線の間に配置する。
第4図は本発明の他の実施例の半導体集積回路のレイア
ウトを示す模式図である。第4図において、本実施例は
、2分割されたメモリセルアレイ43と、電源電位VC
C端子44と、接地(GND)端子44′と、行テコー
タ45と、3本のアドレス信号線42と、3個のバッフ
ァ47と、3個のアドレス入力端子46とを含み、構成
される。
ウトを示す模式図である。第4図において、本実施例は
、2分割されたメモリセルアレイ43と、電源電位VC
C端子44と、接地(GND)端子44′と、行テコー
タ45と、3本のアドレス信号線42と、3個のバッフ
ァ47と、3個のアドレス入力端子46とを含み、構成
される。
ここで、メモリセルアレイ43間には、接地端子44′
から伸びる接地線が設けられ、アドレス信号線42間に
は、電源端子44から伸びる電源線41が介在している
。本実施例は、メモリ半導体装置のアドレス信号線を適
用した例である。アドレス信号もデータ信号と同様に、
個々の信号の位相は独立でランダムであり、第4図に示
す様に、半導体チップの長辺方向に数mmないし十数m
mにわたって並走して延在する場合がしばしはあり、本
実施例も、同様にアドレスアクセス時間の短縮が可能と
なる。
から伸びる接地線が設けられ、アドレス信号線42間に
は、電源端子44から伸びる電源線41が介在している
。本実施例は、メモリ半導体装置のアドレス信号線を適
用した例である。アドレス信号もデータ信号と同様に、
個々の信号の位相は独立でランダムであり、第4図に示
す様に、半導体チップの長辺方向に数mmないし十数m
mにわたって並走して延在する場合がしばしはあり、本
実施例も、同様にアドレスアクセス時間の短縮が可能と
なる。
前述した実施例によれば、配線の占める面積についても
、単純に信号線間隔を広げる場合と比較すれば、空いた
信号線間に電源或いは接地線を配置するため、スペース
を有効に利用できる。電源或いは接地線は従来から信号
線の数倍ないし数十倍の幅をもって設けられており、数
本ないし数十本程度までなら、余分な電源或いは接地線
幅をもたせることなく、信号線間に配置することが可能
である。例えば、第2図及び第3図に示したように、従
来の配線配置及び本実絶倒による配線配置で説明する。
、単純に信号線間隔を広げる場合と比較すれば、空いた
信号線間に電源或いは接地線を配置するため、スペース
を有効に利用できる。電源或いは接地線は従来から信号
線の数倍ないし数十倍の幅をもって設けられており、数
本ないし数十本程度までなら、余分な電源或いは接地線
幅をもたせることなく、信号線間に配置することが可能
である。例えば、第2図及び第3図に示したように、従
来の配線配置及び本実絶倒による配線配置で説明する。
第2図において、信号線は1μmの間隔で4本並べて配
置されており、幅30μmの電源線及び接地線と合わせ
た総配線領域幅は77μmになっている。これと同じ配
線条件で、本発明の配置を適用すると、第3図に示すよ
うに、信号線間に電源線が入ることにより、信号線間隔
は12μmと、従来例の12倍になるのに対し、総配線
領域幅は79μmとわずか2μmしか増加しない。従来
の配置よりも2μm増加するとしても、信号線間隔は1
.5μmにすることしかできない。
置されており、幅30μmの電源線及び接地線と合わせ
た総配線領域幅は77μmになっている。これと同じ配
線条件で、本発明の配置を適用すると、第3図に示すよ
うに、信号線間に電源線が入ることにより、信号線間隔
は12μmと、従来例の12倍になるのに対し、総配線
領域幅は79μmとわずか2μmしか増加しない。従来
の配置よりも2μm増加するとしても、信号線間隔は1
.5μmにすることしかできない。
このように、本発明によれば、比較的配線面積を増加さ
せることなく逆相信号線間隔をひろげ、信号線間相互容
量を減することにより、信号伝達速度を上げることがで
きる。
せることなく逆相信号線間隔をひろげ、信号線間相互容
量を減することにより、信号伝達速度を上げることがで
きる。
以上説明したように、本発明は、電源或いは接地配線を
分割して信号配線の間に配置することによって、電源或
いは接地配線を挟んで隣接する信号配線の間隔を離すこ
とになり、相互容量を小さくでき、−勇断たに電源或い
は接地配線との間に配線間相互容量が生じるが、電源或
いは接地配線の電位は固定であるので、逆相の信号の場
合に比べると伝達速度の遅れは小さく抑えられるという
効果がある。
分割して信号配線の間に配置することによって、電源或
いは接地配線を挟んで隣接する信号配線の間隔を離すこ
とになり、相互容量を小さくでき、−勇断たに電源或い
は接地配線との間に配線間相互容量が生じるが、電源或
いは接地配線の電位は固定であるので、逆相の信号の場
合に比べると伝達速度の遅れは小さく抑えられるという
効果がある。
第1図は本発明の一実施例の半導体集積回路を示す模式
図、第2図は従来の配線配置の一例を示す平面図、第3
図は本発明による配線配置の一例を示す平面図、第4図
は本発明の他の実施例の模式図である。 ■・・・・・・テータ読出し線、2・・・・・・接地線
、3外部入出力ピン、4・・・・・・メモリセルアレイ
、5・・・・・センス増幅器、6・・・・・・I10バ
ッファ、21゜35.36.37・・・・・・電源線、
22,31゜32.33.34・・・・・・信号線、2
3.38・・・・・接地線、 ■ ・・・・・電源線、 ・・・・・アドレス信号線。
図、第2図は従来の配線配置の一例を示す平面図、第3
図は本発明による配線配置の一例を示す平面図、第4図
は本発明の他の実施例の模式図である。 ■・・・・・・テータ読出し線、2・・・・・・接地線
、3外部入出力ピン、4・・・・・・メモリセルアレイ
、5・・・・・センス増幅器、6・・・・・・I10バ
ッファ、21゜35.36.37・・・・・・電源線、
22,31゜32.33.34・・・・・・信号線、2
3.38・・・・・接地線、 ■ ・・・・・電源線、 ・・・・・アドレス信号線。
Claims (1)
- 複数の信号線と、電源線と、接地線とが、同一半導体基
板上に、金属層で形成されている半導体集積回路におい
て、前記複数の信号線のうち、互いに逆相信号の電圧を
印加する信号線間には、前記電源線または接地線が介在
していることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021324A JPH03225697A (ja) | 1990-01-30 | 1990-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021324A JPH03225697A (ja) | 1990-01-30 | 1990-01-30 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03225697A true JPH03225697A (ja) | 1991-10-04 |
Family
ID=12051969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021324A Pending JPH03225697A (ja) | 1990-01-30 | 1990-01-30 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03225697A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0637083A1 (en) * | 1993-07-30 | 1995-02-01 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
US5763944A (en) * | 1994-08-01 | 1998-06-09 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
-
1990
- 1990-01-30 JP JP2021324A patent/JPH03225697A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0637083A1 (en) * | 1993-07-30 | 1995-02-01 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
US5583374A (en) * | 1993-07-30 | 1996-12-10 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
US5763944A (en) * | 1994-08-01 | 1998-06-09 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
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