JP2009239256A - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
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stacked
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Kimihito Kuwabara
公仁 桑原
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Panasonic Corp
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Abstract

【課題】封止樹脂の収縮による半導体チップの撓みを緩和することによって、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を実現可能する半導体装置とその製造方法を提供する。
【解決手段】多段に積層された半導体チップは、主表面と背面とを貫通させる少なくとも１つ以上の貫通ビアと、主表面に形成された回路素子面と、回路素子面に少なくとも１つ以上配置されたパッドと、パッド上に形成されたバンプと、背面上に配置され、上段に積層される半導体チップのバンプと接合するためのビアパッドとを備え、当該半導体チップのバンプと、上段に積層される半導体チップのバンプとは、鉛直方向における位置が一致しないことを特徴とする。
【選択図】図３

Description

本発明は、半導体装置に関し、とりわけ、複数の半導体チップを３次元に積層したパッケージ構造とする半導体装置及びその製造方法に関する。
近年の電子機器（携帯電話など）の薄型・小型・軽量化を図るため、半導体装置のパッケージは、周辺リードタイプパッケージからＢＧＡ（ボールグリッドアレイ）タイプパッケージへ、さらに、チップサイズパッケージ（ＣＳＰ）へと変遷している。ＣＳＰ技術とは、パッケージの面積がウェハから切り出したチップ個片と同程度である半導体パッケージ（半導体装置）を提供するものである。また、更なる薄型・小型・軽量な半導体パッケージとして、電子機器への実装時の取り扱いが不便であるベアチップに代わって、ウェハレベルチップサイズパッケージ（ＷＬＣＳＰ）が提案され、現在、実用化されている。これは、ウェハの状態において、一括して再配線及び樹脂封止を行った後、個々の半導体チップに分離する技術である。
また、電子回路の信号高速化・大規模化への要求を満たすため、ＳｉＰ（システム・イン・パッケージ）の研究開発が盛んに行われている。その代表的なものとして、１つのパッケージ内に複数の半導体チップを積層搭載するものがある。例えば、多数の半導体チップを積み重ねてチップ間を電気的に接続することによって、高密度な半導体チップを実装する３次元積層型半導体装置が、特許文献１に開示されている。以下、従来技術における半導体装置について、図面を参照しながら説明する。
図２８は、従来技術における半導体装置１０００の断面図である。図２８において、半導体装置１０００は、インターポーザ基板１上に第１〜第４の半導体チップ１１〜１４を積層したパッケージ形態である。第１〜第４の半導体チップ１１〜１４は、インターポーザ基板１に近い下段から順番に番号付けしたものである。
インターポーザ基板１には、鍍金や銅箔からのエッチング等によって、インターポーザ基板１の上面（第１の半導体チップ１１側である面）に基板ランド２が配置され、インターポーザ基板１の下面（第１の半導体チップ１１側でない面）に半田付けランド３が配置されている。基板ランド２と半田付けランド３とは、インターポーザ基板１の内部に形成されるビアや配線等の導体で電気的に接続されている。半導体装置１０００を電子機器の回路基板に接続する場合には、半田付けランド３における半田ボール４によって実装される。
さらに、図２９は、図２８に示した半導体装置１０００における各半導体チップの接続部分１１００の拡大図である。第１〜第４の半導体チップ１１〜１４の主表面（インターポーザ基板１側である面）には、それぞれ第１〜第４の回路素子面２１〜２４が形成されている。さらに、第１〜第３の半導体チップ１１〜１３においては、各半導体チップの主表面と主表面に背反する背面（インターポーザ基板１側でない面）とを導通させるために、それぞれ第１〜第３の貫通ビア３１〜３３が、１箇所以上、形成されている。図２８では、それぞれ６箇所の第１〜第３の貫通ビア３１〜３３が形成されている。各半導体チップに形成される第１〜第３の貫通ビア３１〜３３は、各半導体チップにおいて同一の位置に形成される。それぞれ第１〜第３の貫通ビア３１〜３３が形成された位置において、第１〜第４の回路素子面２１〜２４には、それぞれ第１〜第４の電極パッド４１〜４４が配置され、第１〜第３の半導体チップ１１〜１３の背面には、それぞれ第１〜第３のビアパッド６１〜６３が配置されている。
ここで、第１〜第３の半導体チップ１１〜１３の背面には電気配線がなされており、それぞれ第１〜第３のビアパッド６１〜６３は端子部位となっている。さらに、第１〜第４の電極パッド４１〜４４に第１〜第４の半導体チップ１１〜１４の突起電極として、それぞれ第１〜第４のバンプ５１〜５４が形成されている。第１〜第４のバンプ５１〜５４は、第１〜第４の半導体チップ１１〜１４の回路素子を当該半導体チップ外部に電気的接続する電極端子となっている。
このように、第１の半導体チップ１１は、第１のバンプ５１をインターポーザ基板１の基板ランド２に接合することによって、インターポーザ基板１に電気的に接続される。同様に、第２の半導体チップ１２は、第２のバンプ５２を第１の半導体チップ１１の第１のビアパッド６１に接合することによって、第１の半導体チップ１１に電気的に接続される。同様に、第３の半導体チップ１３は、第３のバンプ５３を第２の半導体チップ１２の第２のビアパッド６２に接合することによって、第２の半導体チップ１２に電気的に接続される。同様に、第４の半導体チップ１４は、第４のバンプ５４を第３の半導体チップ１３の第３のビアパッド６３に接合することによって、第３の半導体チップ１３に電気的に接続される。
なお、具体的な接続手段は、第１〜第４の半導体チップ１１〜１４の主表面の電極である第１〜第４のバンプ５１〜５４と、インターポーザ基板１の基板ランド２、または第１〜第３の半導体チップ１１〜１３の背面の第１〜第３のビアパッド６１〜６３とを、それぞれフリップチップ接続することによって行われる。さらに、フリップチップ接続の信頼性を保つために、インターポーザ基板１及び第１〜第４の半導体チップ１１〜１４の間に、それぞれ第１〜第４の封止樹脂７１〜７４を形成している。第１〜第４の封止樹脂７１〜７４は、第１〜第４のバンプ５１〜５４で接合されたインターポーザ基板１及び第１〜第４の半導体チップ１１〜１４の相互の隙間に注入され、熱などで硬化させることによって、収縮し封止が完了する。以上により、従来技術における半導体装置１０００は、３次元積層構造のパッケージを実現している。
上述したように、半導体チップの接続においては、半田付け部やチップ拡散プロセス層の剥離を抑え、信頼性を向上させるために樹脂封止を行っていたが、その反面、半導体チップの熱膨張係数と封止樹脂の熱膨張係数との差により半導体チップの撓みやクラックが発生する問題が懸念されていた。なお、この問題は、単一の半導体チップのフリップチップ実装では、チップ厚も十分であり、剛性があるために、大きな問題になっていなかったが、３次元積層構造の半導体チップのフリップチップ実装においては、大きな問題となっていた。この問題について、以下に詳しく説明する。
図３０は、単一の半導体チップで構成される半導体装置１２００において、半導体チップに撓みが発生している様子を示す図である。半導体装置１２００は、インターポーザ基板１上に、半導体チップ１１がフリップチップ接続されている構成である。半導体装置１２００は、図２８に示した半導体装置１０００のうち、インターポーザ基板１と第１の半導体チップ１１とから構成されるものである。従って、半導体装置１２００の構成については、図２８及び図２９で示した同様の参照符号を付して、詳細な説明は省略する。
インターポーザ基板１と半導体チップ１１とのフリップチップ接続の信頼性を保つために、インターポーザ基板１と半導体チップ１１と間に封止樹脂７１が注入されている。封止樹脂７１は、その硬化収縮力により、積層された半導体チップ１１を、インターポーザ基板１に近づけようと常に引っ張っている。この働きにより、バンプ５１におけるインターポーザ基板１と半導体チップ１１との接合部が、開いてしまうのを防止する効果が得られる。しかし、その反面、Ａｕなどの金属でできているバンプ５１を支持点として、隣り合う他のバンプ５１との間において、半導体チップ１１が撓んでしまう（図３０に示す反り変位）。
次に、半導体チップが多段構成される半導体装置について説明する。図３１は、半導体チップが多段構成される半導体装置１３００において、半導体チップに撓みが発生している様子を示す図である。半導体装置１３００は、図３０で示した半導体装置１２００の半導体チップ１１上に、半導体チップ１１と同様の構成である第２の半導体チップ１２が、さらにフリップチップ接続されている構成である。半導体装置１３００は、図２８に示した半導体装置１０００のうち、インターポーザ基板１と、第１の半導体チップ１１と、第２の半導体チップ１２とから構成されるものである。従って、半導体装置１３００の構成については、図２８及び図２９で示した同様の参照符号を付して、詳細な説明は省略する。
第１の封止樹脂７１は、その硬化収縮力により、積層された第１の半導体チップ１１を、インターポーザ基板１に近づけようと常に引っ張っており、さらに、第２の封止樹脂７２は、積層された第２の半導体チップ１２を、第１の半導体チップ１１に近づけようと常に引っ張っている。図３１に示すように、半導体装置１３００が２段の半導体チップの構成であるため、第２の半導体チップ１２の撓みは、第１の半導体チップ１１の撓みよりも累積されて大きくなってしまう（図３１に示す反り変位）。なお、ここでは、２段の半導体チップの構成を例に示しているが、半導体チップをさらに多段構成とした場合、上段に配置された半導体チップになればなるほど、撓み変形が大きくなる。これは、図２８に示した従来の半導体装置１０００は、各層の半導体チップにおいて、同一の位置に貫通ビア、電極パッド、及びバンプを配置する構造であるため、各層における半導体チップの撓み変形は、常に同一箇所で最大となり、半導体チップを積層するに従って、累積されるためである。
さらに、これに加えて、半導体装置そのものの厚みは、従来の単一の半導体チップで構成されていた半導体装置と同じレベルの薄さ（取り付け高さ）とする要求があるため、多段構成される半導体チップは、薄化されている。上述したような従来技術においては、パッケージング後ならびに半田付け実装後、半導体装置の厚みを低減できることから、ウェハ又は半導体チップの薄化加工が行われる。従って、従来、３００〜４００μｍであった半導体チップの厚みは、近年では、積層型の半導体チップで１５０μｍ以下であり、さらに、数十μｍまで薄化されてきている。このような半導体チップの薄型化技術によって、半導体チップの厚みを１００〜２００μｍ以下としてしまうと、金属以上の弾性率１３０〜１８０ＧＰａを有するシリコンチップであっても、その全体の剛性が弱くなってしまう。
このように、半導体チップの多段構成である半導体装置において、半導体チップの撓みが大きくなることによって、バンプ電極の根元に応力が集中し、さらに半導体チップの薄化により、その全体の剛性が弱くなれば、半導体装置の破壊に至らないまでも、半導体チップにクラックを発生させ、または半導体チップの回路素子面に形成されたトランジスタ等に影響を及ぼし、その特性が変動する危険性もある。
このような半導体チップの撓みを防止するために、例えば、半導体チップの撓みの大きい箇所において、各層に積層された半導体チップ間に、支持球として樹脂ボールを配置する構造が、特許文献２に開示されている。図３２は、半導体チップの撓みの大きい箇所に樹脂ボールを配置した半導体装置１４００を示す図である。図３２において、半導体装置１４００は、第１の半導体チップ１１と第２の半導体チップ１２との間に樹脂ボールを配置することによって、図３１に示した半導体装置１３００における第２の半導体チップ１２に発生していた撓みは緩和されている。従って、図３１に示した半導体装置１３００における第２の半導体チップ１２のバンプ電極の根元に集中していた応力も緩和され、半導体チップのクラック発生を防止でき、さらに回路素子面に形成されたトランジスタ等の特性に変動を及ぼす危険性も低減される。
特許第３９１７４８４号公報 特開２００４−２８１８８０号公報
しかしながら、上述したように封止樹脂の収縮による半導体チップの撓みを緩和するために、各層の半導体チップ間に支持球である樹脂ボールを設けた場合、バンプ電極間の狭ピッチ化に制約が生じ、バンプ数を多くできないという問題がある。また、樹脂ボールを設けることによって、封止樹脂の充填性が阻害され、各層の半導体チップおける接合部の信頼性が低下するという問題もある。
それ故に、本発明の目的は、封止樹脂の収縮による半導体チップの撓みを緩和することによって、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を実現可能とし、さらに、封止樹脂の高品質な充填によって、各層の半導体チップおける接合部の高信頼性を備えた半導体装置とその製造方法を提供することである。
上記目的を達成させるために、本発明の半導体装置は、バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置であって、第ｉ（ｉ：１〜ｎ−１の整数）段目に積層された半導体チップは、第ｉ段目に積層された半導体チップ自身の主表面と、主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアと、主表面に形成された回路素子面と、回路素子面に少なくとも１つ以上配置されたパッドと、パッド上に形成されたバンプと、背面に配置され、第（ｉ＋１）段目に積層される半導体チップのバンプと接合するためのビアパッドとを備え、第ｎ段目に積層された半導体チップは、第ｎ段目に積層された半導体チップ自身の主表面に形成された回路素子面と、回路素子面に少なくとも１つ以上配置されたパッドと、パッド上に形成されたバンプとを備え、第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする。
好ましいバンプは、半導体チップの主表面に配置され、第（ｉ＋１）段目に積層された半導体チップのバンプと、貫通ビアと、第ｉ段目に積層された半導体チップのバンプのいずれかとは、電気的に接続されることを特徴とする。
さらに、好ましいバンプは、半導体チップの主表面全体に等間隔に行列配置され、第（ｉ＋１）段目に積層された半導体チップの複数のバンプは、少なくとも、第ｉ段目に積層された半導体チップの複数のバンプのいずれか４つのバンプを頂点として構成される複数の最小四角形のそれぞれの重心の鉛直上方に、配置されることを特徴とする。さらに、各半導体チップに配列されるバンプの数は、同一であることが好ましい。
または、好ましいバンプは、半導体チップの周囲４辺のうち、向かい合う２辺のみに配列されることを特徴とする。
または、好ましいバンプは、半導体チップの周囲４辺のうち、４辺すべてに配列されることを特徴とする。
好ましいバンプは、金属で形成されることを特徴とする。
さらに、好ましいバンプは、半田ボールであることを特徴とするか、または金電極であることを特徴とする。
好ましい半導体チップの厚みは、０．０１〜０．１５ｍｍであることを特徴とする。
好ましいバンプは、回路素子面において、貫通ビアが形成された位置に配置されることを特徴とする。
また、好ましいバンプは、回路素子面において、貫通ビアが形成された位置から離れた位置に配置されることを特徴とする。
好ましいバンプの周囲は、封止樹脂とは異なる樹脂層で覆われることを特徴とする。
さらに、好ましいバンプの周囲を覆う樹脂層は、封止樹脂よりも硬化収縮率が小さいことを特徴とする。
また、好ましいバンプの周囲を覆う樹脂層は、封止樹脂よりも熱膨張率が小さいことを特徴とする。
好ましくは、本発明の半導体装置は、ｎ段に積層された半導体チップのさらに下段に、外部電源端子が設けられたインターポーザ基板を備え、第１段目の半導体チップのバンプは、インターポーザ基板上の基板ランドに接合されることを特徴とする。
さらに、インターポーザ基板上に積層される半導体チップのうち、少なくとも１つの半導体チップは、導電性のワイヤによって、インターポーザ基板へ接続されるか、または第ｎ段目の半導体チップは、導電性のワイヤによって、インターポーザ基板へ接続されることが好ましい。
上記目的を達成させるために、本発明の半導体装置の製造方法における第１の局面は、バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置の製造方法であって、ｉ（ｉ：１〜ｎ−１の整数）段の半導体チップを第１段目から順に積層する工程と、第ｎ段目の半導体チップを積層する工程とを備え、第ｉ段目の半導体チップを積層する工程は、第ｉ段目の半導体チップ自身の主表面と、主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアを形成する工程と、主表面に回路素子面を形成する工程と、回路素子面に少なくとも１つ以上のパッドを配置する工程と、パッド上に、バンプを形成する工程と、第ｉ段目の半導体チップ自身の背面に、第ｉ段目の半導体チップの上段に積層される半導体チップのバンプと接合するためのビアパッドを配置する工程と、第ｉ段目の半導体チップを、半導体チップが（ｉ−１）段に積層されている半導体装置に積層する工程と、積層された第ｉ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、さらに第ｎ段目の半導体チップを積層する工程は、第ｎ段目の半導体チップ自身の主表面に回路素子面を形成する工程と、回路素子面に少なくとも１つ以上のパッドを配置する工程と、パッド上に、バンプを形成する工程と、第ｎ段目の半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に積層する工程と、積層された第ｎ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする。
上記目的を達成させるために、本発明の半導体装置の製造方法における第２の局面は、バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置の製造方法であって、ｉ（ｉ：１〜ｎ−１の整数）段の半導体チップを第１段目から順に積層する工程と、第ｎ段目の半導体チップを積層する工程とを備え、第ｉ段目の半導体チップを積層する工程は、第ｉ段目の半導体チップ自身の主表面と、主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアを形成する工程と、主表面に回路素子面を形成する工程と、回路素子面に少なくとも１つ以上のパッドを配置する工程と、背面にビアパッドを配置する工程と、第ｉ段目の半導体チップを、半導体チップが（ｉ−１）段に積層されている半導体装置に積層する工程と、積層された第ｉ段目の半導体チップの接合部分を封止樹脂で埋める工程と、第ｉ段目の半導体チップの回路素子面に形成されたビアパッド上に、第（ｉ＋１）段目に積層される半導体チップがバンプを形成する工程と、第ｉ段目の半導体チップ自身の上段に積層される半導体チップのバンプと接合するためのビアパッドを配置する工程とを含み、さらに第ｎ段目の半導体チップを積層する工程は、第ｎ段目の半導体チップ自身の主表面に回路素子面を形成する工程と、回路素子面に少なくとも１つ以上のパッドを配置する工程と、第ｎ段目の半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に積層する工程と、積層された第ｎ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする。
好ましくは、第ｉ段目の半導体チップを、半導体チップが（ｉ−１）段に積層されている半導体装置に実装する工程、及び第ｎ段目に積層される半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に実装する工程は、バンプの周囲に樹脂層を設ける工程を含むことを特徴とする。
さらに、バンプの周囲に樹脂層を設ける工程は、樹脂層へバンプを押し付ける転写法であるか、またはスクリーン印刷法であることが好ましい。
上述のように、本発明の半導体装置によれば、封止樹脂の収縮による半導体チップの撓みを緩和することによって、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を有し、さらに、封止樹脂の高品質な充填によって、各層の半導体チップおける接合部の高信頼性を実現することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、基本的な構成については、図２８及び図２９に示した従来技術における半導体装置１０００と同様である。本発明の第１の実施形態に係る半導体装置と、従来技術における半導体装置１０００との相違点は、貫通ビア、電極パッド、及びバンプの配置位置である。従来技術における半導体装置１０００は、各層の半導体チップにおいて、貫通ビア、電極パッド、及びバンプを同一の位置に配置する構造であった。一方、本発明の第１の実施形態に係る半導体装置は、貫通ビア、電極パッド、及びバンプの配置位置が、各層の半導体チップ毎に、それぞれ異なる。以下に、本発明の第１の実施形態に係る半導体装置の具体的な構成について説明する。なお、図２８及び図２９等を用いて説明した従来技術における半導体装置１０００と同様の構成要素については、同様の参照符号を付して、説明を省略する。
（実施例１）
図１は、本発明の第１の実施形態に係る半導体装置１００を示す図である。図１において、半導体装置１００は、インターポーザ基板１上に、第１の半導体チップ１１及び第２の半導体チップ１２がフリップチップ接続されている２段構成の半導体装置である。図１において、半導体装置１００の基本的な構成は、図２８に示した従来技術における半導体装置１０００のうち、インターポーザ基板１と、第１の半導体チップ１１と、第２の半導体チップ１２とから構成されるものと同様である。第１の半導体チップ１１において、主表面と背面とを導通させるために第１の貫通ビア３１が形成されている。第１の回路素子面２１において、第１の貫通ビア３１が形成された位置に、第１の電極パッド４１が配置され、さらに、第１のバンプ５１が形成されている。しかし、図２８に示した半導体装置１０００のように、第１の半導体チップ１１の背面において、第１の貫通ビア３１が形成された位置に第２のバンプ５２が配置されていない。第１の半導体チップ１１と第２の半導体チップ１２との間において、第２のバンプ５２が配置される位置は、隣接する第１のバンプ５１同士の中間位置の鉛直上方である。つまり、第１の半導体チップ１１において、第１の電極パッド４１は第１の電極パッド配列を形成し、第２の半導体チップ１２において、第２の電極パッド４２は、第１の電極パッド４１が配置されている中間位置に配置され、第１の電極パッド配列とは異なる第２の電極パッド配列を形成する。
さらに、図２８及び図２９に示した半導体装置１０００の第１の半導体チップ１１の背面において、第１の貫通ビア３１が形成された位置に第２のバンプ５２が配置されていたため、第１のビアパッド６１の大きさは、第２のバンプ５２の大きさ程度であった。しかし、本実施形態に係る半導体装置１００では、第２のバンプ５２が配置されている位置が、第１の貫通ビア３１が形成されている位置から離れているため、第１のビアパッド６１の大きさは、第１の貫通ビア３１の形成位置から第２のバンプ５２が配置されている位置までの範囲に亘る大きさである。第２の半導体チップ１２は、第２のバンプ５２を第１の半導体チップ１１の第１のビアパッド６１に接合することによって、第１の半導体チップ１１に電気的に接続されることとなる。
図２は、図１に示した半導体装置１００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図である。第１の半導体チップ１１と第２の半導体チップ１２との間における第２のバンプ５２の配置位置は、インターポーザ基板１と第１の半導体チップ１１との間に配置された隣接する第１のバンプ５１同士の中間位置の鉛直上方である。
このように、本実施形態に係る半導体装置１００は、図３１に示した第２の半導体チップ１２の撓み変形が最大となっていた位置に、第２のバンプ５２を配置することによって、第２の半導体チップ１２の撓み変形を防止している。また、本実施形態に係る半導体装置１００は、半導体チップの撓み変形を防止する目的で図３２に示したような樹脂ボールを配置する必要がない。
（実施例２）
実施例１においては、積層される半導体チップが２段である半導体装置１００について説明したが、本実施例においては、積層される半導体チップが４段である半導体装置について説明する。図３は、本発明の第１の実施形態に係る半導体装置１０１を示す図である。図３において、半導体装置１０１の基本的な構成は、図２８に示した従来技術における半導体装置１０００と同様であり、インターポーザ基板１及び第１〜第４の半導体チップ１１〜１４が、それぞれフリップチップ接続されている４段構成である。ここで、半導体装置１０１において、各層の半導体チップにおける貫通ビア、電極パッド、及びバンプの配置位置は、図１及び図２で説明した半導体装置１００と同様の配置位置となっている。つまり、半導体装置１０１は、図１及び図２で示した半導体装置１００における第２の半導体チップ１２の上に、さらに、第１及び第２の半導体チップ１１、１２と同様のフリップフロップ接続構成を備える、第３及び第４の半導体チップ１３、１４が積層されている構成である。
半導体装置１０１の第１〜第４の半導体チップ１１〜１４における第１〜第４の電極パッド４１〜４４の配列について、さらに説明する。第１の半導体チップ１１及び第３の半導体チップ１３において、それぞれ第１の電極パッド４１及び第３の電極パッド４３は、第１の電極パッド配列を形成する。第２の半導体チップ１２及び第４の半導体チップ１４において、それぞれ第２の電極パッド４２及び第４の電極パッド４４は、第１の電極パッド４１及び第３の電極パッド４３が配置されている中間位置に配置され、第１の電極パッド配列とは異なる第２の電極パッド配列を形成する。つまり、第１〜第４の半導体チップ１１〜１４は、第１及び第２の電極パッド配列を交互に形成している。
このように、半導体装置１０１の第１〜第４の半導体チップ１１〜１４は、第１及び第２の電極パッド配列を交互に形成することによって、各層における半導体チップの撓み変形の最大位置は、すべてが同一位置とならない。さらに、多段に積層された各半導体チップにおいて、その撓み変形の累積も低減される。従って、半導体装置１０１は、図２８及び図２９に示した半導体装置１０００のすべての電極パッド配列を同一とするよりも、各層の半導体チップの撓みを抑えることができる。
なお、本実施例では、各半導体チップの電極パッドの配列について、第１の半導体チップ１１と第３の半導体チップ１３とを同一にし、第２の半導体チップ１２と第４の半導体チップ１４とを同一にしたが、第１〜第４の半導体チップ１１〜１４のすべてにおいて、電極パッドの配列を異なる配列にしても構わない。
（実施例３）
本実施例では、再配線タイプの半導体装置について説明する。２００ピン以下の小型パッケージでは、ウェハ・レベル・チップサイズ・パッケージのように超小型パッケージ構造を実現するため、半導体装置にインターポーザ基板を用いず、再配線構造を形成する。図４は、本発明の第１の実施形態に係る半導体装置１０２を示す図である。半導体装置１０２は、図３に示した半導体装置１０１のインターポーザ基板１の代わりに、シリコン（Ｓｉ）上の電極パッドから再配線９１を配置し、当該位置に銅ポスト９２を立て、さらに、銅ポスト９２の周囲を樹脂９３で封止する。ここまでの工程をウェハ状態で行い、その後、形成されたウェハを切断し、チップ個片化を行うことによって、シリコンチップと全く同サイズのパッケージができる。従って、半導体装置１０２は、図３で示した半導体装置１０１よりも、小型なパッケージにすることができる。
このような再配線タイプの半導体装置１０２においても、上述した半導体装置１０１と同様の効果が得られることは、言うまでもない。
（実施例４）
図５は、本発明の第１の実施形態に係る半導体装置１０３を示す図である。図５において、半導体装置１０３は、図３に示した半導体装置１０１と比べて、各半導体チップの大きさが異なる構成である。このように、第１〜第４の半導体チップ１１〜１４のサイズが異なっていても、同様の効果が得られることは言うまでもない。
以上のように、本発明の第１の実施形態に係る半導体装置１００〜１０３によれば、積層された半導体チップにおいて、第１及び第２の電極パッド配列を交互に形成することによって、封止樹脂の収縮による半導体チップの撓みを緩和することができ、さらに、半導体チップの撓み変形を防止する目的で、樹脂ボールを配置する必要がなくなる。従って、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を備えることができる。
なお、その他の半導体装置の構造としては、一部、ワイヤーボンディングで接続し、半導体チップ全体を樹脂封止したものが考えられる。半導体チップ全体を封止する樹脂封止は、トランスファーモールドのほか、印刷封止法などがある。
（実施例５）
図６は、本発明の第１の実施形態に係る半導体装置１０４を示す図である。半導体装置１０４は、図３で示した半導体装置１０１の最上層である第４の半導体チップ１４も、第４の貫通ビア３４を備え、第４の半導体チップ１４の背面からワイヤ９４でインターポーザ基板１にワイヤーボンディング接続する。このようにワイヤーボンディング接続された半導体チップ全体は、モールド樹脂９５によって樹脂封止されている。
（実施例６）
図７は、本発明の第１の実施形態に係る半導体装置１０５を示す図である。図７において、半導体装置１０５は、図６に示した半導体装置１０４と比べて、最上層の第４の半導体チップ１４でなく、各層の半導体チップ、例えば、３段目の第３の半導体チップ１３から、ワイヤ９４でインターポーザ基板１にワイヤーボンディング接続している。
以上のように、本発明の第１の実施形態に係る半導体装置１０４及び１０５においても、同様の効果が得られることは言うまでもない。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、基本的な構成については、本発明の第１の実施形態に係る半導体装置と同様である。本発明の第２の実施形態に係る半導体装置と本発明の第１の実施形態に係る半導体装置との相違点は、各層の半導体チップにおける貫通ビアの形成位置である。本発明の第１の実施形態に係る半導体装置は、各層の半導体チップの回路素子面において、貫通ビアが形成された位置に電極パッドを配置し、バンプを形成していた。一方、本発明の第２の実施形態に係る半導体装置は、各層の半導体チップに形成された貫通ビアの位置から離れた位置にバンプを備える。以下に、本発明の第２の実施形態に係る半導体装置の具体的な構成について説明する。
（実施例１）
図８は、本発明の第２の実施形態に係る半導体装置２００を示す図である。図８において、半導体装置２００は、インターポーザ基板１上に、第１の半導体チップ１１及び第２の半導体チップ１２がフリップチップ接続されている２段構成の半導体装置である。図８において、半導体装置２００の基本的な構成は、図１に示した本発明の第１の実施形態に係る半導体装置１００と同様である。半導体装置２００は、第１の半導体チップ１１において、第１の貫通ビア３１を形成している。第１の半導体チップ１１の主表面である回路素子面２１において、第１の貫通ビア３１が形成された位置から離れた位置に、第１のバンプ５１が形成されている。第１の半導体チップ１１の背面において、第１の貫通ビアの形成位置に、第１のビアパッド６１を配置し、第２の半導体チップの第２のバンプ５２と接合されている。第１のバンプ５１と第２のバンプ５２との位置関係は、第１の実施形態で述べたように、隣接する第１のバンプ５１同士の中間位置の鉛直上方に、第２のバンプ５２が配置されている関係である。
さらに、本発明の第１の実施形態に係る半導体装置１００では、第１のビアパッド６１の大きさは、第１の半導体チップ１１の背面において、第１の貫通ビア３１の形成位置から第２のバンプ５２が形成されている位置までの範囲に亘る大きさであったが、本実施形態に係る半導体装置２００では、第１の電極パッド４１の大きさが、第１の半導体チップ１１の主表面において、第１の貫通ビア３１の形成位置から第１のバンプ５１が形成されている位置までの範囲に亘る大きさである。
図９は、図８に示した半導体装置２００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図である。第１の半導体チップ１１と第２の半導体チップ１２との間における第２のバンプ５２の配置位置は、インターポーザ基板１と第１の半導体チップ１１との間に配置された隣接する第１のバンプ５１同士の中間位置の鉛直上方である。
このように、本実施形態に係る半導体装置２００は、図３１に示した第２の半導体チップ１２の撓み変形が最大となっていた位置に、第２のバンプ５２を配置することによって、第２の半導体チップ１２の撓み変形を防止している。また、本実施形態に係る半導体装置２００は、半導体チップの撓み変形を防止する目的で図３２に示したような樹脂ボールを配置する必要がない。
（実施例２）
実施例１においては、積層される半導体チップが２段である半導体装置２００について説明したが、本実施例においては、積層される半導体チップが４段である半導体装置について説明する。図１０は、本発明の第２の実施形態に係る半導体装置２０１を示す図である。図１０において、半導体装置２０１の基本的な構成は、図２８に示した従来技術における半導体装置１０００と同様であり、インターポーザ基板１及び第１〜第４の半導体チップ１１〜１４が、それぞれフリップチップ接続されている４段構成である。ここで、半導体装置２０１において、各層の半導体チップにおける貫通ビア、電極パッド、及びバンプの配置位置は、図８及び図９で説明した半導体装置２００と同様の配置位置となっている。つまり、半導体装置２０１は、図８及び図９で示した半導体装置２００における第２の半導体チップ１２の上に、さらに、第１及び第２の半導体チップ１１、１２と同様のフリップフロップ接続構成を備える、第３及び第４の半導体チップ１３、１４が積層されている構成である。この場合、本発明の第１の実施形態で述べたように、各層の半導体チップの撓みを抑えることができる。
以上のように、本発明の第２の実施形態に係る半導体装置２００及び２０１によれば、積層された半導体チップにおいて、第１及び第２の電極パッド配列を交互に形成することによって、封止樹脂の収縮による半導体チップの撓みを緩和することができ、さらに、半導体チップの撓み変形を防止する目的で、樹脂ボールを配置する必要がなくなる。従って、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を備えることができる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、本発明の第１の実施形態に係る半導体装置に、さらに、バンプの周囲に樹脂層を備える。
（実施例）
図１１は、本発明の第３の実施形態に係る半導体装置３００を示す図である。図１１において、半導体装置３００は、図３で示した本発明の第１の実施形態に係る半導体装置１０１に、さらに、第１〜第４の樹脂層８１〜８４を備える。第１〜第４の樹脂層８１〜８４は、第１〜第４のバンプ５１〜５４の周囲に形成される。
図１２は、図１１に示した半導体装置３００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図である。インターポーザ基板１と第１の半導体チップ１１とを電気的に接続する第１のバンプ５１の周囲は、第１の樹脂層８１によって覆われている。同様に、第１の半導体チップ１１と第２の半導体チップ１２とを電気的に接続する第２のバンプ５２の周囲は、第２の樹脂層８２によって覆われている。
ここで、第１〜第４のバンプ５１〜５４の周囲を覆う第１〜第４の樹脂層８１〜８４の硬化収縮率は、各層における第１〜第４の封止樹脂７１〜７４の硬化収縮率よりも小さく、及び／又は第１〜第４の樹脂層８１〜８４の熱膨張率は、各層における第１〜第４の封止樹脂７１〜７４の熱膨張率よりも小さい。
このように、第１〜第４の樹脂層８１〜８４が、第１〜第４のバンプ５１〜５４の周囲を覆うことによって、各層の半導体チップを接続するバンプの周囲の樹脂の収縮が小さくなる。従って、第１〜第４のバンプ５１〜５４の根元近傍において、樹脂の収縮による応力が小さくなり、急激な半導体チップの変形が緩和され、回路素子面へのストレスは低減される。
以上のように、本発明の第３の実施形態に係る半導体装置３００によれば、第１〜第４のバンプ５１〜５４の周囲を第１〜第４の樹脂層８１〜８４で覆うことによって、本発明の第１及び第２の実施形態に係る半導体装置で得られる効果よりも、さらに、樹脂の収縮による半導体チップの撓みを緩和することができる。従って、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を備えることができる。
なお、本実施形態における半導体装置３００においては、すべてのバンプの周囲を樹脂層で覆っていたが、これに限られるものではない。例えば、大きな応力が係る位置に配置されるバンプや極薄の半導体チップを接続するために配置されるバンプの周囲のみを樹脂層で覆っても構わない。
（第４の実施形態）
本実施形態においては、本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ又はインターポーザ基板間をそれぞれ導通させるバンプについて、以下に、具体的な構成を説明する。図１３〜図１５は、上述した本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ間の接続部分の拡大図である。ここでは、一例として、第１の半導体チップ１１と第２の半導体チップとの接続部分を示している。
（実施例１）
図１３に示すように、第２のバンプ５２に半田ボールを用いることによって、第１の半導体チップ１１と第２の半導体チップとを導通させている。
（実施例２）
図１４に示すように、第２のバンプ５２に金属極を用いることによって、第１の半導体チップ１１と第２の半導体チップとを導通させている。
（実施例３）
図１５に示すように、第２のバンプ５２に半田ボール又は金属極を用いて、さらに、導電層９６を介することによって、フリップチップ接続を実装し、第１の半導体チップ１１と第２の半導体チップ１２とを導通させている。フリップチップ実装工法としては、例えば、導電層は銀ペースト材であるＳＢＢ（スタッド・バンプ・ボンディング）工法などが挙げられる。
（第５の実施形態）
本実施形態では、本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ又はインターポーザ基板間をそれぞれ導通させるバンプの配列について、以下に、具体的な構成を説明する。図１６は、図３に示した本発明の第１の実施形態に係る半導体装置１０１のＡ−Ａ’矢視図である。本発明の第１の実施形態でも述べたように、第１〜第４の半導体チップ１１〜１４は、第１及び第２の電極パッド配列を交互に形成している。例えば、エリアバンプ・フリップチップ工法では、１つ下段に積層された半導体チップのバンプ配列において、隣り合うバンプからの等距離の位置を当該バンプの配置位置として、新たなバンプ配列を構成する。バンプが配置された位置を支持点とした場合、半導体チップの撓みが最も大きくなる位置は、各バンプから等距離にある位置であるバンプ間中央位置である。従って、１つ下段に積層された半導体チップのバンプ間中央位置の鉛直上方にバンプを配置し、新たなバンプ配列を形成することによって、半導体チップの撓みを効率良く解消することができる。
（実施例１）
図１６に示すように、第１〜第４の半導体チップ１１〜１４において、チップ全面エリア上にバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、チップ全面に第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４に配列された第２及び第４のバンプ５２及び５４と相互にずらした千鳥状に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。第１〜第４の半導体チップ１１〜１４において、同一の行列であり、配置されるバンプ数も同一としている。
ここで、各層に積層された半導体チップ間に封止樹脂を充填する場合は、半導体チップの周辺部にバンプ電極が形成されているため、封止樹脂はバンプ電極をつたわって、半導体チップの周辺部に濡れ広がってから、半導体チップの間の中央部に向かって充填されていく傾向がある。このため、半導体チップ間の中央部において、気泡が生じやすい。従って、チップ全面に一様にバンプが配置される実施例１のようなバンプ配列にすれば、さらに、半導体チップ間の中央部において、気泡が生じにくく、接合部の信頼性の高い、半導体装置を実現できる。さらに、バンプ電極による支持スパンが短くなり、バンプ電極間の中央部における、チップの撓み変形が大きくならず、バンプ電極の根元に、集中する応力も緩和できる。
以上のように、本発明の第５の実施形態に係る半導体チップのバンプ配列によれば、封止樹脂の収縮による半導体チップの撓みを緩和することによって、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を備え、さらに、封止樹脂の高品質な充填によって、各層の半導体チップおける接合部の高信頼性を備えた半導体装置を実現することができる。
なお、本実施形態に係るバンプ配列は、図１６に示した配列に限られるものではなく、以下に示すバンプ配列が考えられる。図１７〜図２１は、上述した本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列を示す図である。
（実施例２）
図１７に示すように、第１〜第４の半導体チップ１１〜１４において、チップ全面エリア上にバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、チップ全面に第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４に配列された第２及び第４のバンプ５２及び５４のうち、４つのバンプが形成する最小四角形のそれぞれの重心位置に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。本実施例の場合、第１〜第４の半導体チップ１１〜１４において、実施例１のように配置されるバンプ数は同一でない。
（実施例３）
図１８に示すように、第１〜第４の半導体チップ１１〜１４において、周辺のうち向かい合う２辺のみにバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、当該半導体チップの最外周部に第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４に配列された第２及び第４のバンプ５２及び５４より、当該半導体チップの内側であって、第２及び第４のバンプ５２及び５４と相互にずらした位置に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。
（実施例４）
図１９に示すように、第１〜第４の半導体チップ１１〜１４において、チップの周囲にバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、当該半導体チップの最外周部に第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４に配列された第２及び第４のバンプ５２及び５４より、当該半導体チップの内側であって、第２及び第４のバンプ５２及び５４と相互にずらした位置に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。
（実施例５）
図２０に示すように、第１〜第４の半導体チップ１１〜１４において、チップの周囲と中央部分にバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、当該半導体チップの最外周部と中央部とに第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４の最外周部と中央部とに配列された第２及び第４のバンプ５２及び５４の間に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４の中央部に配列された第２及び第４のバンプ５２及び５４と相互にずらした千鳥状に、さらに、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。
（実施例６）
図２１に示すように、第１〜第４の半導体チップ１１〜１４において、チップの周囲から中央部分に向かってバンプが配置されている。第２及び第４の半導体チップ１２及び１４において、当該半導体チップの最外周部から中央部に向かって第２及び第４のバンプ５２及び５４がそれぞれ配置されている。第１及び第３の半導体チップ１１及び１３において、第２及び第４の半導体チップ１２及び１４の最外周部から中央部に向かって配列された第２及び第４のバンプ５２及び５４と相互にずらした千鳥状に、第１及び第３のバンプ５１及び５３がそれぞれ配置されている。さらに、第１〜第４の半導体チップ１１〜１４において、配置されるバンプ数を同一としている。
次に、本発明に係る半導体装置の製造方法について、説明する。
（第６の実施形態）
図２２−１〜８は、本発明の第６の実施形態に係る半導体装置の製造方法を示す図である。図２２−１〜８において、図１に示した本発明の第１の実施形態に係る半導体装置１００の各製造工程における様子を順に示している。
図２２−１は、ウェハ１０を示す図である。
図２２−２は、ウェハ１０の断面を示す図である。ウェハ１０の表面にはバンプが形成されている。
図２２−３は、ウェハ１０から個片化した第１の半導体チップ１１を示す図である。第１の半導体チップ１１の主表面には、第１の回路素子面２１が形成される。第１の半導体チップ１１の主表面と背面とを導通させるために、第１の貫通ビア３１が形成される。第１の貫通ビア３１が形成された位置において、第１の回路素子面２１には、第１の電極パッド４１が配置され、さらに第１のバンプ５１が形成される。第１の半導体チップ１１の背面において、第１の貫通ビア３１が形成された位置から、第２の半導体チップ１２の第２のバンプ５２との接合部の範囲に第１のビアパッド６１が配置される。
図２２−４は、第１の半導体チップ１１のインターポーザ基板１への実装を示す図である。第１の半導体チップ１１の第１のバンプ５１がインターポーザ基板１の基板ランド２に接続されることによって、フリップチップ接続される。
図２２−５は、第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図である。第１の半導体チップ１１とインターポーザ基板１との間に第１の封止樹脂７１を注入し、硬化することによって、接合部の信頼性が向上する。
図２２−６は、第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図である。ここで、第２の半導体チップ１２は、上述した第１の半導体チップ１１と同様に生成されたものである。第２の半導体チップ１２の第２のバンプ５２が第１の半導体チップ１１の第１のビアパッド６１に接続されることによって、フリップチップ接続される。
図２２−７は、第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図である。第１の半導体チップ１１と第２の半導体チップ１２との間に第２の封止樹脂７２を注入し、硬化することによって、接合部の信頼性が向上する。
図２２−８は、インターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図である。
なお、ここでは、半導体チップが２段構成である半導体装置１００の製造方法を例に示したが、半導体チップがｎ（ｎ：整数、ｎ＞２）段構成である半導体装置の製造方法においても同様である。第ｉ段目（ｉ：整数、２＜ｉ≦ｎ）の半導体チップには、第ｉ段目の半導体チップ自身にバンプを形成しておく。
（第７の実施形態）
図２３−１〜９は、本発明の第７の実施形態に係る半導体装置の製造方法を示す図である。図２３−１〜９において、図１に示した本発明の第１の実施形態に係る半導体装置１００の各製造工程における様子を順に示している。
図２３−１は、ウェハ１０を示す図である。
図２３−２は、ウェハ１０の断面を示す図である。ここでは、図２２−２で示したようにウェハ１０の表面にバンプが形成されていない。
図２３−３は、ウェハ１０から個片化した第１の半導体チップ１１を示す図である。第１の半導体チップ１１の主表面には、第１の回路素子面２１が形成される。第１の半導体チップ１１の主表面と背面とを導通させるために、第１の貫通ビア３１が形成される。第１の貫通ビア３１が形成された位置において、第１の回路素子面２１には、第１の電極パッド４１が配置される。第１の半導体チップ１１の背面において、第１の貫通ビア３１が形成された位置から、第２の半導体チップ１２の第２のバンプ５２との接合部の範囲に第１のビアパッド６１が配置される。
図２３−４は、第１の半導体チップ１１のインターポーザ基板１への実装を示す図である。第１の半導体チップ１１とインターポーザ基板１とを接合する第１のバンプ５１は、予めインターポーザ基板１の上面に形成された基板ランド２上に形成されている。第１のバンプ５１が第１の半導体チップ１１の第１の電極パッド４１に接続されることによって、フリップチップ接続される。
図２３−５は、第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図である。第１の半導体チップ１１とインターポーザ基板１との間に第１の封止樹脂７１を注入し、硬化することによって、接合部の信頼性が向上する。
図２３−６は、第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図である。ここで、第２の半導体チップ１２は、上述した第１の半導体チップ１１と同様に生成されたものである。第１の半導体チップ１１と第２の半導体チップ１２とを接合する第２のバンプ５２は、予め第１の半導体チップ１１の背面に配置された第１のビアパッド６１上に形成されている。第２のバンプ５２が、第２の半導体チップ１２の第２の電極パッド４２に接続されることによって、フリップチップ接続される。
図２３−７は、第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図である。第１の半導体チップ１１と第２の半導体チップ１２との間に第２の封止樹脂７２を注入し、硬化することによって、接合部の信頼性が向上する。
図２３−８は、インターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図である。
なお、ここでは、半導体チップが２段構成である半導体装置１００の製造方法を例に示したが、半導体チップがｎ（ｎ：整数、ｎ＞２）段構成である半導体装置の製造方法においても同様である。第ｉ段目（ｉ：整数、２＜ｉ≦ｎ）の半導体チップを接合する際、（ｉ−１）段目の半導体チップの背面にバンプを形成しておく。
（第８の実施形態）
図２４−１〜１０は、本発明の第８の実施形態に係る半導体装置の製造方法を示す図である。図２４−１〜１０において、図１１に示した本発明の第３の実施形態に係る半導体装置３００の各製造工程における様子を順に示している。ただし、ここでは、説明を簡素化するために、半導体チップが２段構成である半導体装置とする。
図２４−１は、ウェハ１０を示す図である。
図２４−２は、ウェハ１０の断面を示す図である。ウェハ１０の表面にはバンプが形成されている。
図２４−３は、ウェハ１０から個片化した第１の半導体チップ１１を示す図である。第１の半導体チップ１１の主表面には、第１の回路素子面２１が形成される。第１の半導体チップ１１の主表面と背面とを導通させるために、第１の貫通ビア３１が形成される。第１の貫通ビア３１が形成された位置において、第１の回路素子面２１には、第１の電極パッド４１が配置され、さらに第１のバンプ５１が形成される。第１の半導体チップ１１の背面において、第１の貫通ビア３１が形成された位置から、第２の半導体チップ１２の第２のバンプ５２との接合部の範囲に第１のビアパッド６１が配置される。
図２４−４及び５は、第１の半導体チップ１１の第１のバンプ５１の周囲に、第１の樹脂層８１が形成される様子を示す図である。なお、第１の樹脂層８１の形成方法については、後述する第９の実施形態において、詳しく説明する。
図２４−６は、第１の半導体チップ１１のインターポーザ基板１への実装を示す図である。第１の半導体チップ１１の第１のバンプ５１がインターポーザ基板１の基板ランド２に接続されることによって、フリップチップ接続される。
図２４−７は、第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図である。第１の半導体チップ１１とインターポーザ基板１との間に第１の封止樹脂７１を注入し、硬化することによって、接合部の信頼性が向上する。
図２４−８は、第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図である。ここで、第２の半導体チップ１２は、上述した第１の半導体チップ１１と同様に生成されたものである。第２の半導体チップ１２の第２のバンプ５２が第１の半導体チップ１１の第１のビアパッド６１に接続されることによって、フリップチップ接続される。
図２４−９は、第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図である。第１の半導体チップ１１と第２の半導体チップ１２との間に第２の封止樹脂７２を注入し、硬化することによって、接合部の信頼性が向上する。
図２４−１０は、インターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図である。
（第９の実施形態）
本実施形態では、本発明の第８の実施形態において、図２４−４及び５で示したバンプ電極周りの樹脂層の形成方法について、以下に、具体的に説明する。
（実施例１）
図２５は、転写法を示す図である。図２５において、第１の樹脂層８１が硬化する前の状態で、予め一定の厚みで形成しておき、そこに第１の半導体チップ１１の第１のバンプ５１を押し当てる。このように、第１のバンプ５１の周りに、第１の樹脂層８１を転写形成し、その後加熱などで硬化させる。
（実施例２）
図２６は、スクリーン印刷法を示す図である。図２６において、マスク開孔部９７を有するマスク９８の上面に硬化前の第１の樹脂層８１を形成しておく。第１の半導体チップ１１の第１のバンプ５１が形成されている主表面に、マスク９８を押し付ける。第１の半導体チップ１１の主表面に形成されている第１のバンプ５１の位置に、マスク開孔部９７を合わせ、スキージ９９で、マスク９８上にある硬化前の第１の樹脂層８１を、マスク開孔部９７へ刷り込んでいく。これによって、第１のバンプ５１の周りに、第１の樹脂層８１を転写形成することができる。その後、加熱などで、第１の樹脂層８１を硬化させればよい。
（実施例３）
図２７は、スクリーン印刷法を示す図である。ここでは、第２のバンプ５２の周囲に第２の樹脂層８２を形成する方法を説明する。図２７において、インターポーザ基板１とフリップチップ実装した第１の半導体チップ１１の背面に、第１のビアパッド６１を配置し、さらに第２のバンプ５２を形成している。上述した実施例２と同様に、第２のバンプ５２の位置に合わせ、スキージ９９で、マスク９８上にある硬化前の第２の樹脂層８２を、マスク開孔部９７へ刷り込んでいく。これによって、第２のバンプ５２の周りに、第２の樹脂層８２を転写形成することができる。その後、加熱などで、第２の樹脂層８２を硬化させればよい。
以上のように、本実施形態で示した樹脂層形成方法は、いずれも多数のバンプに対して一括して、樹脂層を形成できるものである。
なお、インターポーザ基板の下面に半田ボール４を形成することによって、外部電極は、ボールグリッドアレイ（ＢＧＡ）を形成している。しかし、半田ボールが無く、半田付けランド３のみでランドグリッドアレイ（ＬＧＡ）であっても構わない。
なお、本発明の第１〜第９の実施形態で示した半導体装置は、２又は４段に積層された半導体チップで構成されていたが、積層される半導体チップの数は、これに限るものでない。多段に積層される半導体チップの構成であれば、同様の効果が得られることは、言うまでもない。さらに、リードフレーム型のＱＦＰなど、インターポーザ基板を用いない半導体装置であっても、半導体チップが積層されたパッケージであれば同様の効果が得られる。
本発明の半導体装置は、極薄の半導体チップを積層したチップサイズの積層パッケージを具現し、さらに先進的な微細プロセスにより回路素子が形成された半導体チップに対しても、バンプ間ピッチを狭く保ちつつ、半導体チップの撓みや、半導体チップにかかるストレス、及び応力による特性変動を低減できる。このため、さらなる半導体チップの小型化・高機能化等を図ることができ、携帯電話や小型化薄型化が要求される電子機器ばかりか、据え置き型電子機器等まで含めて、その高機能化等に特に有用である。
本発明の第１の実施形態に係る半導体装置１００を示す図 図１に示した半導体装置１００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図 本発明の第１の実施形態に係る半導体装置１０１を示す図 本発明の第１の実施形態に係る半導体装置１０２を示す図 本発明の第１の実施形態に係る半導体装置１０３を示す図 本発明の第１の実施形態に係る半導体装置１０４を示す図 本発明の第１の実施形態に係る半導体装置１０５を示す図 本発明の第２の実施形態に係る半導体装置２００を示す図 図８に示した半導体装置２００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図 本発明の第２の実施形態に係る半導体装置２０１を示す図 本発明の第３の実施形態に係る半導体装置３００を示す図 図１１に示した半導体装置３００におけるインターポーザ基板１、第１の半導体チップ１１、及び第２の半導体チップ１２の接合部の詳細を示す拡大図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ間の接続部分の一例を示す拡大図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ間の接続部分の一例を示す拡大図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップ間の接続部分の一例を示す拡大図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第１〜第３の実施形態に係る半導体装置の各層の半導体チップにおけるバンプ配列の一例を示す図 本発明の第６の実施形態に係る半導体装置のウェハ１０を示す図 本発明の第６の実施形態に係る半導体装置のウェハ１０の断面を示す図 本発明の第６の実施形態に係る半導体装置のウェハ１０から個片化した第１の半導体チップ１１を示す図 本発明の第６の実施形態に係る半導体装置の第１の半導体チップ１１のインターポーザ基板１への実装を示す図 本発明の第６の実施形態に係る半導体装置の第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図 本発明の第６の実施形態に係る半導体装置の第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図 本発明の第６の実施形態に係る半導体装置の第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図 本発明の第６の実施形態に係る半導体装置のインターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図 本発明の第７の実施形態に係る半導体装置のウェハ１０を示す図 本発明の第７の実施形態に係る半導体装置のウェハ１０の断面を示す図 本発明の第７の実施形態に係る半導体装置のウェハ１０から個片化した第１の半導体チップ１１を示す図 本発明の第７の実施形態に係る半導体装置の第１の半導体チップ１１のインターポーザ基板１への実装を示す図 本発明の第７の実施形態に係る半導体装置の第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図 本発明の第７の実施形態に係る半導体装置の第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図 本発明の第７の実施形態に係る半導体装置の第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図 本発明の第７の実施形態に係る半導体装置のインターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図 本発明の第８の実施形態に係る半導体装置のウェハ１０を示す図 本発明の第８の実施形態に係る半導体装置のウェハ１０の断面を示す図 本発明の第８の実施形態に係る半導体装置のウェハ１０から個片化した第１の半導体チップ１１を示す図 本発明の第８の実施形態に係る半導体装置の第１の半導体チップ１１の第１のバンプ５１の周囲に、第１の樹脂層８１が形成される様子を示す図 本発明の第８の実施形態に係る半導体装置の第１の半導体チップ１１の第１のバンプ５１の周囲に、第１の樹脂層８１が形成される様子を示す図 本発明の第８の実施形態に係る半導体装置の第１の半導体チップ１１のインターポーザ基板１への実装を示す図 本発明の第８の実施形態に係る半導体装置の第１の半導体チップ１１とインターポーザ基板１との接合部に第１の封止樹脂７１が形成された図 本発明の第８の実施形態に係る半導体装置の第２の半導体チップ１２の第１の半導体チップ１１への実装を示す図 本発明の第８の実施形態に係る半導体装置の第１の半導体チップ１１と第２の半導体チップ１２との接合部に第２の封止樹脂７２が形成された図 本発明の第８の実施形態に係る半導体装置のインターポーザ基板１の下面の半田付けランド３に、半田ボール４が形成された図 本発明の第９の実施形態に係る転写法を示す図 本発明の第９の実施形態に係るスクリーン印刷法を示す図 本発明の第９の実施形態に係るスクリーン印刷法を示す図 従来技術における半導体装置１０００の断面図 半導体装置１０００における各半導体チップの接続部分１１００の拡大図 単一の半導体チップで構成される半導体装置１２００において、半導体チップに撓みが発生している様子を示す図 半導体チップが多段構成される半導体装置１３００において、半導体チップに撓みが発生している様子を示す図 半導体チップの撓みの大きい箇所に樹脂ボールを配置した半導体装置１４００を示す図
１ インターポーザ基板
２ 基板ランド
３ 半田付けランド
４ 半田ボール
１０ ウェハ
１１〜１４ 半導体チップ
２１〜２４ 回路素子面
３１〜３４ 貫通ビア
４１〜４４ 電極パッド
５１〜５４ バンプ
６１〜６３ ビアパッド
７１〜７４ 封止樹脂
８１〜８４ 樹脂層
９１ 再配線
９２ 銅ポスト
９３ 樹脂
９４ ワイヤ
９５ モールド樹脂
９６ 導電層
９７ マスク開孔部
９８ マスク
９９ スキージ
１００〜１０５、２００、２０１、３００、１０００、１２００、１３００、１４００ 半導体装置
１１００ 半導体チップの接続部分

Claims (23)

  1. バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、前記積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置であって、
    第ｉ（ｉ：１〜ｎ−１の整数）段目に積層された半導体チップは、
    前記第ｉ段目に積層された半導体チップ自身の主表面と、前記主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアと、
    前記主表面に形成された回路素子面と、
    前記回路素子面に少なくとも１つ以上配置されたパッドと、
    前記パッド上に形成されたバンプと、
    前記背面に配置され、第（ｉ＋１）段目に積層される半導体チップのバンプと接合するためのビアパッドとを備え、
    第ｎ段目に積層された半導体チップは、
    前記第ｎ段目に積層された半導体チップ自身の主表面に形成された回路素子面と、
    前記回路素子面に少なくとも１つ以上配置されたパッドと、
    前記パッド上に形成されたバンプとを備え、
    前記第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする、半導体装置。
  2. 前記バンプは、前記半導体チップの主表面に配置され、
    前記第（ｉ＋１）段目に積層された半導体チップのバンプと、前記貫通ビアと、前記第ｉ段目に積層された半導体チップのバンプのいずれかとは、電気的に接続されることを特徴とする、請求項１に記載の半導体装置。
  3. 前記バンプは、前記半導体チップの主表面全体に等間隔に行列配置され、
    前記第（ｉ＋１）段目に積層された半導体チップの複数のバンプは、少なくとも、前記第ｉ段目に積層された半導体チップの複数のバンプのいずれか４つのバンプを頂点として構成される複数の最小四角形のそれぞれの重心の鉛直上方に、配置されることを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記各半導体チップに配列されるバンプの数は、同一であることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記バンプは、前記半導体チップの周囲４辺のうち、向かい合う２辺のみに配列されることを特徴とする、請求項１に記載の半導体装置。
  6. 前記バンプは、前記半導体チップの周囲４辺のうち、４辺すべてに配列されることを特徴とする、請求項１に記載の半導体装置。
  7. 前記バンプは、金属で形成されることを特徴とする、請求項１〜６のいずれかに記載の半導体装置。
  8. 前記バンプは、半田ボールであることを特徴とする、請求項７に記載の半導体装置。
  9. 前記バンプは、金電極であることを特徴とする、請求項７に記載の半導体装置。
  10. 前記半導体チップの厚みは、０．０１〜０．１５ｍｍであることを特徴とする、請求項１〜８のいずれかに記載の半導体装置。
  11. 前記バンプは、前記回路素子面において、前記貫通ビアが形成された位置に配置されることを特徴とする、請求項１〜１０のいずれかに記載の半導体装置。
  12. 前記バンプは、前記回路素子面において、前記貫通ビアが形成された位置から離れた位置に配置されることを特徴とする、請求項１〜１０のいずれかに記載の半導体装置。
  13. 前記バンプの周囲は、前記封止樹脂とは異なる樹脂層で覆われることを特徴とする、請求項１〜１２のいずれかに記載の半導体装置。
  14. 前記バンプの周囲を覆う樹脂層は、前記封止樹脂よりも硬化収縮率が小さいことを特徴とする、請求項１３に記載の半導体装置。
  15. 前記バンプの周囲を覆う樹脂層は、前記封止樹脂よりも熱膨張率が小さいことを特徴とする、請求項１３または１４に記載の半導体装置。
  16. 前記ｎ段に積層された半導体チップのさらに下段に、外部電源端子が設けられたインターポーザ基板を備え、
    前記第１段目の半導体チップのバンプは、前記インターポーザ基板上の基板ランドに接合されることを特徴とする、請求項１〜１５のいずれかに記載の半導体装置。
  17. 前記インターポーザ基板上に積層される半導体チップのうち、少なくとも１つの半導体チップは、導電性のワイヤによって、前記インターポーザ基板へ接続されることを特徴とする、請求項１６に記載の半導体装置。
  18. 前記第ｎ段目の半導体チップは、導電性のワイヤによって、前記インターポーザ基板へ接続されることを特徴とする、請求項１６に記載の半導体装置。
  19. バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、前記積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置の製造方法であって、
    ｉ（ｉ：１〜ｎ−１の整数）段の半導体チップを第１段目から順に積層する工程と、
    第ｎ段目の半導体チップを積層する工程とを備え、
    第ｉ段目の半導体チップを積層する工程は、
    前記第ｉ段目の半導体チップ自身の主表面と、前記主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアを形成する工程と、
    前記主表面に回路素子面を形成する工程と、
    前記回路素子面に少なくとも１つ以上のパッドを配置する工程と、
    前記パッド上に、バンプを形成する工程と、
    前記第ｉ段目の半導体チップ自身の背面に、前記第ｉ段目の半導体チップの上段に積層される半導体チップのバンプと接合するためのビアパッドを配置する工程と、
    前記第ｉ段目の半導体チップを、半導体チップが（ｉ−１）段に積層されている半導体装置に積層する工程と、
    前記積層された第ｉ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、
    さらに第ｎ段目の半導体チップを積層する工程は、
    前記第ｎ段目の半導体チップ自身の主表面に回路素子面を形成する工程と、
    前記回路素子面に少なくとも１つ以上のパッドを配置する工程と、
    前記パッド上に、バンプを形成する工程と、
    前記第ｎ段目の半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に積層する工程と、
    前記積層された第ｎ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、
    前記第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする、半導体装置の製造方法。
  20. バンプによって接続された少なくともｎ（ｎ：２以上の整数）個以上の半導体チップが、ｎ段に積層され、かつ、前記積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置の製造方法であって、
    ｉ（ｉ：１〜ｎ−１の整数）段の半導体チップを第１段目から順に積層する工程と、
    第ｎ段目の半導体チップを積層する工程とを備え、
    第ｉ段目の半導体チップを積層する工程は、
    前記第ｉ段目の半導体チップ自身の主表面と、前記主表面に背反する背面とを貫通させる少なくとも１つ以上の貫通ビアを形成する工程と、
    前記主表面に回路素子面を形成する工程と、
    前記回路素子面に少なくとも１つ以上のパッドを配置する工程と、
    前記背面にビアパッドを配置する工程と、
    前記第ｉ段目の半導体チップを、半導体チップが（ｉ−１）段に積層されている半導体装置に積層する工程と、
    前記積層された第ｉ段目の半導体チップの接合部分を封止樹脂で埋める工程と、
    前記第ｉ段目の半導体チップの回路素子面に形成されたビアパッド上に、第（ｉ＋１）段目に積層される半導体チップがバンプを形成する工程と、
    前記第ｉ段目の半導体チップ自身の上段に積層される半導体チップのバンプと接合するためのビアパッドを配置する工程とを含み、
    さらに第ｎ段目の半導体チップを積層する工程は、
    前記第ｎ段目の半導体チップ自身の主表面に回路素子面を形成する工程と、
    前記回路素子面に少なくとも１つ以上のパッドを配置する工程と、
    前記第ｎ段目の半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に積層する工程と、
    前記積層された第ｎ段目の半導体チップの接合部分を封止樹脂で埋める工程とを含み、
    前記第ｉ段目に積層された半導体チップのバンプと、第（ｉ＋１）段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする、半導体装置の製造方法。
  21. 前記第ｉ段目の半導体チップを、前記半導体チップが（ｉ−１）段に積層されている半導体装置に積層する工程、及び前記第ｎ段目に積層される半導体チップを、半導体チップが（ｎ−１）段に積層されている半導体装置に積層する工程は、
    前記バンプの周囲に、前記封止樹脂とは異なる樹脂層を設ける工程を含むことを特徴とする、請求項１９〜２０のいずれかに記載の半導体装置の製造方法。
  22. 前記バンプの周囲に、前記封止樹脂とは異なる樹脂層を設ける工程は、前記樹脂層へ前記バンプを押し付ける転写法を用いることを特徴とする、請求項２１に記載の半導体装置の製造方法。
  23. 前記バンプの周囲に、前記封止樹脂とは異なる樹脂層を設ける工程は、スクリーン印刷法を用いることを特徴とする、請求項２１に記載の半導体装置の製造方法。
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