JP2867492B2 - 液晶ディスプレイ装置 - Google Patents
液晶ディスプレイ装置Info
- Publication number
- JP2867492B2 JP2867492B2 JP1299327A JP29932789A JP2867492B2 JP 2867492 B2 JP2867492 B2 JP 2867492B2 JP 1299327 A JP1299327 A JP 1299327A JP 29932789 A JP29932789 A JP 29932789A JP 2867492 B2 JP2867492 B2 JP 2867492B2
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- JP
- Japan
- Prior art keywords
- signal
- liquid crystal
- display device
- crystal display
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば走査回路をパネル上に内蔵した液晶
ディスプレイ装置に関する。
ディスプレイ装置に関する。
本発明は走査回路に関し、信号の転送を行う手段を複
数のブロックに分割し、このブロックごとにクロック信
号の供給を行うことによって、クロック信号の供給を容
易にしてそのための電力消費も低減できるようにするも
のである。
数のブロックに分割し、このブロックごとにクロック信
号の供給を行うことによって、クロック信号の供給を容
易にしてそのための電力消費も低減できるようにするも
のである。
液晶ディスプレイ装置等の駆動を行う回路として、例
えば第４図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
えば第４図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
すなわち図において、VDD,VSSへの電源スイッチング
素子P,Nの設けられたクロックドインバータが用意され
る。
素子P,Nの設けられたクロックドインバータが用意され
る。
そして例えば水平走査に用いる場合には、スイッチン
グ素子P,Nに水平画像クロック号Hc及び▲▼が供給
されると共に、入力スタート信号Hsがクロック信号Hc,
▲▼に同期して駆動される初段のクロックドインバ
ータI10に供給される。さらにこのインバータI10の出力
が通常構成のインバータI11を介して次段に供給される
と共に、インバータI11の出力がインバータI10の駆動と
反転で駆動されるクロックドインバータI12を介してイ
ンバータI10の出力に帰還される。これによってインバ
ータI10〜I12にて１クロック期間のラッチが行われる。
このラッチされた信号が出力信号φH1として取され、こ
の出力信号φH1が例えば入力ビデオ信号V1Nの水平方向
のサンプリングを行うスイッチング素子S1のゲートに供
給される。
グ素子P,Nに水平画像クロック号Hc及び▲▼が供給
されると共に、入力スタート信号Hsがクロック信号Hc,
▲▼に同期して駆動される初段のクロックドインバ
ータI10に供給される。さらにこのインバータI10の出力
が通常構成のインバータI11を介して次段に供給される
と共に、インバータI11の出力がインバータI10の駆動と
反転で駆動されるクロックドインバータI12を介してイ
ンバータI10の出力に帰還される。これによってインバ
ータI10〜I12にて１クロック期間のラッチが行われる。
このラッチされた信号が出力信号φH1として取され、こ
の出力信号φH1が例えば入力ビデオ信号V1Nの水平方向
のサンプリングを行うスイッチング素子S1のゲートに供
給される。
さらに、次段以降、上述の回路が繰り返し設けられる
と共に、これらの回路には一段毎にクロック信号Hc,▲
▼が反転されて供給されるように構成される。
と共に、これらの回路には一段毎にクロック信号Hc,▲
▼が反転されて供給されるように構成される。
従ってこの回路に第５図A,Bに示すようなクロック信
号Hc,▲▼が供給され、同図Ｃに示すような入力ス
タート信号Hsが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリングが行われる。
号Hc,▲▼が供給され、同図Ｃに示すような入力ス
タート信号Hsが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリングが行われる。
ところが上述の従来の構成において、クロック信号H
c,▲▼の供給される信号ラインには、それぞれ、 Hc→（N11,P12）（N22,P21）（N31,P32）（N42,P41）
‥‥ ▲▼→（N12,P11）（N21,P22）（N32,P31）
（N41,P42）‥‥ のスイッチング素子のゲートが接続されている。
c,▲▼の供給される信号ラインには、それぞれ、 Hc→（N11,P12）（N22,P21）（N31,P32）（N42,P41）
‥‥ ▲▼→（N12,P11）（N21,P22）（N32,P31）
（N41,P42）‥‥ のスイッチング素子のゲートが接続されている。
そこでこの場合に、例えば水平方向の画素数を480と
し、各素子のサイズを、W/L＝50〔μｍ〕/7〔μｍ〕、
ゲートの厚さを600Åとすると、上述のゲートによって
構成される容量Ｃは となり、極めて大きな容量が各クロック信号のラインに
接続されていることになる。
し、各素子のサイズを、W/L＝50〔μｍ〕/7〔μｍ〕、
ゲートの厚さを600Åとすると、上述のゲートによって
構成される容量Ｃは となり、極めて大きな容量が各クロック信号のラインに
接続されていることになる。
一方、各クロック及び|VDD−VSS|の大きさは10〜20V
程度であり、これを例えば周波数4.5MHzで駆動しようと
すると、上述の大容量では汎用のＣ−MOSドライバ等で
の駆動は困難であった。
程度であり、これを例えば周波数4.5MHzで駆動しようと
すると、上述の大容量では汎用のＣ−MOSドライバ等で
の駆動は困難であった。
このため特殊なクロックドライバが必要となり、また
上述の構成では駆動に具う電力消費も増大することか
ら、特に液晶ディスプレイ装置の用途を考慮した場合に
は不都合の要因となってしまうものであった。
上述の構成では駆動に具う電力消費も増大することか
ら、特に液晶ディスプレイ装置の用途を考慮した場合に
は不都合の要因となってしまうものであった。
この出願はこのような点に鑑みてなされたものであ
る。
る。
本発明は、供給されるクロック信号に従って入力スタ
ート信号が順次転送されて走査信号が形成される走査回
路をパネル上に内蔵した液晶ディスプレイ装置であっ
て、前記走査回路が、前記転送を行う手段が複数のブロ
ックに分割され、ブロック毎に前記走査信号の転送され
るときのみ前記クロック信号の供給を行うように構成さ
れ、外部からの信号をTFTでレベル変換するレベル変換
回路を前記パネルに内蔵させたことを特徴とする液晶デ
ィスプレイ装置である。
ート信号が順次転送されて走査信号が形成される走査回
路をパネル上に内蔵した液晶ディスプレイ装置であっ
て、前記走査回路が、前記転送を行う手段が複数のブロ
ックに分割され、ブロック毎に前記走査信号の転送され
るときのみ前記クロック信号の供給を行うように構成さ
れ、外部からの信号をTFTでレベル変換するレベル変換
回路を前記パネルに内蔵させたことを特徴とする液晶デ
ィスプレイ装置である。
これによれば、転送を行う手段がブロックに分割され
ることによって、各ブロックごとのクロック信号のライ
ンに接続される容量も分割され、この駆動を汎用のＣ−
MOSドライバ等で可能とすることができると共に、これ
らが必要なときのみ駆動されることによって駆動に具う
消費電力も大幅に削減することができる。
ることによって、各ブロックごとのクロック信号のライ
ンに接続される容量も分割され、この駆動を汎用のＣ−
MOSドライバ等で可能とすることができると共に、これ
らが必要なときのみ駆動されることによって駆動に具う
消費電力も大幅に削減することができる。
第１図において、例えば上述の従来の技術で述べた走
査回路について、信号の転送を行う手段（インバータＩ
及びスイッチング素子P,N）が例えばｎ段づつ４つのブ
ロックに分割される。
査回路について、信号の転送を行う手段（インバータＩ
及びスイッチング素子P,N）が例えばｎ段づつ４つのブ
ロックに分割される。
一方クロック信号Hc,▲▼がそれぞれスイッチ（1
1），（▲▼），（12），（▲▼），（13），
（▲▼），（14），（▲▼）を介してインバー
タアンプ（21），（▲▼），（22），（▲
▼），（23），（▲▼），（24），（▲▼）に
供給される。このアンプ（21），（▲▼）〜（2
4），（▲▼）からの信号がそれぞれ第１〜第４の
ブロックのクロック信号Hc,▲▼のラインに供給さ
れる。
1），（▲▼），（12），（▲▼），（13），
（▲▼），（14），（▲▼）を介してインバー
タアンプ（21），（▲▼），（22），（▲
▼），（23），（▲▼），（24），（▲▼）に
供給される。このアンプ（21），（▲▼）〜（2
4），（▲▼）からの信号がそれぞれ第１〜第４の
ブロックのクロック信号Hc,▲▼のラインに供給さ
れる。
さらにスイッチ（11）〜（14）とアンプ（21）〜（2
4）との間が、それぞれ抵抗器（31）〜（34）を介して
電源端子に接続され、スイッチ（▲▼）と（▲
▼）とアンプ（▲▼）〜（▲▼）との間が、そ
れぞれ抵抗器（▲▼）〜（▲▼）を介して接地
される。
4）との間が、それぞれ抵抗器（31）〜（34）を介して
電源端子に接続され、スイッチ（▲▼）と（▲
▼）とアンプ（▲▼）〜（▲▼）との間が、そ
れぞれ抵抗器（▲▼）〜（▲▼）を介して接地
される。
なおスイッチ（11）〜（14）及び（▲▼）〜（▲
▼）はそれぞれ第２図ＡまたはＢに示すようにアン
ド介またはナンド回路を用いて形成される。
▼）はそれぞれ第２図ＡまたはＢに示すようにアン
ド介またはナンド回路を用いて形成される。
そしてこれらのスイッチ（11）〜（14）及び（▲
▼）〜（▲▼）がそれぞれ第３図Ａ〜Ｄに示すよう
な制御信号φB1〜φB4によって制御される。なおこの図
において、例えば水平方向の画素数が4nの場合には、制
御信号φB1〜φB4の全体の幅Ｔが水平の有効画素数に対
応する4n水平クロック信号分にされると共に、各制御信
号φB1〜φB4はそれぞれｎ＋２水平クロック信号とさ
れ、各制御信号の間に２水平クロック分のオーバーラッ
プが設けられる。
▼）〜（▲▼）がそれぞれ第３図Ａ〜Ｄに示すよう
な制御信号φB1〜φB4によって制御される。なおこの図
において、例えば水平方向の画素数が4nの場合には、制
御信号φB1〜φB4の全体の幅Ｔが水平の有効画素数に対
応する4n水平クロック信号分にされると共に、各制御信
号φB1〜φB4はそれぞれｎ＋２水平クロック信号とさ
れ、各制御信号の間に２水平クロック分のオーバーラッ
プが設けられる。
従ってこの回路において、入力スタート信号Hsが第１
ブロックの初段のクロックドインバータ▲Ｉ（１） 10▼
に供給されると、この信号Hsはアンプ（21）（▲
▼）からのクロック信号Hc,▲▼に従って転送さ
れ、順次出力信号φH1‥‥が出力される。そしてｎクロ
ック目にクロックドインバータ▲Ｉ（１） n0▼が駆動さ
れ、次のｎ＋１クロック目でクロックドインバータ▲Ｉ
（１） n3▼が駆動されて転送された信号Hsがラッチされ
ると共に、このとき第２ブロックのクロックドインバー
タ▲Ｉ（２） 10▼が駆動されて、信号Hsが第２ブロック
に供給される。さらにｎ＋２クロック目以後の信号Hsは
第２ブロックを転送されると共に、ｎ＋２クロック目で
クロックドインバータ▲Ｉ（１） n0▼が駆動されて出力
信号φHnはリセットされる。
ブロックの初段のクロックドインバータ▲Ｉ（１） 10▼
に供給されると、この信号Hsはアンプ（21）（▲
▼）からのクロック信号Hc,▲▼に従って転送さ
れ、順次出力信号φH1‥‥が出力される。そしてｎクロ
ック目にクロックドインバータ▲Ｉ（１） n0▼が駆動さ
れ、次のｎ＋１クロック目でクロックドインバータ▲Ｉ
（１） n3▼が駆動されて転送された信号Hsがラッチされ
ると共に、このとき第２ブロックのクロックドインバー
タ▲Ｉ（２） 10▼が駆動されて、信号Hsが第２ブロック
に供給される。さらにｎ＋２クロック目以後の信号Hsは
第２ブロックを転送されると共に、ｎ＋２クロック目で
クロックドインバータ▲Ｉ（１） n0▼が駆動されて出力
信号φHnはリセットされる。
このようにして信号Hsは分割された各ブロック渡って
転送され、全体に亘っての走査が行われる。そしてこの
場合に各ブロックのクロック信号のラインには、本来の
1/4のスイッチング素子のゲートが接続されているの
で、それによる容量も1/4となり、アンプ（21）〜（2
4）及び（▲▼）〜（▲▼）による駆動を容易
に行うことができる。
転送され、全体に亘っての走査が行われる。そしてこの
場合に各ブロックのクロック信号のラインには、本来の
1/4のスイッチング素子のゲートが接続されているの
で、それによる容量も1/4となり、アンプ（21）〜（2
4）及び（▲▼）〜（▲▼）による駆動を容易
に行うことができる。
またスイッチ（11）〜（14），（▲▼）〜（▲
▼）がオフの状態では抵抗器（31）〜（34），（▲
▼）〜（▲▼）の作用によってインバータアンプ
（21）〜（24）の出力が低電位、インバータアンプ（▲
▼）〜（▲▼）の出力が高電位になり、これに
よって走査回路の出力信号はリセット状態に固定され
る。
▼）がオフの状態では抵抗器（31）〜（34），（▲
▼）〜（▲▼）の作用によってインバータアンプ
（21）〜（24）の出力が低電位、インバータアンプ（▲
▼）〜（▲▼）の出力が高電位になり、これに
よって走査回路の出力信号はリセット状態に固定され
る。
こうして上述の回路によれば、転送を行う手段がブロ
ックに分割されることによって、各ブロックごとのクロ
ック信号のラインに接続される容量も分割され、この駆
動を汎用のＣ−MOSドライバ等で可能にすることができ
ると共に、これらが必要なときのみ駆動されることによ
って駆動に具う消費電力も大幅に削減することができる
ものである。
ックに分割されることによって、各ブロックごとのクロ
ック信号のラインに接続される容量も分割され、この駆
動を汎用のＣ−MOSドライバ等で可能にすることができ
ると共に、これらが必要なときのみ駆動されることによ
って駆動に具う消費電力も大幅に削減することができる
ものである。
またこれによれば、駆動をTFTで行うことも可能にな
り、ドライバを液晶ディスプレイ装置のパネル上に内蔵
させることが可能になると共に、このTFTでレベル変換
も行うようにすれば、外部からはTTLレベルでの信号の
供給が可能になる。
り、ドライバを液晶ディスプレイ装置のパネル上に内蔵
させることが可能になると共に、このTFTでレベル変換
も行うようにすれば、外部からはTTLレベルでの信号の
供給が可能になる。
さらにこの装置によれば、表示の高解像度化を容易に
実現することができる。
実現することができる。
なお以上の説明で具体的な転送手段の構成は上述の例
に限定されるものではなく、特にクロック信号での回路
の駆動を行うと共に、単発のパルスを転送して走査信号
を形成する場合に適用できるものである。
に限定されるものではなく、特にクロック信号での回路
の駆動を行うと共に、単発のパルスを転送して走査信号
を形成する場合に適用できるものである。
この発明によれば、転送を行う手段がブロックに分割
されることによって、各ブロックごとのクロック信号の
ラインに接続される容量も分割され、この駆動を汎用の
Ｃ−MOSドライバ等で可能とすることができると共に、
これらが必要なときのみ駆動されることによって駆動に
具う消費電力も大幅に削減することができるようになっ
た。
されることによって、各ブロックごとのクロック信号の
ラインに接続される容量も分割され、この駆動を汎用の
Ｃ−MOSドライバ等で可能とすることができると共に、
これらが必要なときのみ駆動されることによって駆動に
具う消費電力も大幅に削減することができるようになっ
た。
第１図は本発明による走査回路の一例の構成図、第２図
はスイッチの具体例の構成図、第３図はタイミングチャ
ート図、第４図は従来の回路の構成図、第５図はタイミ
ングチャート図である。 （11）〜（14），（▲▼）〜（▲▼）はスイッ
チ、（21）〜（24），（▲▼）〜（▲▼）イン
バータアンプ、（31）〜（34），（▲▼）〜（▲
▼）は抵抗器、Ｉはインバータ、P,N,Sはスイッチン
グ素子である。
はスイッチの具体例の構成図、第３図はタイミングチャ
ート図、第４図は従来の回路の構成図、第５図はタイミ
ングチャート図である。 （11）〜（14），（▲▼）〜（▲▼）はスイッ
チ、（21）〜（24），（▲▼）〜（▲▼）イン
バータアンプ、（31）〜（34），（▲▼）〜（▲
▼）は抵抗器、Ｉはインバータ、P,N,Sはスイッチン
グ素子である。
Claims (1)
- 【請求項１】供給されるクロック信号に従って入力スタ
ート信号が順次転送されて走査信号が形成される走査回
路をパネル上に内蔵した液晶ディスプレイ装置であっ
て、 前記走査回路が、前記転送を行う手段が複数のブロック
に分割され、ブロック毎に前記走査信号の転送されると
きのみ前記クロック信号の供給を行うように構成され、 外部からの信号をTFTでレベル変換するレベル変換回路
を前記パネルに内蔵させたことを特徴とする液晶ディス
プレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299327A JP2867492B2 (ja) | 1989-11-17 | 1989-11-17 | 液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299327A JP2867492B2 (ja) | 1989-11-17 | 1989-11-17 | 液晶ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03158824A JPH03158824A (ja) | 1991-07-08 |
| JP2867492B2 true JP2867492B2 (ja) | 1999-03-08 |
Family
ID=17871109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299327A Expired - Lifetime JP2867492B2 (ja) | 1989-11-17 | 1989-11-17 | 液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867492B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011043451A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and display device |
| CN102687204A (zh) | 2009-10-09 | 2012-09-19 | 株式会社半导体能源研究所 | 移位寄存器和显示装置以及其驱动方法 |
-
1989
- 1989-11-17 JP JP1299327A patent/JP2867492B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03158824A (ja) | 1991-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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