JP2862592B2

JP2862592B2 - ディスプレイ装置

Info

Publication number: JP2862592B2
Application number: JP25527189A
Authority: JP
Inventors: 匡子新屋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-30
Filing date: 1989-10-02
Publication date: 1999-03-03
Anticipated expiration: 2014-03-03
Also published as: JPH03121415A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はマトリックス型表示パネルを用いたディス
プレイ装置に係り、特に表示パネルのデータラインを駆
動する駆動回路に関する。

（従来の技術）液晶を表示素子とするマトリックス型表示パネルを用
いたディスプレイ、特にアクティブマトリックス型液晶
ディスプレイ装置は、一般的に第19図のように構成され
る。

第19図において、マトリックス型表示パネル１は垂直
走査方向（Ｙ方向）に延びた複数のデータライン２と、
水平走査方向（Ｘ方向）に延びた複数のアドレスライン
３との交差部に、マトリックス配列された複数個の液晶
表示素子を接続したものである。液晶表示素子として、
図には液晶に印加する駆動電圧を保持するキャパシタ４
と、このキャパシタへの駆動電圧の供給を制御するスイ
ッチ素子５のみが示されているが、実際には他のキャパ
シタ４に保持された駆動電圧が印加される画素対応の表
示電極と、これに対抗する透明共通電極と、これら表示
電極と透明共通電極の層の間に挟まれた液晶層が設けら
れることにより、マトリックス型表示パネル１が構成さ
れる。

Ｘ駆動回路６はデータライン２を画像信号に応じて駆
動する回路であり、またＹ駆動回路７はアドレスライン
３を走査信号に応じて駆動する回路である。すなわち、
Ｘ駆動回路６は１水平走査ライン分の画像信号を受けて
複数のデータライン２を同時に駆動し、Ｙ駆動回路７は
データライン２が１回駆動される毎にアドレスライン３
を１本ずつずらせて駆動する。これにより表示パネル１
は１水平走査ライン単位に、いわゆる線順次方式で駆動
される。

ここで、ディスプレイ装置に入力される画像信号がデ
ィジタル信号の場合、Ｘ駆動回路６はD/A変換機能を持
ち、入力ディジタル画像信号をアナログ画像信号に変換
してからデータライン２を駆動する必要がある。従来の
D/A変換機能を持つＸ駆動回路は、入力ディジタル画像
信号を１水平走査ライン分記憶保持するためのＮ段のシ
フトレジスタおよびＮ個のラッチ回路と、Ｎ個のラッチ
回路の出力を受けてアナログ信号に変換するＮ個のD/A
変換器により構成されている。

このような構成のＸ駆動回路では、１水平走査ライン
の画素数Ｎと同数のD/A変換器を必要とする。このため
入力ディジタル画像信号の１水平走査ラインの画素数Ｎ
が多くなったり、１画素当たりのビット数が多くなる
と、Ｘ駆動回路の回路規模が非常に大きくなってしま
い、IC化する場合、チップ面積が増大する。

一方、入力画像信号がアナログ信号の場合、Ｘ駆動回
路は１水平走査ライン分の画像信号を並列に設けられた
Ｎ個のサンプルホールド回路で順次保持し、データライ
ン２へ同時に出力する構成がとられる。この場合、Ｎ個
のサンプルホールド回路には、画像信号が共通に入力さ
れるため、１水平走査ラインの画素数Ｎが多くなり、入
力画像信号が高速になると、対応する画素の画像信号の
みをサンプルホールドするように、サンプルホールド回
路のサンプル時間を十分に短くしなければならない。

サンプルホールド回路のサンプル時間を小さくするた
めには、サンプル用トランジスタ（通常MOSトランジス
タ）のゲート幅を大きくして抵抗を小さくするか、また
はホールド用キャパシタの容量を小さくする必要があ
り、サンプルホールド回路のオフセット電圧が大きくな
る。すなわち、サンプルホールド回路のサンプル時間と
オフセット電圧は相反する関係にあり、サンプル時間を
短くしようとするとオフセット電圧が増大して、画質が
劣化してしまう。

（発明が解決しようとする課題）上述したように、従来のディジタル画像信号を入力と
する液晶ディスプレイ装置では、マトリックス型表示パ
ネルのデータラインを画像信号に応じて駆動する駆動回
路に、１水平走査ラインの画素数と同じ数のD/A変換器
を必要とするため、１水平走査ラインの画素数が多くな
ったり、入力ディジタル画像信号の１画素当たりのビッ
ト数が増えるに従い駆動回路の回路規模が増大し、IC化
に不利となる。

また、アナログ画像信号を入力とするものでは、入力
される１水平走査ライン分の画像信号をサンプルホール
ド回路で順次保持する必要があるため、１水平走査ライ
ンの画素数が多くなり、入力画像信号が高速になると、
サンプルホールド回路のサンプル時間を小さくしなけれ
ばならず、オフセット電圧が増大するという問題があっ
た。

本発明は、入力ディジタル画像信号に応じて例えばマ
トリックス型表示パネルのデータラインを駆動する駆動
回路におけるD/A変換器を１走査ラインの画素数より少
なくして回路規模の削減を図ることができ、またアナロ
グ画像信号を保持する保持手段の動作速度を遅くしてオ
フセット電圧を小さくできるディスプレイ装置を提供す
ることを目的とする。

［発明の構成］（課題を解決するための手段）本発明は上記の目的を達成するため、例えばマトリッ
クス型表示パネルのデータラインを駆動するための駆動
回路において、１走査ラインの画素数よりも少ない数の
D/A変換器を１走査ライン分の入力ディジタル画像信号
に対して重複使用し、その都度得られたD/A変換結果を
アナログ的に保持し、１走査ライン分のアナログ画像信
号が蓄積された段階でデータラインに同時に出力するよ
うにしたものである。

すなわち、本発明はそれぞれＮ画素からなる複数の走
査ラインを有する表示手段を有するディスプレイ装置に
おいて、１走査ラインの画素数Ｎより少ないＭ個（Ｍは
２以上の整数）のD/A変換器と、少なくとも１走査ライ
ンに対応する入力ディジタル画像信号を記憶保持すると
共に、該入力ディジタル画像信号をＭ画素分ずつＭ個の
D/A変換器に同時に分配する動作を複数回繰り返すディ
ジタル記憶手段と、Ｍ個のD/A変換器から供給されるア
ナログ画像信号を保持する少なくとも１水平走査ライン
の画素数Ｎと同数個のサンプルホールド回路を有するア
ナログ保持手段と、このアナログ保持手段に保持された
アナログ画像信号を前記表示手段に供給する手段とを具
備することを特徴とする。

第１の態様によると、ディジタル記憶手段は、それぞ
れｎビット・N/M段で構成されるＭ個のシフトレジスタ
（ｎは入力ディジタル画像信号１画素分のビット数）を
有し、該Ｍ個のシフトレジスタから入力ディジタル画像
信号のＭ画素分をＭ個のD/A変換器に供給する。

第２の態様によると、ディジタル記憶手段は、ｎビッ
ト・Ｎ段で構成されるシフトレジスタ（ｎは入力ディジ
タル画像信号１画素分のビット数）を有し、該シフトレ
ジスタの所定のＭ個の段からディジタル画像信号をＭ画
素ずつ順次Ｍ個のD/A変換器に供給する。

第３の態様によると、ディジタル記憶手段は、それぞ
れｎビット・Ｍ段で構成されるＭ個のシフトレジスタ
（ｎは入力ディジタル画像信号１画素分のビット数）
と、該シフトレジスタの各段とＭ個のD/A変換器との間
にそれぞれ接続されたＭ個のラッチとを有する。

また、ディジタル記憶手段は、入力ディジタル画像信
号をＭ個のD/A変換器に分配するためのマルチプレクサ
を有する。

（作用）本発明では１走査ラインの入力ディジタル画像信号を
１走査ラインの画素数Ｎより少ないＭ個のD/A変換器に
複数回、例えばN/M回繰り返し入力してアナログ画像信
号に変換するため、D/A変換器の数が減少して回路規模
が縮小され、IC化に適した構成となる。

また、Ｍ個のD/A変換器の各々にディジタル画像信号
が入力される周期はＭ画素周期以上の周期であり、アナ
ログ保持手段を構成するサンプルホールド回路では、D/
A変換器の出力をＭ画素周期以上の周期でサンプルすれ
ばよいから、サンプル時間を長くとることができ、オフ
セット電圧の低減が図られる。

（実施例）以下、図面を参照して本発明の実施例を説明する。

第１の実施例第１図は本発明の第１の実施例におけるＸ駆動回路
（第１の駆動回路）の内部構成を示したものである。ま
た、第２図及び第３図は第１図の駆動回路の動作を示す
タイミング図である。

第１図に示す駆動回路は、端子11に入力される１ライ
ン分の入力ディジタル画像信号Dinを記憶保持するディ
ジタル記憶手段としてのｎビット・N/M段のＭ個のシフ
トレジスタ13、タイミング発生回路14、Ｍ個のD/A変換
器15、Ｎ個のサンプルホールド回路16及びＮ個の出力バ
ッファ17により構成される。

ここで、ｎは入力ディジタル画像信号Dinの１画素当
たりのビット数、Ｎは１水平走査ラインのビット数（こ
れは第９図におけるデータライン２の数に等しい）、Ｍ
はd/A変換器15の個数であり、この例ではｎ＝8,M＝４で
ある。

入力ディジタル画像信号Dinは、Ｍ＝４個のシフトレ
ジスタ13の初段に入力され、シフトレジスタ13の後段か
ら順次出力される。

端子12には入力ディジタル画像信号Dinに同期したク
ロック信号CKが入力され、タイミング発生回路14に供給
される。タイミング発生回路14はシフトレジスタ13への
転送クロックS₁〜S₄、サンプルホールド回路61へのサン
プルパルスP₁〜P_N及びD/A変換器15への変換用クロック
等を発生する。なお、タイミング発生回路14からD/A変
換器15への結線は図示されていない。

出力バッファ17は端子18から入力される出力イネーブ
ル信号OEによって、サンプルホールド回路16の出力を第
９図のデータライン２へ同時に出力するものである。

第２図は入力ディジタル画像信号DinとD/A変換器15の
動作及び出力イネーブル信号OEの関係を示したものであ
る。同図に示すように、Ｍ＝４個のD/A変換器15は１水
平走査ライン分の入力ディジタル画像信号Dinが入力さ
れると、連続するＭ＝４画素分のデータD_i〜D_i+3（ｉ＝
0,1,2,…Ｎ−１）を変換する動作をN/M回繰り返して、
１水平走査ライン分のD/A変換処理を終了する。但し、D
/A変換器15に入力されるディジタル画像信号は、シフト
レジスタ13を経由しているため、同図に示すように端子
１に入力されるディジタル画像信号Dinより１水平走査
期間だけ遅れる。

D/A変換器15が１水平走査ライン分のディジタル画像
信号をD/A変換し、得られたアナログ画像信号をサンプ
ルホールド回路16が保持し終わると、水平同期期間に出
力イネーブル信号OEにより出力バッファ17を介して１水
平走査ライン分のアナログ画像信号をデータラインに同
時に出力される。

この動作を第３図により詳細に説明する。第３図に示
すように、４個のシフトレジスタ13に供給される転送ク
ロックS₁〜S₄は、クロック信号CKの周期の４倍の周期で
あり、且つクロック信号CKの１周期分ずつ順次位相がず
れている。４個のシフトレジスタ13はこのような転送ク
ロックS1〜S4により転送動作し、それぞれディジタル画
像信号Dinを４画素周期で、且つ互いに１画素分ずつず
れたタイミングで初段からそれぞれ取込む。そして、シ
フトレジスタ13はディジタル画像信号を取込んだ順に終
段から出力する。

すなわち、４個のシフトレジスタ13はまず最初１〜４
画素目のデータD₀〜D₃、次に５〜８画素目のデータD₄〜
D₇、次に９〜12画素目のデータD₈〜D₁₁のように、連続
した４画素分のデータを順次取込む。一つのシフトレジ
スタに注目すると、例えばD₀,D₄,D₈,…のように４画素
毎のデータを取込み、これらを取り込んだ順に出力する
ことになる。子の様子は、４個のシフトレジスタ13の出
力を示す第３図のQ₁〜Q₄からも明らかである。なお、第
３図のQ₁〜Q₄の内容は、実際には第３図の入力ディジタ
ル画像信号Dinの１水平走査期間前のデータである。

こうして４個のシフトレジスタ13からは、それぞれ４
画素周期でディジタル画像信号のデータが出力され、こ
れらが４個のD/A変換器15によりアナログ信号に変換さ
れる。D/A変換器15から出力されるアナログ画像信号
は、サンプルホールド回路16に入力され、第３図のP₁,P
₂,P₃,…に示すサンプルパルスによりサンプリングされ
てホールドされる。

サンプルホールド回路16は第９図のＮ本のデータライ
ン２に1:1で対応しており、入力ディジタル画像信号Din
のデータD₀,D₁,D₂,…D_NをD/Aを変換したアナログ値がデ
ータライン２上に正しく供給されるようにD/A変換器15
に接続されている。すなわち、左から数えて第4k番目
（ｋ＝1,2,…Ｎ−４）のサンプルホールド回路は左から
数えて第１番目のD/A変換器に、第4k＋１番目のサンプ
ルホールド回路は第２番目のD/A変換器に、第ｋ＋２番
目のサンプルホールド回路は第３番目のD/A変換器に、
第4k＋３番目のサンプルホールド回路は第４板目のD/A
変換器に、それぞれ接続されている。

D/A変換器13で連続する４画素分のデータをD/A変換す
る動作がN/4回繰返され、Ｎ個のサンプルホールド回路1
6に１水平走査ライン分のアナログ画像信号が保持され
終わると、水平同期期間において端子18に出力イネーブ
ル信号OEが入力され、出力バッファ17がオンとなること
により、データライン２に同時にアナログ画像信号が出
力される。

上記の構成によれば、Ｘ駆動回路の構成要素の中でも
特に大きな部分を占めるD/A変換器13の数Ｍが１水平走
査ラインの画素数Ｎより少ないため、１水平走査ライン
の全画素に対応してD/A変換器を必要とする従来のＸ駆
動回路に比較して、回路規模が大きく削減される。従っ
て、IC化する場合、チップ面積を小さくすることができ
る。

また、Ｎ個のサンプルホールド回路16は、それぞれD/
A変換器13からのアナログ画像信号がＭ画素周期でゆっ
くりと入力されるため、入力のアナログ画像信号がその
ままの周期（１画素周期）でサンプルホールド回路に共
通に入力される従来の方式に比較して、サンプル時間は
Ｍ倍でよい。従って、サンプル時間短縮のためにサンプ
ル用MOSトランジスタのゲート幅を大きくしたり、ホー
ルド用キャパシタの容量を小さくする必要がないので、
サンプルホールド回路16のオフセット電圧を小さく抑え
ることができる。

第２の実施例第４図は本発明の第２の実施例に係るＸ駆動回路であ
り、第１図におけるサンプルホールド回路16及び出力バ
ッファ17に代えて、二重保持機能を有するサンプルホー
ルド回路19を用いた点が第１の実施例と異なる。

第１の実施例ではサンプルホールド回路16の出力は出
力バッファ17を介して水平同期期間中にデータラインに
転送される構成となっていた。これに対し、この第２の
実施例ではサンプルホールド回路19の二重保持機能を利
用して、次の１水平走査ラインのアナログ画像信号をサ
ンプルホールド回路19に取込んでいる間に、現ラインの
アナログ画像信号をデータラインに出力する構成となっ
ている。

従って、データラインに画像信号を出力している時間
が長くなるので、第９図のカパシタ４により多くの画像
信号電荷を蓄積でき、ノイズ電荷の影響を受けないより
高品位の表示が可能となる。また、データラインへの出
力のスルーレートを下げることができ、消費電力を低減
することができる。

第５図、第６図及び第７図は、二重保持機能を持つサ
ンプルホールド回路の具体例を示したものである。第５
図においては、まず制御信号ａにより第１のサンプル用
スイッチ51がオン状態となり、アナログ画像信号が第１
のホールド用キャパシタ53に保持される。この時、第２
のサンプル用スイッチ52はオフ状態にあり、また第２の
ホールド用キャパシタ54には１水平走査ライン前の画像
信号が保持されており、出力バッファ55を介して対応す
るデータラインに出力され続けている。１水平走査ライ
ン分の画像信号がD/A変換され終わると、水平同期期間
に制御信号ｂにより第２のサンプル用スイッチ52がオン
状態となり、それまで第１のホールド用キャパシタ53に
保持されていた画像信号が第２のキャパシタ54に転送さ
れる。

第６図においては、まず制御信号ａにより第１のサン
プル用スイッチ61がオン状態となり、アナログ画像信号
が第１のホールド用キャパシタ65に保持される。この場
合、制御信号c,c′によって第２のサンプル用スイッチ6
2はオフ状態にあり、また第２のホールド用キャパシタ6
6には１水平走査ライン前の画像信号が保持されてお
り、出力バッファ67を介して対応するデータラインに出
力され続けている。

次の１水平走査期間では、制御信号ａ′により第３の
サンプル用スイッチ63がオン状態となり、第２のホール
ド用キャパシタ66に画像信号が保持されるとともに、制
御信号c,c′が共に反転することにより第２のサンプル
用スイッチ62がオン状態、第４のサンプル用トランジス
タ64がオフ状態となって、それまで第１のホールド用キ
ャパシタ65に保持されていた画像信号が出力バッファ67
を介して出力される。

第７図においては、まず制御信号ａにより第１のサン
プル用スイッチ71がオン状態となり、アナログ画像信号
が第１のホールド用キャパシタ73に保持される。この
時、制御信号ａにより第２のサンプル用スイッチ72はオ
フ状態、また制御信号c,c′によって第１の出力バッフ
ァ75はオフ状態、第２の出力バッファ76はオン状態にあ
り、第２のホールド用キャパシタ74に保持されていた１
水平走査ライン前の画像信号が対応するデータラインに
出力され続けている。

次の１水平走査期間では、制御信号ａ′により第２の
サンプル用スイッチ72がオン状態となり、第２のホール
ド用キャパシタ74に画像信号が保持されるとともに、制
御信号c,c′が共に反転して第１の出力バッファ75はオ
ン状態、第２の出力バッファ76はオフ状態となり、第１
のホールド用キャパシタ71に保持されていた画像信号が
出力バッファ67を介して出力される。

第３の実施例次に、第８図を参照して本発明の第３の実施例を説明
する。第１図及び第４図に示した実施例では、１水平走
査ライン分の入力ディジタル画像信号を記憶保持する手
段としてＭ＝４個のシフトレジスタを用いたが、この第
３の実施例ではｎビット・Ｎ段のシフトレジスタ20を用
いている。入力ディジタル画像信号Dinは、シフトレジ
スタ20に初段から取込まれ、終段側のＭ段（この例では
Ｍ＝４）から出力され、Ｍ＝４個のD/A変換器15に入力
される。

この場合、D/A変換器15に連続したＭ画素分のディジ
タル画像信号が入力され、それに伴ないD/A変換器15か
ら出力されるアナログ画像信号が、対応するＭ個のサン
プルホールド回路16によってサンプルホールドされた
後、シフトレジスタ20がＭ回転送動作をしてから、D/A
変換器15から出力される次のＭ画素分のアナログ画像信
号が、対応するサンプルホールド回路16によってサンプ
ルホールドされる。

以下、同様の同様の動作が繰返され、サンプルホール
ド回路16に１水平走査ライン分のアナログ画像信号が保
持され終わった時点で、出力イネーブル信号OEにより水
平同期期間に出力バッファ17がオン状態となり、データ
ラインにアナログ画像信号が同時に出力される。

なお、サンプルホールド回路16及び出力バッファ17を
第２の実施例と同様の二重保持機能を持つサンプルホー
ルド回路19に置き換えてもよい。

本実施例によれば、第１及び第２の実施例と同様にD/
A変換器の数が少なくて済み、回路規模を削減できると
いう効果が得られる。

また、シフトレジスタ20にラッチ機能を持たせるか、
またはシフトレジスタ20のＭ個の出力段とD/A変換器15
との間にラッチ回路やバッファを介在させて、シフトレ
ジスタ20の転送動作中にD/A変換器15の入出力が変化し
ないようにすれば、サンプルホールド回路17のサンプル
時間を先の実施例と同様に長くとることができ、オフセ
ット電圧が小さく抑えられる。

第４の実施例第９図は本発明の第４の実施例であり、Ｘ駆動回路を
100本のデータラインを駆動する単位で集積回路化した
場合の一つの集積回路チップの回路構成を示している。
すなわち、例えば第17図に示すように一枚の表示パネル
１に対して複数個の集積回路チップ8,9,10,…が設けら
れる。また、第10図は第９図の動作を示すタイミング図
である。

第９図において、外部から同期クロックFCKとともに
入力される入力ディジタル画像信号Dinは、この例では
１画素が７ビットのデータであり、ｎビット・Ｍ段、す
なわち７ビット・20段のシフトレジスタ13に順次初段か
ら入力され、同期クロックFCKによって右方向に順次シ
フトされる。なお、入力ディジタル画像信号Dinは、第1
7図の各集積回路チップ8,9,10,…に対して同時に供給さ
れる。但し、集積回路チップ8,9,10,…にそれぞれ入力
されるディジタル画像信号Dinは、20画素分ずつ順次ず
れているものとする。同期クロックFCKは入力ディジタ
ル画像信号Dinの１画素毎に入力されるクロック信号で
あり、タイミング発生回路14にも供給される。

シフトレジスタ13のそれぞれの段の出力側には、７ビ
ットのラッチ21が設けられている。ラッチ21は入力ディ
ジタル画像信号DinがD₀〜D₁₉,D₂₀〜D₃₉,…のように20画
素分入力される毎にタイミング発生回路14から発生され
るラッチクロックLCKにより、第10図にLA₀〜LA₁₉で示す
ようにシフトレジスタ13にある20画素分のディジタル画
像信号Dinを取り込みラッチする。すなわち、一つの７
ビットラッチに注目すると、20画素おきの１画素分のデ
ィジタル画像信号を順次ラッチして行くことになる。

ラッチ21の出力側には、ラッチ21と同数（この場合、
20個）のD/A変換器15が設けられている。D/A変換器15
は、同期クロックFCKの20倍の周期（すなわちD/A変換器
15の個数倍の周期）でラッチ21から同時に入力されるデ
ィジタル値をアナログ信号に変換する。D/A変換器15か
ら出力されたアナログ画像信号は、第10図に示すサンプ
ルクロックSCK₁〜SCK₅によって直ちにサンプルホールド
回路16に保持される。

すなわち、まず最初の20画素の入力ディジタル画像信
号D₀〜D₁₉がD/A変換器15によりアナログ画像信号に変換
され、サンプルホールド回路16の右から１番目〜20番目
に保持された後、次の20画素の入力ディジタル画像信号
D₂₀〜D₃₉がD/A変換器15によりアナログ画像信号に変換
され、サンプルホールド回路16の右から21番目〜40番目
に保持される。同様の動作から５回繰返されることによ
って、D₀〜D₉₉の100画素分の入力ディジタル画像信号が
全てD/A変換器15によりアナログ画像信号に変換され、
サンプルホールド回路16に保持される。

第17図の各集積回路チップ8,9,10,…は全て同様の動
作を行なっているので、サンプルホールド回路16に100
画素分のアナログ画像信号が保持された時点では、集積
回路全体には１水平走査ライン分のアナログ画像信号が
保持されていることになる。こうしてサンプルホールド
回路16に保持されたアナログ画像信号は、サンプルホー
ルド回路16にアナログ信号が全て保持され終わった時点
で供給される図示しない出力イネーブル信号によって、
出力バッファ17を介してデータライン２へ同時に出力さ
れる。

本実施例によれば、第１〜第３の実施例と同様にD/A
変換器15の数が１水平走査ラインの画素数Ｎより少ない
上に、シフトレジスタ13およびラッチ21で構成されるデ
ィジタル記憶回路の数もＮより少ないため、集積回路化
する場合、よりチップ面積を小さくすることができる。
また、シフトレジスタ13の段数が減ることにより、消費
電力を小さく抑えることが可能である。

第５の実施例第11図は本発明の第５の実施例であり、第４と実施例
と同様にＸ駆動回路を100本のデータラインを駆動する
単位で集積回路化した場合の一つの集積回路チップの回
路構成を示している。第12図はその動作を示すタイミン
グ図である。

この実施例では第１〜第３の実施例と同様に、シフト
レジスタ13およびラッチ21は各画素に対応して設けられ
ており、その個数は第11図の例ではそれぞれ100個であ
る。この場合、集積回路チップ8,9,10,…の接続は第18
図に示すようになる。全てのシフトレジスタ13に入力デ
ィジタル画像信号Din（D₀〜D₉₉）が入力されると、外部
からのラッチクロックLCKにより第12図に示すようにDin
がラッチ21に一斉に転送される。

ラッチ21はこの例では５個ずつのブロックに分割さ
れ、その各ブロックの出力側にマルチプレクサ22が設け
られている。マルチプレクサ22の個数はこの例では20個
であり、その出力側にそれぞれD/A変換器15が設けられ
ている。マルチプレクサ22にそれぞれ入力されている５
画素分のディジタル画像信号は、ゆっくりと（最大、第
12図に示すように１水平走査ラインのディジタル画像信
号期間を１つのD/A変換器15が受け持つ入力ディジタル
画像信号の画素数で除した時間間隔で）、順次１画素分
ずつD/A変換器15に出力され、アナログ画像信号に変換
される。D/A変換器15から出力されるアナログ画像信号
は、サンプルクロックSCK₁〜SCK₅によって直ちにサンプ
ルホールド回路16に保持される。

すなわち、ラッチ21に100画素分のディジタル画像信
号がラッチされると、まず４画素おきの入力ディジタル
画像信号D₀,D₅,…がマルチプレクサ22により選択されて
D/A変換器15でアナログ画像信号に変換され、右端から
４つおきのサンプルホールド回路16に保持される。次
に、１画素ずれた４画素おきの入力ディジタル画像信号
D₁,D₆,…がマルチプレクサ22で選択されてD/A変換器15
でアナログ画像信号に変換され、右側の第２番目から４
つおきのサンプルホールド回路16に保持される。以下、
同様に入力ディジタル画像信号Dinがマルチプレクサ22
で５画素ずつ同時に選択されてD/A変換器15でアナログ
画像信号に変換された後、サンプルホールド回路16に保
持されることによって、最終的にD₀〜D₉₉の100画素分の
入力ディジタル画像信号が全てD/A変換器15によりアナ
ログ画像信号に変換され、サンプルホールド回路16に保
持される。

第18図の各集積回路チップ8,9,10,…は、第17図と同
様に全ての同様の動作を行なっているので、サンプルホ
ールド回路16に100画素分のアナログ画像信号が保持さ
れた時点では、集積回路全体では１水平走査ライン分の
アナログ画像信号が保持されていることになる。こうし
てサンプルホールド回路16に保持されたアナログ画像信
号は、サンプルホールド回路16にアナログ信号が全て保
持され終わった時点で供給される出力イネーブル信号OE
によって、出力バッファ17を介してデータライン２へ同
時に出力される。

本実施例によれば、Ｎ個のサンプルホールド回路16に
おいて１水平走査ラインのディジタル画像信号期間を一
つのD/A変換器15が受け持つ入力ディジタル画像信号の
画素数で除した時間間隔まで長くサンプル時間をとるこ
とができるので、第１〜第３の実施例と同様の効果が得
られるほか、マルチプレクサ22によってディジタル画像
信号DinをD/A変換器15に分配するため、D/A変換器15と
サンプルホールド回路16との間のアナログ信号配線が複
雑に交差することがなく、配線長が略均一となり、信号
伝達特性のばらつきが少ないという利点がある。

第６の実施例第13図は本発明の第６の実施例であり、第４および第
５の実施例と同様にＸ駆動回路を100本のデータライン
を駆動する単位で集積回路化した場合の一つの集積回路
チップの回路構成を示している。この場合の集積回路チ
ップ8,9,10,…の接続は、第17図となる。第14図は第13
図の動作を示すタイミング図であり、斜線部分は一つの
集積回路チップが受け持つ区間を示している。

この実施例ではシフトレジスタ13は第４の実施例と同
様に７ビット・20個段であるが、ラッチ21は第５の実施
例と同様に各画素に対応して設けられており、その個数
は第11図の例では100個である。シフトレジスタ13に入
力ディジタル画像信号DinがD₀〜D₁₉,D₂₀〜D₃₉,…のよう
に20画素分入力される毎に、タイミング発生回路14から
発生されるラッチクロックLCKによりラッチ21にディジ
タル画像信号が転送される。

ラッチ21に１水平走査ライン分の入力ディジタル画像
信号Din（D₉〜D₉₉）が取り込まれると、ゆっくりと、す
なわち最大第14図に示すように１水平走査ラインのディ
ジタル画像信号期間を一つのD/A変換器15が受け持つ入
力ディジタル画像信号の画素数で除した時間間隔で、20
個のD/A変換器15に順次１画素分ずつ出力され、アナロ
グ画像信号に変換される。D/A変換器15から出力される
アナログ画像信号は、サンプルクロックSCK₁〜SCK₅によ
って直ちに二重保持機能を有するサンプルホールド回路
19に保持され、全てのサンプルホールド回路19に全ての
画素のアナログ画像信号が保持されると、出力イネーブ
ル信号OEによってデータライン２に出力される。

本実施例によれば、第５の実施例と同様の効果が得ら
れるほか、シフトレジスタ13の数がＮより少ないため、
集積回路化に有利であり、消費電力も小さいという利点
がある。

第７の実施例第15図は本発明の第７の実施例であり、第６の実施例
（第13図）におけるマルチプレクサ22を除去し、ラッチ
21の出力を直接D/A変換器15に供給している。この場
合、D/A変換器15とサンプルホールド回路19との間のア
ナログ信号配線は複雑になるが、マルチプレクサがない
ために第６の実施例に比較して回路規模が縮小され、集
積回路化により有利となる。この場合の集積回路チップ
8,9,10,…の接続は、第17図となる。また、第16図は第1
5図の動作を示すタイミング図であり、斜線部分は一つ
の集積回路チップが受け持つ区間を示している。

なお、第４、５の実施例においても、サンプルホール
ド回路16を第５図〜第６図に示したような二重保持機能
を持つサンプルホールド回路19に置き換えることができ
る。

［発明の効果］本発明によれば、必要なD/A変換器の数が少なくて済
むので、回路規模が削減され、駆動回路をIC化する場合
に有利となる。

また、D/A変換器から出力されるアナログ画像信号を
サンプルホールド回路にゆっくり入力ることができるた
め、サンプルホールド回路のサンプル時間を長くとり、
オフセット電圧を小さくすることができる。これにより
画質向上を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図及び第３図は第１図の動作を説明するためのタイミン
グ図、第４図は本発明の第２の実施例を示すブロック
図、第５図、第６図及び第７図は第４図における二重保
持機能を持つサンプルホールド回路の具体例を示す図、
第８図は本発明の第３の実施例を示すブロック図、第９
図は本発明の第４の実施例を示すブロック図、第10図は
第９図の動作を説明するためのタイミング図、第11図は
本発明の第５の実施例を示すブロック図、第12図は第11
図の動作を説明するためのタイミング図、第13図は本発
明の第６の実施例を示すブロック図、第14図は第13図の
動作を説明するためのタイミング図、第15図は本発明の
第７の実施例を示すブロック図、第16図は第15図の動作
を説明するためのタイミング図、第17図および第18図は
本発明において第１の駆動回路を集積回路化した場合の
複数の集積回路チップの接続状態を示す概略図、第19図
は従来のマトリックス型液晶表示パネルを用いたディス
プレイ装置の概略構成を示す図である。１……マトリックス型液晶表示パネル２……データライン３……アドレスライン６……第１の駆動回路７……第２の駆動回路 8,9,10……集積回路チップ 11……ディジタル画像信号入力端子 13,20……シフトレジスタ（ディジタル記憶手段） 15……D/A変換器 17,19……サンプルホールド回路（アナログ保持手段） 21……ラッチ（ディジタル記憶手段） 22……マルチプレクサ

Claims

(57)【特許請求の範囲】

【請求項１】それぞれＮ画素からなる複数の走査ライン
を有する表示手段を有するディスプレイ装置において、１走査ラインの画素数Ｎより少ないＭ個（Ｍは２以上の
整数）のD/A変換器と、少なくとも１走査ラインに対応する入力ディジタル画像
信号を記憶保持すると共に、該入力ディジタル画像信号
をＭ画素分ずつ前記Ｍ個のD/A変換器に同時に分配する
動作を複数回繰り返すディジタル記憶手段と、前記D/A変換器から供給されるアナログ画像信号を保持
する少なくとも１水平走査ラインの画素数Ｎと同数個の
サンプルホールド回路を有するアナログ保持手段と、前記アナログ保持手段に保持されたアナログ画像信号を
前記表示手段に供給する手段とを具備することを特徴とするディスプレイ装置。
【請求項２】前記ディジタル記憶手段は、それぞれｎビ
ット・N/M段で構成されるＭ個のシフトレジスタ（ｎは
入力ディジタル画像信号１画素分のビット数）を有し、
該Ｍ個のシフトレジスタから前記入力ディジタル画像信
号をＭ画素分ずつ前記Ｍ個のD/A変換器に供給すること
を特徴とする請求項１に記載のディスプレイ装置。
【請求項３】前記ディジタル記憶手段は、ｎビット・Ｎ
段で構成されるシフトレジスタ（ｎは入力ディジタル画
像信号１画素分のビット数）を有し、該シフトレジスタ
の所定のＭ個の段からディジタル画像信号をＭ画素分ず
つ順次前記Ｍ個のD/A変換器に供給することを特徴とす
る請求項１記載のディスプレイ装置。
【請求項４】前記ディジタル記憶手段は、それぞれｎビ
ット・Ｍ段で構成されるＭ個のシフトレジスタ（ｎは入
力ディジタル画像信号１画素分のビット数）と、該シフ
トレジスタの各段と前記Ｍ個のD/A変換器との間にそれ
ぞれ接続されたＭ個のラッチとを有することを特徴とす
る請求項１記載のディスプレイ装置。
【請求項５】前記ディジタル記憶手段は、前記入力ディ
ジタル画像信号を前記Ｍ個のD/A変換器に分配するため
のマルチプレクサを有することを特徴とする請求項１〜
４のいずれか１項に記載のディスプレイ装置。