JP3314421B2 - ディスプレイ装置及びその駆動装置 - Google Patents
ディスプレイ装置及びその駆動装置Info
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- JP3314421B2 JP3314421B2 JP27251692A JP27251692A JP3314421B2 JP 3314421 B2 JP3314421 B2 JP 3314421B2 JP 27251692 A JP27251692 A JP 27251692A JP 27251692 A JP27251692 A JP 27251692A JP 3314421 B2 JP3314421 B2 JP 3314421B2
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Description
【0001】
【産業上の利用分野】本発明は、ディスプレイ装置及び
その駆動装置に関し、特に、アクティブマトリックス駆
動のディスプレイ装置における駆動回路の位相ずれを解
消したディスプレイ装置及びその駆動装置に関するもの
である。
その駆動装置に関し、特に、アクティブマトリックス駆
動のディスプレイ装置における駆動回路の位相ずれを解
消したディスプレイ装置及びその駆動装置に関するもの
である。
【0002】
【従来の技術】従来、液晶を用いてテレビ画像を表示す
るための液晶ディスプレイ駆動回路として、図6に示す
ような液晶ディスプレイ駆動回路が知られている。図6
において、10は入力信号端子、11はビデオ入力信号
線、12はビデオ入力信号のサンプリングスイッチ素
子、13は画素スイッチ素子、14は液晶セル、15は
同期分離回路、16はクロック発生回路、17は水平走
査シフトレジスタ、18は垂直走査シフトレジスタ、1
9は垂直方向画素ライン信号線である。
るための液晶ディスプレイ駆動回路として、図6に示す
ような液晶ディスプレイ駆動回路が知られている。図6
において、10は入力信号端子、11はビデオ入力信号
線、12はビデオ入力信号のサンプリングスイッチ素
子、13は画素スイッチ素子、14は液晶セル、15は
同期分離回路、16はクロック発生回路、17は水平走
査シフトレジスタ、18は垂直走査シフトレジスタ、1
9は垂直方向画素ライン信号線である。
【0003】次に動作の概略を説明する。入力信号端子
10から同期信号を含むビデオ入力信号が供給される
と、同期分離回路15がビデオ入力信号から同期信号を
分離して、同期信号をクロック発生回路16に供給す
る。クロック発生回路16は供給された同期信号を逓倍
してビデオ入力信号のサンプルクロックを発生し、水平
走査シフトレジスタ17に入力する。水平走査シフトレ
ジスタ17にはシフトパルスSPが加えられており、こ
のシフトパルスSPに従って、ビデオ入力信号のサンプ
ルクロックをシフトし、サンプリングスイッチ素子12
に順次に供給する。この間、入力信号端子10からのビ
デオ入力信号がビデオ入力信号線11により伝播してき
ており、水平走査シフトレジスタ17からのサンプルク
ロックによりサンプリングスイッチ素子12がオン状態
となり、それぞれの垂直方向画素ライン信号線19に取
込まれる。垂直方向画素ライン信号線19に取り込まれ
た画素信号は、垂直走査シフトレジスタ18から供給さ
れる垂直走査信号により制御される画像スイッチ素子1
3を介して各々の液晶セル14に取り込まれ、対応位置
の液晶ディスプレイの画素をビデオ信号の画素信号に従
って表示する。
10から同期信号を含むビデオ入力信号が供給される
と、同期分離回路15がビデオ入力信号から同期信号を
分離して、同期信号をクロック発生回路16に供給す
る。クロック発生回路16は供給された同期信号を逓倍
してビデオ入力信号のサンプルクロックを発生し、水平
走査シフトレジスタ17に入力する。水平走査シフトレ
ジスタ17にはシフトパルスSPが加えられており、こ
のシフトパルスSPに従って、ビデオ入力信号のサンプ
ルクロックをシフトし、サンプリングスイッチ素子12
に順次に供給する。この間、入力信号端子10からのビ
デオ入力信号がビデオ入力信号線11により伝播してき
ており、水平走査シフトレジスタ17からのサンプルク
ロックによりサンプリングスイッチ素子12がオン状態
となり、それぞれの垂直方向画素ライン信号線19に取
込まれる。垂直方向画素ライン信号線19に取り込まれ
た画素信号は、垂直走査シフトレジスタ18から供給さ
れる垂直走査信号により制御される画像スイッチ素子1
3を介して各々の液晶セル14に取り込まれ、対応位置
の液晶ディスプレイの画素をビデオ信号の画素信号に従
って表示する。
【0004】ところで、特開平2−309773号公報
の記載によれば、図6に示すような液晶ディスプレイ駆
動回路は、コンピュータ等の画像を表示する場合には、
各画素信号に対するサンプリング駆動信号の位相ずれ
が、画像の解像度を低下させるとして、そのための解決
策を提案している。すなわち、テレビ画像を形成する画
素は隣接する画素間である程度の相関性があり、ビデオ
信号がずれた画素位置の液晶セルに取り込まれて表示さ
れても、ビデオ信号と駆動信号との位相ずれによる解像
度の低下はそれほど問題とならないが、このような液晶
ディスプレイ装置をコンピュータからのディスプレイ画
像を表示する表示装置として用いる場合、コンピュータ
画像は、文字画像など各画素間の相間性はなく、サンプ
リング駆動信号の位相ずれが、画像の解像度を低下させ
るので実用にならない。そのため、特開平2−3097
73号公報に記載の「液晶ディスプレイ装置」において
は、入力信号のサンプリングに用いるシフトレジスタの
駆動クロック信号の位相を調整する位相調整回路を液晶
ディスプレイ駆動回路に設ける提案を行っている。
の記載によれば、図6に示すような液晶ディスプレイ駆
動回路は、コンピュータ等の画像を表示する場合には、
各画素信号に対するサンプリング駆動信号の位相ずれ
が、画像の解像度を低下させるとして、そのための解決
策を提案している。すなわち、テレビ画像を形成する画
素は隣接する画素間である程度の相関性があり、ビデオ
信号がずれた画素位置の液晶セルに取り込まれて表示さ
れても、ビデオ信号と駆動信号との位相ずれによる解像
度の低下はそれほど問題とならないが、このような液晶
ディスプレイ装置をコンピュータからのディスプレイ画
像を表示する表示装置として用いる場合、コンピュータ
画像は、文字画像など各画素間の相間性はなく、サンプ
リング駆動信号の位相ずれが、画像の解像度を低下させ
るので実用にならない。そのため、特開平2−3097
73号公報に記載の「液晶ディスプレイ装置」において
は、入力信号のサンプリングに用いるシフトレジスタの
駆動クロック信号の位相を調整する位相調整回路を液晶
ディスプレイ駆動回路に設ける提案を行っている。
【0005】図7は、サンプリングを行う駆動クロック
信号の位相調整回路を設けた液晶ディスプレイ駆動回路
を示す回路図である。図7において、10は入力信号端
子、11はビデオ入力信号線、12はサンプリングスイ
ッチ素子、13は画素スイッチ素子、14は液晶セル、
15は同期分離回路、16はクロック発生回路、17は
水平走査シフトレジスタ、18は垂直走査シフトレジス
タ、19は垂直方向画素ライン信号線、71は切換制御
端子、72はマルチプレクサ、73は遅延回路である。
これらの10〜19の回路要素は、図6で説明したもの
と同様な回路要素であり、各々の回路要素による動作も
同様である。
信号の位相調整回路を設けた液晶ディスプレイ駆動回路
を示す回路図である。図7において、10は入力信号端
子、11はビデオ入力信号線、12はサンプリングスイ
ッチ素子、13は画素スイッチ素子、14は液晶セル、
15は同期分離回路、16はクロック発生回路、17は
水平走査シフトレジスタ、18は垂直走査シフトレジス
タ、19は垂直方向画素ライン信号線、71は切換制御
端子、72はマルチプレクサ、73は遅延回路である。
これらの10〜19の回路要素は、図6で説明したもの
と同様な回路要素であり、各々の回路要素による動作も
同様である。
【0006】ここでは、図7に示すように、図6で示し
た液晶ディスプレイ駆動回路の回路要素に加えて、更
に、複数段の遅延回路73およびマルチプレクサ72か
らなる同期信号の位相調整回路が設けられ、この位相調
整回路により、サンプリング用の駆動クロック信号に与
える遅延時間を、切換制御端子71から与える信号によ
りマルチプレクサ72において遅延回路73の直列接続
された段数が切換えれた信号を選択するようにして、位
相の調整を行う。これにより、クロック信号の位相が調
整されることになり、画素との位相ずれを合せることが
でき、コンピュータ等からの画像信号の表示を良好に行
うことができる。
た液晶ディスプレイ駆動回路の回路要素に加えて、更
に、複数段の遅延回路73およびマルチプレクサ72か
らなる同期信号の位相調整回路が設けられ、この位相調
整回路により、サンプリング用の駆動クロック信号に与
える遅延時間を、切換制御端子71から与える信号によ
りマルチプレクサ72において遅延回路73の直列接続
された段数が切換えれた信号を選択するようにして、位
相の調整を行う。これにより、クロック信号の位相が調
整されることになり、画素との位相ずれを合せることが
でき、コンピュータ等からの画像信号の表示を良好に行
うことができる。
【0007】
【発明が解決しようとする課題】ところで、図6および
図7に示すような液晶ディスプレイ駆動回路は、その回
路構成から明らかなように、ビデオ入力信号線11に水
平方向の画素数だけの多数のサンプリングスイッチ素子
12が並列接続される。このため、各々のサンプリング
スイッチング素子12の入力容量(ソース・ゲート間容
量など)がそのままビデオ入力信号線11に分布容量と
して加わる。この結果、図8に示すように、ビデオ入力
信号線11は、分布容量(スイッチング素子12の入力
容量C)と分布抵抗(スイッチング素子12間の配線抵
抗R)とからなる分布定数回路となり、それに起因する
ビデオ入力信号の伝播遅延が生じる。このため、コンピ
ュータ画像を表示する液晶ディスプレイ装置のように、
画像の解像度を高くするため、水平方向の画素数を多く
すると、更に分布容量が大きくなり、ビデオ入力信号線
における信号伝播遅延の影響が大きくなる。
図7に示すような液晶ディスプレイ駆動回路は、その回
路構成から明らかなように、ビデオ入力信号線11に水
平方向の画素数だけの多数のサンプリングスイッチ素子
12が並列接続される。このため、各々のサンプリング
スイッチング素子12の入力容量(ソース・ゲート間容
量など)がそのままビデオ入力信号線11に分布容量と
して加わる。この結果、図8に示すように、ビデオ入力
信号線11は、分布容量(スイッチング素子12の入力
容量C)と分布抵抗(スイッチング素子12間の配線抵
抗R)とからなる分布定数回路となり、それに起因する
ビデオ入力信号の伝播遅延が生じる。このため、コンピ
ュータ画像を表示する液晶ディスプレイ装置のように、
画像の解像度を高くするため、水平方向の画素数を多く
すると、更に分布容量が大きくなり、ビデオ入力信号線
における信号伝播遅延の影響が大きくなる。
【0008】このため、ビデオ入力信号線11を伝わる
各々の画素信号に対し、サンプリングスイッチング素子
12の位置に応じて順次の伝達遅延が生じ、サンプリン
グ信号との位相誤差が位置に依存して生ずることにな
る。したがって、図7で説明したように、液晶ディスプ
レイ駆動回路において、位相調整回路を設け、同期分離
回路より分離したサンプリング用のクロック信号の位相
を画像信号の入力点で調整しただけでは不十分であり、
ビデオ入力信号線11におけるビデオ入力信号を垂直方
向画素ライン信号線19に取り込むサンプリングスイッ
チング素子12の配設位置に対応して、サンプリングク
ロックとビデオ入力信号との位相がずれるという問題が
ある。
各々の画素信号に対し、サンプリングスイッチング素子
12の位置に応じて順次の伝達遅延が生じ、サンプリン
グ信号との位相誤差が位置に依存して生ずることにな
る。したがって、図7で説明したように、液晶ディスプ
レイ駆動回路において、位相調整回路を設け、同期分離
回路より分離したサンプリング用のクロック信号の位相
を画像信号の入力点で調整しただけでは不十分であり、
ビデオ入力信号線11におけるビデオ入力信号を垂直方
向画素ライン信号線19に取り込むサンプリングスイッ
チング素子12の配設位置に対応して、サンプリングク
ロックとビデオ入力信号との位相がずれるという問題が
ある。
【0009】また、このようなビデオ入力信号線11に
おける信号伝播遅延の影響は、垂直方向に走査を行うた
めの垂直走査シフトレジスタ18から出力される制御信
号を伝播させる水平方向の画素読取り制御線70a〜7
0m(図7)においても、同様に発生する。このため、
垂直方向画素ライン信号線19からのビデオ信号を取り
込み、画素信号を液晶セル14に書込む画素スイッチ素
子13の動作タイミングに位相ずれが生じ、ビデオ信号
が所定の画素位置の液晶セルに書き込まれないという問
題が生じる。
おける信号伝播遅延の影響は、垂直方向に走査を行うた
めの垂直走査シフトレジスタ18から出力される制御信
号を伝播させる水平方向の画素読取り制御線70a〜7
0m(図7)においても、同様に発生する。このため、
垂直方向画素ライン信号線19からのビデオ信号を取り
込み、画素信号を液晶セル14に書込む画素スイッチ素
子13の動作タイミングに位相ずれが生じ、ビデオ信号
が所定の画素位置の液晶セルに書き込まれないという問
題が生じる。
【0010】図4を参照して具体的に説明する。図4
は、垂直方向走査における制御信号線による信号伝播遅
延の影響の位相ずれを説明するための液晶ディスプレイ
駆動回路の回路図である。図4において、10は入力信
号端子、11はビデオ入力信号線、12はサンプリング
スイッチ素子、13は画素スイッチ素子、14は液晶セ
ル、15は同期分離回路、17は水平走査シフトレジス
タ、18は垂直走査シフトレジスタ、19は垂直方向画
素ライン信号線である。40a〜40mは水平方向の画
素読取り制御線、41は水平走査クロック発生回路、4
2は垂直走査クロック発生回路である。
は、垂直方向走査における制御信号線による信号伝播遅
延の影響の位相ずれを説明するための液晶ディスプレイ
駆動回路の回路図である。図4において、10は入力信
号端子、11はビデオ入力信号線、12はサンプリング
スイッチ素子、13は画素スイッチ素子、14は液晶セ
ル、15は同期分離回路、17は水平走査シフトレジス
タ、18は垂直走査シフトレジスタ、19は垂直方向画
素ライン信号線である。40a〜40mは水平方向の画
素読取り制御線、41は水平走査クロック発生回路、4
2は垂直走査クロック発生回路である。
【0011】図5は液晶ディスプレイ駆動回路における
垂直走査および水平走査の動作を説明するタイミングチ
ャートである。図5に示すタイミングチャートを参照し
て、動作を説明する。入力信号端子10から同期信号を
含むビデオ入力信号が供給されると、同期分離回路15
が、ビデオ入力信号から水平同期信号および垂直同期信
号を分離し、水平走査クロック発生回路41および垂直
走査クロック発生回路42に供給する。水平走査クロッ
ク発生回路41は、水平走査スタートパルスIDDおよ
び水平走査クロックφDを発生する。垂直走査クロック
発生回路42は、垂直走査スタートパルスIDSおよび
垂直走査クロックφSを発生する。垂直走査クロック発
生回路42からの垂直走査スタートパルスIDSにより
垂直走査の開始を指示し、クロックφSにより垂直走査
シフトレジスタ18での垂直走査を行う。垂直走査シフ
トレジスタ18の出力QSiにより、i番目のラインが
選択されている間に、水平走査スタートパルスIDDに
より水平走査の開始を指示して、水平走査クロックφD
により水平走査を行う。水平走査シフトレジスタ17の
出力QDjにより、j番目の画素にビデオ入力信号の画
素信号をサンプリングする。
垂直走査および水平走査の動作を説明するタイミングチ
ャートである。図5に示すタイミングチャートを参照し
て、動作を説明する。入力信号端子10から同期信号を
含むビデオ入力信号が供給されると、同期分離回路15
が、ビデオ入力信号から水平同期信号および垂直同期信
号を分離し、水平走査クロック発生回路41および垂直
走査クロック発生回路42に供給する。水平走査クロッ
ク発生回路41は、水平走査スタートパルスIDDおよ
び水平走査クロックφDを発生する。垂直走査クロック
発生回路42は、垂直走査スタートパルスIDSおよび
垂直走査クロックφSを発生する。垂直走査クロック発
生回路42からの垂直走査スタートパルスIDSにより
垂直走査の開始を指示し、クロックφSにより垂直走査
シフトレジスタ18での垂直走査を行う。垂直走査シフ
トレジスタ18の出力QSiにより、i番目のラインが
選択されている間に、水平走査スタートパルスIDDに
より水平走査の開始を指示して、水平走査クロックφD
により水平走査を行う。水平走査シフトレジスタ17の
出力QDjにより、j番目の画素にビデオ入力信号の画
素信号をサンプリングする。
【0012】この場合、アクティブマトリクス部の水平
方向の制御線である画素読取り制御線40a〜40mに
おいては、前述の図8で説明したように、ビデオ入力信
号線11と同様に、水平方向の画素読取り制御線40a
〜40mに接続されている水平方向の画素スイッチ素子
13の入力容量Cと画素スイッチ素子間配線抵抗Rによ
り、前述の図8と同様な分布定数回路となる。このた
め、垂直走査シフトレジスタ18からの制御信号の出力
QSiは水平方向の画素読取り制御線40iにおいて伝
播遅延を生じる。例えば、図5のタイミングチャートに
おいて、上側および下側で対比して示すように、垂直走
査の出力QS1は、水平方向の1番目の画素ではQS1と
同じQS11となるが、N番目の画素の取り込み時におい
ては、QS1に対して伝播遅延してQS1Nとなる。水平
方向での画素数が多くなり、水平方向の画素スイッチ素
子13が多くなると、これによる伝播遅延が更に大きく
なり、ビデオ入力信号の画素信号が所定の画素位置の画
素セルに書き込まれず、画素抜けが生ずるという問題が
生ずる。
方向の制御線である画素読取り制御線40a〜40mに
おいては、前述の図8で説明したように、ビデオ入力信
号線11と同様に、水平方向の画素読取り制御線40a
〜40mに接続されている水平方向の画素スイッチ素子
13の入力容量Cと画素スイッチ素子間配線抵抗Rによ
り、前述の図8と同様な分布定数回路となる。このた
め、垂直走査シフトレジスタ18からの制御信号の出力
QSiは水平方向の画素読取り制御線40iにおいて伝
播遅延を生じる。例えば、図5のタイミングチャートに
おいて、上側および下側で対比して示すように、垂直走
査の出力QS1は、水平方向の1番目の画素ではQS1と
同じQS11となるが、N番目の画素の取り込み時におい
ては、QS1に対して伝播遅延してQS1Nとなる。水平
方向での画素数が多くなり、水平方向の画素スイッチ素
子13が多くなると、これによる伝播遅延が更に大きく
なり、ビデオ入力信号の画素信号が所定の画素位置の画
素セルに書き込まれず、画素抜けが生ずるという問題が
生ずる。
【0013】本発明は、このような問題を解決するため
になされたものであり、本発明の第1の目的は、ビデオ
入力信号線の分布抵抗と分布容量に起因する信号に依存
した位相ずれに対してサンプリングクロック信号の位相
を調整して、入力信号の画素信号が各画素位置で正確に
本来の表示位置に表示されるディスプレイ装置及びその
駆動装置を提供することにある。
になされたものであり、本発明の第1の目的は、ビデオ
入力信号線の分布抵抗と分布容量に起因する信号に依存
した位相ずれに対してサンプリングクロック信号の位相
を調整して、入力信号の画素信号が各画素位置で正確に
本来の表示位置に表示されるディスプレイ装置及びその
駆動装置を提供することにある。
【0014】本発明の第2の目的は、水平方向の画素数
が多い例えば液晶ディスプレイ装置において、垂直走査
出力QSiの制御信号線において分布抵抗と分布容量に
起因する伝播遅延が発生しても、その影響をなくして、
画素位置に対応する正しい表示位置の液晶セルにビデオ
信号の画素信号が書き込まれるようにしたディスプレイ
装置を提供することにある。
が多い例えば液晶ディスプレイ装置において、垂直走査
出力QSiの制御信号線において分布抵抗と分布容量に
起因する伝播遅延が発生しても、その影響をなくして、
画素位置に対応する正しい表示位置の液晶セルにビデオ
信号の画素信号が書き込まれるようにしたディスプレイ
装置を提供することにある。
【0015】
【課題を解決するための手段】上述のような目的を達成
するため、本発明の第1の特徴によるディスプレイ装置
及びその駆動装置は、アクティブマトリックス駆動のデ
ィスプレイ装置において、ビデオ信号を伝達するビデオ
信号線(11:図1)と、前記ビデオ信号線により伝達
されるビデオ信号をサンプリングする信号をアクティブ
マトリックス部の信号線に供給するシフトレジスタ(1
7)と、前記シフトレジスタを駆動するクロック信号を
シフトレジスタに伝達するクロック信号線(20)と、
前記クロック信号線に複数個以上設けられており、前記
クロック信号線により伝達されるクロック信号の位相を
順次に遅延させて、前記シフトレジスタから供給される
ビデオ信号をサンプリングする信号を前記ビデオ信号線
により伝達される伝搬遅延に対応させて遅延させる遅延
手段(22)とを備えたことを特徴とする。
するため、本発明の第1の特徴によるディスプレイ装置
及びその駆動装置は、アクティブマトリックス駆動のデ
ィスプレイ装置において、ビデオ信号を伝達するビデオ
信号線(11:図1)と、前記ビデオ信号線により伝達
されるビデオ信号をサンプリングする信号をアクティブ
マトリックス部の信号線に供給するシフトレジスタ(1
7)と、前記シフトレジスタを駆動するクロック信号を
シフトレジスタに伝達するクロック信号線(20)と、
前記クロック信号線に複数個以上設けられており、前記
クロック信号線により伝達されるクロック信号の位相を
順次に遅延させて、前記シフトレジスタから供給される
ビデオ信号をサンプリングする信号を前記ビデオ信号線
により伝達される伝搬遅延に対応させて遅延させる遅延
手段(22)とを備えたことを特徴とする。
【0016】また、本発明の第2の特徴によるディスプ
レイ装置では、アクティブマトリックス駆動のディスプ
レイ装置において、ビデオ信号を伝達するビデオ信号線
(31:図3)と、前記ビデオ信号線により伝達される
ビデオ信号をサンプリングする信号をアクティブマトリ
ックス部の信号線に供給するシフトレジスタ(17)
と、前記シフトレジスタの走査を開始指示する走査開始
信号を伝達する走査開始信号線(32)と、前記走査開
始信号線に設けられており前記走査開始信号線より伝達
される走査開始信号を一定時間遅延させる第1遅延手段
(33)と、前記ビデオ信号線に設けられており前記ビ
デオ信号線により伝達されるビデオ信号を前記第1遅延
手段で遅延させる遅延時間と同一時間遅延させる第2遅
延手段(34)とを備えたことを特徴とする。
レイ装置では、アクティブマトリックス駆動のディスプ
レイ装置において、ビデオ信号を伝達するビデオ信号線
(31:図3)と、前記ビデオ信号線により伝達される
ビデオ信号をサンプリングする信号をアクティブマトリ
ックス部の信号線に供給するシフトレジスタ(17)
と、前記シフトレジスタの走査を開始指示する走査開始
信号を伝達する走査開始信号線(32)と、前記走査開
始信号線に設けられており前記走査開始信号線より伝達
される走査開始信号を一定時間遅延させる第1遅延手段
(33)と、前記ビデオ信号線に設けられており前記ビ
デオ信号線により伝達されるビデオ信号を前記第1遅延
手段で遅延させる遅延時間と同一時間遅延させる第2遅
延手段(34)とを備えたことを特徴とする。
【0017】
【作用】本発明の第1の特徴によるディスプレイ装置及
びその駆動装置において、ビデオ信号を伝達する信号線
であるビデオ信号線(11:図1)により伝達されるビ
デオ信号に対して、シフトレジスタ(17)が当該ビデ
オ信号をサンプリングする信号をアクティブマトリック
ス部の信号線に供給する。クロック信号線(20)は、
シフトレジスタ(17)を駆動するクロック信号を当該
シフトレジスタに伝達する信号線であり、遅延手段(2
1)がクロック信号線(20)に複数個以上設けられ
て、クロック信号線により伝達されるクロック信号の位
相を順次に遅延させて、前記シフトレジスタから供給さ
れるビデオ信号をサンプリングする信号を前記ビデオ信
号線により伝達される伝搬遅延に対応させて遅延させ
る。この遅延手段(21)による遅延時間は、ビデオ信
号線(11)におけるビデオ信号の伝播遅延と対応して
調整され、ビデオ信号の伝播遅延とシフトレジスタから
出力されるサンプリング用の信号との位相ずれを解消す
る。これにより、ビデオ信号線(11)におけるビデオ
信号の伝播遅延と対応してクロック信号の位相が調整さ
れることになり、画素との位相を合せることができ、コ
ンピュータ等からの画像信号を表示を良好に行うことが
できる。
びその駆動装置において、ビデオ信号を伝達する信号線
であるビデオ信号線(11:図1)により伝達されるビ
デオ信号に対して、シフトレジスタ(17)が当該ビデ
オ信号をサンプリングする信号をアクティブマトリック
ス部の信号線に供給する。クロック信号線(20)は、
シフトレジスタ(17)を駆動するクロック信号を当該
シフトレジスタに伝達する信号線であり、遅延手段(2
1)がクロック信号線(20)に複数個以上設けられ
て、クロック信号線により伝達されるクロック信号の位
相を順次に遅延させて、前記シフトレジスタから供給さ
れるビデオ信号をサンプリングする信号を前記ビデオ信
号線により伝達される伝搬遅延に対応させて遅延させ
る。この遅延手段(21)による遅延時間は、ビデオ信
号線(11)におけるビデオ信号の伝播遅延と対応して
調整され、ビデオ信号の伝播遅延とシフトレジスタから
出力されるサンプリング用の信号との位相ずれを解消す
る。これにより、ビデオ信号線(11)におけるビデオ
信号の伝播遅延と対応してクロック信号の位相が調整さ
れることになり、画素との位相を合せることができ、コ
ンピュータ等からの画像信号を表示を良好に行うことが
できる。
【0018】また、本発明の第2の特徴によるディスプ
レイ装置においては、ビデオ信号を伝達する信号線のビ
デオ信号線(31:図3)により伝達されるビデオ信号
に対して、シフトレジスタ(17)が当該ビデオ信号線
をサンプリングする信号をアクティブマトリックス部の
信号線に供給する。走査開始信号線(32)がシフトレ
ジスタ(17)により走査を開始指示する走査開始信号
を伝達する。走査開始信号線(32)には第1遅延手段
(33)が設けられており、この第1遅延手段(30)
により前記走査開始信号線より伝達される走査開始信号
を一定時間遅延させる。また、第2遅延手段(34)が
前記ビデオ信号線(31)に設けられており、この第2
遅延手段(34)が前記ビデオ信号線により伝達される
ビデオ信号を第1遅延手段で遅延させる遅延時間と同一
時間だけ遅延させる。
レイ装置においては、ビデオ信号を伝達する信号線のビ
デオ信号線(31:図3)により伝達されるビデオ信号
に対して、シフトレジスタ(17)が当該ビデオ信号線
をサンプリングする信号をアクティブマトリックス部の
信号線に供給する。走査開始信号線(32)がシフトレ
ジスタ(17)により走査を開始指示する走査開始信号
を伝達する。走査開始信号線(32)には第1遅延手段
(33)が設けられており、この第1遅延手段(30)
により前記走査開始信号線より伝達される走査開始信号
を一定時間遅延させる。また、第2遅延手段(34)が
前記ビデオ信号線(31)に設けられており、この第2
遅延手段(34)が前記ビデオ信号線により伝達される
ビデオ信号を第1遅延手段で遅延させる遅延時間と同一
時間だけ遅延させる。
【0019】このようにして、第1遅延手段(33)お
よび第2遅延手段(34)により、ビデオ信号線(3
1)によるビデオ入力信号と走査開始信号線(32)に
よる走査開始信号とを同一時間だけ遅延させる。これに
より、ここで遅延させた遅延時間によって、アクティブ
マトリックス部の信号線に供給される信号(走査制御信
号)が最初に発生されてから信号線を伝播し、液晶セル
に画素信号を読み込むための画素スイッチ素子がオン状
態となるまでの遅延時間が確保(保証)されることとな
り、垂直走査の制御信号線により水平方向に伝播される
垂直走査出力の信号の伝播遅延の影響をなくすことがで
き、画素抜けが生ずることはない。
よび第2遅延手段(34)により、ビデオ信号線(3
1)によるビデオ入力信号と走査開始信号線(32)に
よる走査開始信号とを同一時間だけ遅延させる。これに
より、ここで遅延させた遅延時間によって、アクティブ
マトリックス部の信号線に供給される信号(走査制御信
号)が最初に発生されてから信号線を伝播し、液晶セル
に画素信号を読み込むための画素スイッチ素子がオン状
態となるまでの遅延時間が確保(保証)されることとな
り、垂直走査の制御信号線により水平方向に伝播される
垂直走査出力の信号の伝播遅延の影響をなくすことがで
き、画素抜けが生ずることはない。
【0020】
【実施例】以下、本発明の一実施例を図面を参照して具
体的に説明する。図1は本発明の第1の実施例にかかる
液晶ディスプレイ装置の要部の構成を示す駆動回路の回
路図である。図1において、10は入力信号端子、11
はビデオ入力信号線、12はビデオ入力信号のサンプリ
ングスイッチ素子、13は画素スイッチ素子、14は液
晶セル、15は同期分離回路、16はクロック発生回
路、17は水平走査シフトレジスタ、18は垂直走査シ
フトレジスタ、19は垂直方向画素ライン信号線であ
る。また、20はクロック信号線、21は第1遅延回
路、22は第2遅延回路、23はシフトレジスタを構成
するフリップフロップである。
体的に説明する。図1は本発明の第1の実施例にかかる
液晶ディスプレイ装置の要部の構成を示す駆動回路の回
路図である。図1において、10は入力信号端子、11
はビデオ入力信号線、12はビデオ入力信号のサンプリ
ングスイッチ素子、13は画素スイッチ素子、14は液
晶セル、15は同期分離回路、16はクロック発生回
路、17は水平走査シフトレジスタ、18は垂直走査シ
フトレジスタ、19は垂直方向画素ライン信号線であ
る。また、20はクロック信号線、21は第1遅延回
路、22は第2遅延回路、23はシフトレジスタを構成
するフリップフロップである。
【0021】図1の液晶ディスプレイ駆動回路の構成に
おいては、水平走査シフトレジスタ17の各シフト段を
構成するフリップフロップ23を各段毎に示しており、
この各段毎のフリップフロップ23に対応して、それぞ
れに第2遅延回路22が設けられる。入力信号端子10
から同期信号を含むビデオ入力信号が供給されると、同
期分離回路15がビデオ入力信号から同期信号を分離し
て、同期信号をクロック発生回路16に供給する。クロ
ック発生回路16は供給された同期信号を逓倍してビデ
オ入力信号のサンプルクロックを発生する。クロック発
生回路16から発生されたサンプルクロックは、第1遅
延回路21により水平走査シフトレジスタ17の入力点
での位相が調整される。そして、サンプルクロックが第
1遅延回路21により調整された後、クロック信号線2
0を介して伝播される。
おいては、水平走査シフトレジスタ17の各シフト段を
構成するフリップフロップ23を各段毎に示しており、
この各段毎のフリップフロップ23に対応して、それぞ
れに第2遅延回路22が設けられる。入力信号端子10
から同期信号を含むビデオ入力信号が供給されると、同
期分離回路15がビデオ入力信号から同期信号を分離し
て、同期信号をクロック発生回路16に供給する。クロ
ック発生回路16は供給された同期信号を逓倍してビデ
オ入力信号のサンプルクロックを発生する。クロック発
生回路16から発生されたサンプルクロックは、第1遅
延回路21により水平走査シフトレジスタ17の入力点
での位相が調整される。そして、サンプルクロックが第
1遅延回路21により調整された後、クロック信号線2
0を介して伝播される。
【0022】クロック信号線20には複数段の第2遅延
回路22が設けられており、更に、複数段の第2遅延回
路22により、ビデオ入力信号の伝播遅延に対するサン
プルクロックの位相の調整がなされる。すなわち、ビデ
オ入力信号線11における分布抵抗と分布容量により生
じるビデオ入力信号の伝播遅延による位相ずれの影響
が、水平走査シフトレジスタ17の各段のフリップフロ
ップ23に対して設けた第2遅延回路22により調整さ
れる。これにより、ビデオ入力信号線11におけるビデ
オ入力信号の伝播遅延に対して、サンプルクロックを伝
える水平走査シフトレジスタ17の各段のフリップフロ
ップの位置毎にクロック信号の位相が調整されることに
なり、ビデオ入力信号の画素信号の位置とサンプルクロ
ックの位相とが正確に調整されて、正確な対応位置の液
晶セル14に画素信号が書込まれることになる。
回路22が設けられており、更に、複数段の第2遅延回
路22により、ビデオ入力信号の伝播遅延に対するサン
プルクロックの位相の調整がなされる。すなわち、ビデ
オ入力信号線11における分布抵抗と分布容量により生
じるビデオ入力信号の伝播遅延による位相ずれの影響
が、水平走査シフトレジスタ17の各段のフリップフロ
ップ23に対して設けた第2遅延回路22により調整さ
れる。これにより、ビデオ入力信号線11におけるビデ
オ入力信号の伝播遅延に対して、サンプルクロックを伝
える水平走査シフトレジスタ17の各段のフリップフロ
ップの位置毎にクロック信号の位相が調整されることに
なり、ビデオ入力信号の画素信号の位置とサンプルクロ
ックの位相とが正確に調整されて、正確な対応位置の液
晶セル14に画素信号が書込まれることになる。
【0023】これ以降の動作は、前に説明した回路例と
同様である。すなわち、クロック発生回路16からサン
プルクロックが第1遅延回路21および第2遅延回路2
3により、その位相が調整されて水平走査シフトレジス
タ17に加えられりシフトされて、サンプリングスイッ
チ素子12に順次に供給される。この間、入力信号端子
10からのビデオ入力信号がビデオ入力信号線11によ
り伝播してきており、水平走査シフトレジスタ17から
のサンプルクロックによりサンプリングスイッチ素子1
2が順次にオン状態となり、それぞれの垂直方向画素ラ
イン信号線19に取込まれる。垂直方向画素ライン信号
線19に取り込まれた画素信号は、垂直走査シフトレジ
スタ18から供給される垂直走査信号により制御される
画像スイッチ素子13を介して各々の液晶セル14に取
り込まれ、対応位置の液晶ディスプレイの画素をビデオ
信号の画素信号に従って表示する。
同様である。すなわち、クロック発生回路16からサン
プルクロックが第1遅延回路21および第2遅延回路2
3により、その位相が調整されて水平走査シフトレジス
タ17に加えられりシフトされて、サンプリングスイッ
チ素子12に順次に供給される。この間、入力信号端子
10からのビデオ入力信号がビデオ入力信号線11によ
り伝播してきており、水平走査シフトレジスタ17から
のサンプルクロックによりサンプリングスイッチ素子1
2が順次にオン状態となり、それぞれの垂直方向画素ラ
イン信号線19に取込まれる。垂直方向画素ライン信号
線19に取り込まれた画素信号は、垂直走査シフトレジ
スタ18から供給される垂直走査信号により制御される
画像スイッチ素子13を介して各々の液晶セル14に取
り込まれ、対応位置の液晶ディスプレイの画素をビデオ
信号の画素信号に従って表示する。
【0024】図2は本発明の第2の実施例にかかる液晶
ディスプレイ装置の要部の構成を示す駆動回路の回路図
である。図1で説明した駆動回路と同様に、図2におい
て、10は入力信号端子、12はサンプリングスイッチ
素子、13は画素スイッチ素子、14は液晶セル、15
は同期分離回路、16はクロック発生回路、17は水平
走査シフトレジスタ、18は垂直走査シフトレジスタ、
19は垂直方向画素ライン信号線、20はクロック信号
線、21は第1遅延回路、23はシフトレジスタを構成
するフリップフロップをそれぞれ示している。また、2
5はビデオ入力信号線、26は第2遅延回路である。こ
こでの液晶ディスプレイ駆動回路において、ビデオ入力
信号線25における伝播遅延がさほど大きくなく、小さ
い場合には、水平走査シフトレジスタ17の各段のフリ
ップフロップ23に対応して、必ずしも各段毎に遅延回
路を必要としない。このため、例えば、図2の回路図に
示すように、1段おきに第2遅延回路26を設ける構成
でも十分に位相ずれを調整することができる。
ディスプレイ装置の要部の構成を示す駆動回路の回路図
である。図1で説明した駆動回路と同様に、図2におい
て、10は入力信号端子、12はサンプリングスイッチ
素子、13は画素スイッチ素子、14は液晶セル、15
は同期分離回路、16はクロック発生回路、17は水平
走査シフトレジスタ、18は垂直走査シフトレジスタ、
19は垂直方向画素ライン信号線、20はクロック信号
線、21は第1遅延回路、23はシフトレジスタを構成
するフリップフロップをそれぞれ示している。また、2
5はビデオ入力信号線、26は第2遅延回路である。こ
こでの液晶ディスプレイ駆動回路において、ビデオ入力
信号線25における伝播遅延がさほど大きくなく、小さ
い場合には、水平走査シフトレジスタ17の各段のフリ
ップフロップ23に対応して、必ずしも各段毎に遅延回
路を必要としない。このため、例えば、図2の回路図に
示すように、1段おきに第2遅延回路26を設ける構成
でも十分に位相ずれを調整することができる。
【0025】このようにして、ビデオ入力信号線(1
1,25)の伝播遅延に対して、サンプリングスイッチ
素子の位置に依存する位相ずれを、サンプルクロックの
位相を調整する遅延回路をクロック信号線20に沿って
適宜に設けることにより、画素信号を取り込むサンプル
クロックとビデオ入力信号との位相を調整する。これに
より、画素信号の位相を合せることができ、コンピュー
タ画像を良好に表示できる液晶ディスプレイ装置とな
る。
1,25)の伝播遅延に対して、サンプリングスイッチ
素子の位置に依存する位相ずれを、サンプルクロックの
位相を調整する遅延回路をクロック信号線20に沿って
適宜に設けることにより、画素信号を取り込むサンプル
クロックとビデオ入力信号との位相を調整する。これに
より、画素信号の位相を合せることができ、コンピュー
タ画像を良好に表示できる液晶ディスプレイ装置とな
る。
【0026】図3は本発明の第3の実施例にかかる液晶
ディスプレイ装置の要部の構成を示す駆動回路の回路図
である。図3において、10は入力信号端子、12はサ
ンプリングスイッチ素子、13は画素スイッチ素子、1
4は液晶セル、15は同期分離回路、17は水平走査シ
フトレジスタ、18は垂直走査シフトレジスタ、19は
垂直方向画素ライン信号線である。また、30a〜30
mは水平方向の画素読取り制御線、31はビデオ入力信
号線、32は水平走査開始信号線、33は第3遅延回
路、34は第4遅延回路、35は水平走査クロック発生
回路、36は垂直走査クロック発生回路である。
ディスプレイ装置の要部の構成を示す駆動回路の回路図
である。図3において、10は入力信号端子、12はサ
ンプリングスイッチ素子、13は画素スイッチ素子、1
4は液晶セル、15は同期分離回路、17は水平走査シ
フトレジスタ、18は垂直走査シフトレジスタ、19は
垂直方向画素ライン信号線である。また、30a〜30
mは水平方向の画素読取り制御線、31はビデオ入力信
号線、32は水平走査開始信号線、33は第3遅延回
路、34は第4遅延回路、35は水平走査クロック発生
回路、36は垂直走査クロック発生回路である。
【0027】図5に示したタイミングチャートをも参照
して動作を説明する。入力信号端子10から同期信号を
含むビデオ入力信号が供給されると、同期分離回路15
がビデオ入力信号から水平同期信号および垂直同期信号
を分離し、水平走査クロック発生回路35および垂直走
査クロック発生回路36に供給する。水平走査クロック
発生回路35は、水平走査スタートパルスIDDおよび
水平走査クロックφDを発生する。また、垂直走査クロ
ック発生回路36は、垂直走査スタートパルスIDSお
よび垂直走査クロックφSを発生する。垂直走査クロッ
ク発生回路36からの垂直走査スタートパルスIDSに
より垂直走査の開始が指示され、クロックφSにより垂
直走査シフトレジスタ18による垂直走査が行なわれ
る。
して動作を説明する。入力信号端子10から同期信号を
含むビデオ入力信号が供給されると、同期分離回路15
がビデオ入力信号から水平同期信号および垂直同期信号
を分離し、水平走査クロック発生回路35および垂直走
査クロック発生回路36に供給する。水平走査クロック
発生回路35は、水平走査スタートパルスIDDおよび
水平走査クロックφDを発生する。また、垂直走査クロ
ック発生回路36は、垂直走査スタートパルスIDSお
よび垂直走査クロックφSを発生する。垂直走査クロッ
ク発生回路36からの垂直走査スタートパルスIDSに
より垂直走査の開始が指示され、クロックφSにより垂
直走査シフトレジスタ18による垂直走査が行なわれ
る。
【0028】ここでの垂直走査シフトレジスタ18の出
力QSiによりi番目のラインが選択されている間にお
いて、水平走査クロック発生回路35からは水平走査ス
タートパルスIDDが発生され、水平走査の開始が指示
される。この水平走査の開始の指示により、水平走査ク
ロックφDが水平走査シフトレジスタ17に供給され、
そこから出力されるサンプルクロックにより水平走査を
行う。この場合、水平走査クロック発生回路35から発
生される水平走査スタートパルスIDDは、水平走査開
始信号線32を通して第3遅延回路33により一定時間
遅延させた後に水平走査シフトレジスタ17に供給され
る。この結果、水平走査スタートパルスIDDによる水
平走査の開始の指示は一定時間遅延させられる。
力QSiによりi番目のラインが選択されている間にお
いて、水平走査クロック発生回路35からは水平走査ス
タートパルスIDDが発生され、水平走査の開始が指示
される。この水平走査の開始の指示により、水平走査ク
ロックφDが水平走査シフトレジスタ17に供給され、
そこから出力されるサンプルクロックにより水平走査を
行う。この場合、水平走査クロック発生回路35から発
生される水平走査スタートパルスIDDは、水平走査開
始信号線32を通して第3遅延回路33により一定時間
遅延させた後に水平走査シフトレジスタ17に供給され
る。この結果、水平走査スタートパルスIDDによる水
平走査の開始の指示は一定時間遅延させられる。
【0029】一方、ビデオ入力信号線31にも第3遅延
回路33と同じ遅延時間だけ遅延させる第4遅延回路3
4が設けられており、第4遅延回路34によりビデオ入
力信号を一定時間遅延させた後にビデオ入力信号線に伝
播され、サンプリングスイッチ素子12の信号入力端に
供給される。第3遅延回路33により一定時間遅延させ
られた水平走査シフトレジスタ17からの出力QDj′
は、それぞれ対応のサンプリングスイッチ素子12の制
御端に加えられ、同じ遅延時間だけ遅延されて供給され
ているビデオ入力信号31の画素信号をサンプリング
し、対応のj番目の画素の液晶セルにビデオ入力信号の
画素信号を取り込む。
回路33と同じ遅延時間だけ遅延させる第4遅延回路3
4が設けられており、第4遅延回路34によりビデオ入
力信号を一定時間遅延させた後にビデオ入力信号線に伝
播され、サンプリングスイッチ素子12の信号入力端に
供給される。第3遅延回路33により一定時間遅延させ
られた水平走査シフトレジスタ17からの出力QDj′
は、それぞれ対応のサンプリングスイッチ素子12の制
御端に加えられ、同じ遅延時間だけ遅延されて供給され
ているビデオ入力信号31の画素信号をサンプリング
し、対応のj番目の画素の液晶セルにビデオ入力信号の
画素信号を取り込む。
【0030】このように、ここでの液晶ディイプレイ駆
動回路においては、ビデオ入力信号から同期分離回路1
5によって同期信号を取り出し、垂直走査クロック回路
36および水平走査クロック回路35により、垂直同期
のための垂直走査スタートパルスIDS,垂直走査クロ
ックφSと、水平走査のための水平走査スタートパルス
IDD,水平走査クロックφDをそれぞれ発生させる。
このとき、垂直走査シフトレジスタ18から出力される
信号QSiの伝播遅延が大きいと、図5のタイミングチ
ャートにより説明したように、水平方向に1番目とN番
目の画素では、QS1がQS11とQS1Nのようになり、
このため、QS1NがQDNに対して遅れると、QDNとタ
イミングクロックでサンプリングされたビデオ信号は、
画素に書き込まれなくなる。そこで、遅れ(td)の時
間だけ、水平走査スタートパルスIDDとビデオ入力信
号を遅延させる第3遅延回路33および第4遅延回路3
4を設ける。第3遅延回路33により水平走査スタート
パルスIDDをtdだけ遅延させてIDD′とし、ま
た、第4遅延回路34によりビデオ入力信号線31の信
号をtdだけ遅延させる。
動回路においては、ビデオ入力信号から同期分離回路1
5によって同期信号を取り出し、垂直走査クロック回路
36および水平走査クロック回路35により、垂直同期
のための垂直走査スタートパルスIDS,垂直走査クロ
ックφSと、水平走査のための水平走査スタートパルス
IDD,水平走査クロックφDをそれぞれ発生させる。
このとき、垂直走査シフトレジスタ18から出力される
信号QSiの伝播遅延が大きいと、図5のタイミングチ
ャートにより説明したように、水平方向に1番目とN番
目の画素では、QS1がQS11とQS1Nのようになり、
このため、QS1NがQDNに対して遅れると、QDNとタ
イミングクロックでサンプリングされたビデオ信号は、
画素に書き込まれなくなる。そこで、遅れ(td)の時
間だけ、水平走査スタートパルスIDDとビデオ入力信
号を遅延させる第3遅延回路33および第4遅延回路3
4を設ける。第3遅延回路33により水平走査スタート
パルスIDDをtdだけ遅延させてIDD′とし、ま
た、第4遅延回路34によりビデオ入力信号線31の信
号をtdだけ遅延させる。
【0031】これにより、水平走査シフトレジスタ17
の水平走査の開始がtdだけ遅延される。したがって、
水平走査シフトレジスタ17からの出力QD1〜QDNも
順次tdだけ遅れ、サンプリングクロックの各々の出力
QD1′〜QDN′となる。このとき、第4遅延回路34
によりビデオ入力信号もtdだけ遅延させられているの
で、それぞれ水平走査の1番目〜N番目のサンプリング
タインミグの時点で、対応するビデオ入力信号の画素信
号がサンプリングされる。これにより、伝播遅延したQ
Dijで画素信号が液晶セルに書き込まれる。このように
して、第3の実施例においては、水平方向の画素読取り
制御線30iを伝播する垂直走査信号QSiの伝播遅延
に相当する遅延時間だけ水平走査を遅延させる遅延回路
(第3遅延回路33および第4遅延回路34)を、ビデ
オ入力信号線31と水平走査スタートパルスIDDを伝
える水平走査開始信号線32に設けて、QDjのタイミ
ングをQSiに対して調整する。
の水平走査の開始がtdだけ遅延される。したがって、
水平走査シフトレジスタ17からの出力QD1〜QDNも
順次tdだけ遅れ、サンプリングクロックの各々の出力
QD1′〜QDN′となる。このとき、第4遅延回路34
によりビデオ入力信号もtdだけ遅延させられているの
で、それぞれ水平走査の1番目〜N番目のサンプリング
タインミグの時点で、対応するビデオ入力信号の画素信
号がサンプリングされる。これにより、伝播遅延したQ
Dijで画素信号が液晶セルに書き込まれる。このように
して、第3の実施例においては、水平方向の画素読取り
制御線30iを伝播する垂直走査信号QSiの伝播遅延
に相当する遅延時間だけ水平走査を遅延させる遅延回路
(第3遅延回路33および第4遅延回路34)を、ビデ
オ入力信号線31と水平走査スタートパルスIDDを伝
える水平走査開始信号線32に設けて、QDjのタイミ
ングをQSiに対して調整する。
【0032】
【発明の効果】以上、説明したように、本発明による液
晶ディスプレイ装置によれば、ビデオ信号線におけるビ
デオ信号の伝播遅延と対応してクロック信号の位相が調
整されることになり、アクティブマトリックス駆動の液
晶ディスプレイ装置におけるディスプレイ駆動回路にお
ける画素信号とそのサンプリングクロックの位相ずれを
正確に解消でき、適切な画素位置の液晶セルにビデオ入
力信号の画素信号を書き込むことができる。また、垂直
走査の制御信号線により水平方向に伝播される垂直走査
出力の信号の伝播遅延の影響をなくすことができ、画素
抜けが生ずることがなく、これにより、コンピュータ等
からの画像信号を表示を良好に行うことができ、表示画
像の解像度が向上する。
晶ディスプレイ装置によれば、ビデオ信号線におけるビ
デオ信号の伝播遅延と対応してクロック信号の位相が調
整されることになり、アクティブマトリックス駆動の液
晶ディスプレイ装置におけるディスプレイ駆動回路にお
ける画素信号とそのサンプリングクロックの位相ずれを
正確に解消でき、適切な画素位置の液晶セルにビデオ入
力信号の画素信号を書き込むことができる。また、垂直
走査の制御信号線により水平方向に伝播される垂直走査
出力の信号の伝播遅延の影響をなくすことができ、画素
抜けが生ずることがなく、これにより、コンピュータ等
からの画像信号を表示を良好に行うことができ、表示画
像の解像度が向上する。
【図1】 図1は本発明の第1の実施例にかかる液晶デ
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
【図2】 図2は本発明の第2の実施例にかかる液晶デ
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
【図3】 図3は本発明の第3の実施例にかかる液晶デ
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
ィスプレイ装置の要部の構成を示す駆動回路の回路図、
【図4】 図4は垂直方向走査における書込み制御信号
線による信号伝播遅延の影響の位相ずれを説明するため
の液晶ディスプレイ駆動回路の回路図、
線による信号伝播遅延の影響の位相ずれを説明するため
の液晶ディスプレイ駆動回路の回路図、
【図5】 図5は液晶ディスプレイ駆動回路における垂
直走査および水平走査の動作を説明するタイミングチャ
ート、
直走査および水平走査の動作を説明するタイミングチャ
ート、
【図6】 図6は従来における液晶ディスプレイ駆動回
路の構成を説明する回路図、
路の構成を説明する回路図、
【図7】 図7はサンプリングを行う駆動クロック信号
の位相調整回路を設けた液晶ディスプレイ駆動回路を示
す回路図、
の位相調整回路を設けた液晶ディスプレイ駆動回路を示
す回路図、
【図8】 図8は液晶ディスプレイ駆動回路におけるビ
デオ入力信号線の伝播遅延を説明する図である。
デオ入力信号線の伝播遅延を説明する図である。
10…入力信号端子、11,25,31…ビデオ入力信
号線、12…サンプリングスイッチ素子、13…画素ス
イッチ素子、14…液晶セル、15…同期分離回路、1
6…クロック発生回路、17…水平走査シフトレジス
タ、18…垂直走査シフトレジスタ、19…垂直方向画
素ライン信号線、20…クロック信号線、21…第1遅
延回路、22…第2遅延回路、23…フリップフロッ
プ、26…第2遅延回路、30a〜30m,40a〜4
0m,70a〜70m…水平方向の画素読取り制御線、
32…水平走査開始信号線、33…第3遅延回路、34
…第4遅延回路、35,41…水平走査クロック発生回
路、36,42…垂直走査クロック発生回路、71…切
換制御端子、72…マルチプレクサ、73…遅延回路。
号線、12…サンプリングスイッチ素子、13…画素ス
イッチ素子、14…液晶セル、15…同期分離回路、1
6…クロック発生回路、17…水平走査シフトレジス
タ、18…垂直走査シフトレジスタ、19…垂直方向画
素ライン信号線、20…クロック信号線、21…第1遅
延回路、22…第2遅延回路、23…フリップフロッ
プ、26…第2遅延回路、30a〜30m,40a〜4
0m,70a〜70m…水平方向の画素読取り制御線、
32…水平走査開始信号線、33…第3遅延回路、34
…第4遅延回路、35,41…水平走査クロック発生回
路、36,42…垂直走査クロック発生回路、71…切
換制御端子、72…マルチプレクサ、73…遅延回路。
Claims (3)
- 【請求項1】アクティブマトリックス駆動のディスプレ
イ装置において、 ビデオ信号を伝達するビデオ信号線と、 前記ビデオ信号線により伝達されるビデオ信号をサンプ
リングする信号をアクティブマトリックス部の信号線に
供給するシフトレジスタと、 前記シフトレジスタを駆動するクロック信号をシフトレ
ジスタに伝達するクロック信号線と、 前記クロック信号線に複数個以上設けられており、前記
クロック信号線により伝達されるクロック信号の位相を
順次に遅延させて、前記シフトレジスタから供給される
ビデオ信号をサンプリングする信号を前記ビデオ信号線
により伝達される伝搬遅延に対応させて遅延させる遅延
手段とを備えたことを特徴とするディスプレイ装置。 - 【請求項2】アクティブマトリックス駆動のディスプレ
イ装置において、 ビデオ信号を伝達するビデオ信号線と、 前記ビデオ信号線により伝達されるビデオ信号をサンプ
リングする信号をアクティブマトリックス部の信号線に
供給するシフトレジスタと、 前記シフトレジスタの走査を開始指示する走査開始信号
を伝達する走査開始信号線と、 前記走査開始信号線に設けられており前記走査開始信号
線より伝達される走査開始信号を一定時間遅延させる第
1遅延手段と、 前記ビデオ信号線に設けられており前記ビデオ信号線に
より伝達されるビデオ信号を前記第1遅延手段で遅延さ
せる遅延時間と同一時間遅延させる第2遅延手段と、 を備えたことを特徴とするディスプレイ装置。 - 【請求項3】アクティブマトリックス駆動のディスプレ
イ装置の駆動装置において、 ビデオ信号を伝達するビデオ信号線と、 前記ビデオ信号線により伝達されるビデオ信号をサンプ
リングする信号をアクティブマトリックス部の信号線に
供給するシフトレジスタと、 前記シフトレジスタを駆動するクロック信号をシフトレ
ジスタに伝達するクロック信号線と、 前記クロック信号線に複数個以上設けられており、前記
クロック信号線により伝達されるクロック信号の位相を
順次に遅延させて、前記シフトレジスタから供給される
ビデオ信号をサンプリングする信号を前記ビデオ信号線
により伝達される伝搬遅延に対応させて遅延させる遅延
手段とを備えたことを特徴とするディスプレイ装置の駆
動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27251692A JP3314421B2 (ja) | 1992-09-17 | 1992-09-17 | ディスプレイ装置及びその駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27251692A JP3314421B2 (ja) | 1992-09-17 | 1992-09-17 | ディスプレイ装置及びその駆動装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06105263A JPH06105263A (ja) | 1994-04-15 |
JP3314421B2 true JP3314421B2 (ja) | 2002-08-12 |
Family
ID=17514993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27251692A Expired - Fee Related JP3314421B2 (ja) | 1992-09-17 | 1992-09-17 | ディスプレイ装置及びその駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3314421B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997015041A1 (en) * | 1995-10-16 | 1997-04-24 | Kabushiki Kaisha Toshiba | Display |
JPH10268842A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | マトリクス型表示装置の駆動回路 |
KR100430093B1 (ko) * | 1998-06-27 | 2004-07-16 | 엘지.필립스 엘시디 주식회사 | 액정패널구동방법및장치 |
JP3535067B2 (ja) | 2000-03-16 | 2004-06-07 | シャープ株式会社 | 液晶表示装置 |
KR20030073073A (ko) * | 2002-03-08 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치의 게이트 구동신호 발생회로 |
KR100927262B1 (ko) * | 2002-11-20 | 2009-11-18 | 하이디스 테크놀로지 주식회사 | 액정표시장치 |
-
1992
- 1992-09-17 JP JP27251692A patent/JP3314421B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH06105263A (ja) | 1994-04-15 |
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