JP2867492B2 - Liquid crystal display device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば走査回路をパネル上に内蔵した液晶
ディスプレイ装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to, for example, a liquid crystal display device having a scanning circuit built in a panel.

〔発明の概要〕[Summary of the Invention]

本発明は走査回路に関し、信号の転送を行う手段を複
数のブロックに分割し、このブロックごとにクロック信
号の供給を行うことによって、クロック信号の供給を容
易にしてそのための電力消費も低減できるようにするも
のである。The present invention relates to a scanning circuit, and divides a means for transferring a signal into a plurality of blocks and supplies a clock signal for each of the blocks, so that the supply of the clock signal is facilitated and the power consumption for the clock signal can be reduced. It is to be.

〔従来の技術〕[Conventional technology]

液晶ディスプレイ装置等の駆動を行う回路として、例
えば第４図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。As a circuit for driving a liquid crystal display device or the like, for example, a scanning circuit as shown in FIG. 4 has been proposed (see Japanese Patent Application No. 63-163806).

すなわち図において、V_DD,V_SSへの電源スイッチング
素子P,Nの設けられたクロックドインバータが用意され
る。That is, in the drawing, a clocked inverter provided with power switching elements P and N to V _DD and V _SS is prepared.

そして例えば水平走査に用いる場合には、スイッチン
グ素子P,Nに水平画像クロック号Hc及び▲▼が供給
されると共に、入力スタート信号Hsがクロック信号Hc,
▲▼に同期して駆動される初段のクロックドインバ
ータI₁₀に供給される。さらにこのインバータI₁₀の出力
が通常構成のインバータI₁₁を介して次段に供給される
と共に、インバータI₁₁の出力がインバータI₁₀の駆動と
反転で駆動されるクロックドインバータI₁₂を介してイ
ンバータI₁₀の出力に帰還される。これによってインバ
ータI₁₀〜I₁₂にて１クロック期間のラッチが行われる。
このラッチされた信号が出力信号φ_H1として取され、こ
の出力信号φ_H1が例えば入力ビデオ信号V_1Nの水平方向
のサンプリングを行うスイッチング素子S₁のゲートに供
給される。For example, when used for horizontal scanning, the horizontal image clock signals Hc and 水平 are supplied to the switching elements P and N, and the input start signal Hs is changed to the clock signals Hc and
▲ ▼ supplied to the clocked inverter I ₁₀ of the first stage which is driven in synchronism with. Further the output of the inverter I ₁₀ is supplied to the next stage through an inverter I ₁₁ normal configuration, the output of the inverter I ₁₁ via the clocked inverter I ₁₂ driven by inverting the drive of the inverter I ₁₀ It is fed back to the output of the inverter I _10. This latch one clock period by the inverter I ₁₀ ~I ₁₂ is performed.
The latched signal is taken as the output signal phi _H1, the output signal phi _H1 is supplied to the gate of the switching element S ₁ for performing the horizontal sampling example input video signal V _1N.

さらに、次段以降、上述の回路が繰り返し設けられる
と共に、これらの回路には一段毎にクロック信号Hc,▲
▼が反転されて供給されるように構成される。Further, after the next stage, the above-described circuits are repeatedly provided, and the clock signals Hc, ▲
Is configured to be supplied inverted.

従ってこの回路に第５図A,Bに示すようなクロック信
号Hc,▲▼が供給され、同図Ｃに示すような入力ス
タート信号Hsが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φ_H1,φ_H2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S₁,S₂‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V_1Nの水平方向のサンプリングが行われる。Therefore, when a clock signal Hc, ▲ ▼ as shown in FIGS. 5A and 5B is supplied to this circuit, and an input start signal Hs as shown in FIG.
Output signals φ _H1 , φ _H2 } as shown in D, E ‥‥ are taken out. And these signals are the switching elements S ₁ , S ₂ ‥‥
The input video signal is supplied to each gate of
V _1N horizontal sampling is performed.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところが上述の従来の構成において、クロック信号H
c,▲▼の供給される信号ラインには、それぞれ、 Hc→（N₁₁,P₁₂）（N₂₂,P₂₁）（N₃₁,P₃₂）（N₄₂,P₄₁）
‥‥ ▲▼→（N₁₂,P₁₁）（N₂₁,P₂₂）（N₃₂,P₃₁）
（N₄₁,P₄₂）‥‥ のスイッチング素子のゲートが接続されている。However, in the above-described conventional configuration, the clock signal H
The signal lines supplied with c and ▲ ▼ are respectively Hc → (N ₁₁ , P ₁₂ ) (N ₂₂ , P ₂₁ ) (N ₃₁ , P ₃₂ ) (N ₄₂ , P ₄₁ )
▲ ▲ ▼ → (N ₁₂ , P ₁₁ ) (N ₂₁ , P ₂₂ ) (N ₃₂ , P ₃₁ )
The gates of the (N ₄₁ , P ₄₂ ) ‥‥ switching elements are connected.

そこでこの場合に、例えば水平方向の画素数を480と
し、各素子のサイズを、W/L＝50〔μｍ〕/7〔μｍ〕、
ゲートの厚さを600Åとすると、上述のゲートによって
構成される容量Ｃは となり、極めて大きな容量が各クロック信号のラインに
接続されていることになる。Therefore, in this case, for example, the number of pixels in the horizontal direction is 480, and the size of each element is W / L = 50 [μm] / 7 [μm],
Assuming that the thickness of the gate is 600 mm, the capacitance C constituted by the above gate is Thus, an extremely large capacity is connected to each clock signal line.

一方、各クロック及び|V_DD−V_SS|の大きさは10〜20V
程度であり、これを例えば周波数4.5MHzで駆動しようと
すると、上述の大容量では汎用のＣ−MOSドライバ等で
の駆動は困難であった。On the other hand, the magnitude of each clock and | V _DD -V _SS |
If it is attempted to drive this at a frequency of, for example, 4.5 MHz, it is difficult to drive with a large-capacity described above using a general-purpose C-MOS driver or the like.

このため特殊なクロックドライバが必要となり、また
上述の構成では駆動に具う電力消費も増大することか
ら、特に液晶ディスプレイ装置の用途を考慮した場合に
は不都合の要因となってしまうものであった。For this reason, a special clock driver is required, and in the above-described configuration, the power consumption required for driving is increased, which is a disadvantage when the application of the liquid crystal display device is considered. .

この出願はこのような点に鑑みてなされたものであ
る。The present application has been made in view of such points.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、供給されるクロック信号に従って入力スタ
ート信号が順次転送されて走査信号が形成される走査回
路をパネル上に内蔵した液晶ディスプレイ装置であっ
て、前記走査回路が、前記転送を行う手段が複数のブロ
ックに分割され、ブロック毎に前記走査信号の転送され
るときのみ前記クロック信号の供給を行うように構成さ
れ、外部からの信号をTFTでレベル変換するレベル変換
回路を前記パネルに内蔵させたことを特徴とする液晶デ
ィスプレイ装置である。The present invention is a liquid crystal display device having a scanning circuit on a panel on which an input start signal is sequentially transferred according to a supplied clock signal to form a scanning signal, wherein the scanning circuit is configured to perform the transfer. The panel is divided into a plurality of blocks, and is configured to supply the clock signal only when the scanning signal is transferred for each block, and a level conversion circuit for converting a level of an external signal by a TFT is built in the panel. A liquid crystal display device characterized in that:

〔作用〕[Action]

これによれば、転送を行う手段がブロックに分割され
ることによって、各ブロックごとのクロック信号のライ
ンに接続される容量も分割され、この駆動を汎用のＣ−
MOSドライバ等で可能とすることができると共に、これ
らが必要なときのみ駆動されることによって駆動に具う
消費電力も大幅に削減することができる。According to this, the transfer means is divided into blocks, so that the capacity connected to the clock signal line of each block is also divided, and this drive is performed by a general-purpose C-
This can be achieved by a MOS driver or the like, and since these are driven only when necessary, the power consumption required for driving can be significantly reduced.

〔実施例〕〔Example〕

第１図において、例えば上述の従来の技術で述べた走
査回路について、信号の転送を行う手段（インバータＩ
及びスイッチング素子P,N）が例えばｎ段づつ４つのブ
ロックに分割される。In FIG. 1, for example, means for transferring signals (inverter I
And the switching elements P, N) are divided into four blocks, for example, n stages at a time.

一方クロック信号Hc,▲▼がそれぞれスイッチ（1
1），（▲▼），（12），（▲▼），（13），
（▲▼），（14），（▲▼）を介してインバー
タアンプ（21），（▲▼），（22），（▲
▼），（23），（▲▼），（24），（▲▼）に
供給される。このアンプ（21），（▲▼）〜（2
4），（▲▼）からの信号がそれぞれ第１〜第４の
ブロックのクロック信号Hc,▲▼のラインに供給さ
れる。On the other hand, the clock signals Hc and ▲ ▼
1), (▲ ▼), (12), (▲ ▼), (13),
(▲ ▼), (14), (▲ ▼) through the inverter amplifier (21), (▲ ▼), (22), (▲
▼), (23), (▲ ▼), (24), (▲ ▼). This amplifier (21), (▲ ▼) ~ (2
4) and (▲ ▼) are supplied to the clock signal Hc and ▲ ▼ lines of the first to fourth blocks, respectively.

さらにスイッチ（11）〜（14）とアンプ（21）〜（2
4）との間が、それぞれ抵抗器（31）〜（34）を介して
電源端子に接続され、スイッチ（▲▼）と（▲
▼）とアンプ（▲▼）〜（▲▼）との間が、そ
れぞれ抵抗器（▲▼）〜（▲▼）を介して接地
される。Furthermore, switches (11) to (14) and amplifiers (21) to (2)
4) are connected to the power supply terminals via resistors (31) to (34), respectively, and switches (▲ ▼) and (▲
▼) and the amplifiers (▲ ▼) to (▲ ▼) are grounded via resistors (▲ ▼) to (▲ ▼), respectively.

なおスイッチ（11）〜（14）及び（▲▼）〜（▲
▼）はそれぞれ第２図ＡまたはＢに示すようにアン
ド介またはナンド回路を用いて形成される。Switches (11) to (14) and (▲ ▼) to (▲
▼) are formed by using an AND circuit or a NAND circuit as shown in FIG. 2A or 2B.

そしてこれらのスイッチ（11）〜（14）及び（▲
▼）〜（▲▼）がそれぞれ第３図Ａ〜Ｄに示すよう
な制御信号φ_B1〜φ_B4によって制御される。なおこの図
において、例えば水平方向の画素数が4nの場合には、制
御信号φ_B1〜φ_B4の全体の幅Ｔが水平の有効画素数に対
応する4n水平クロック信号分にされると共に、各制御信
号φ_B1〜φ_B4はそれぞれｎ＋２水平クロック信号とさ
れ、各制御信号の間に２水平クロック分のオーバーラッ
プが設けられる。And these switches (11) to (14) and (▲
▼) to (▲ ▼) are controlled by control signals φ _{B1 to} φ _B4 as shown in FIGS. 3A to 3D, respectively. Note in this figure, for example, when the number of pixels in the horizontal direction is 4n, along with the entire width T is the 4n horizontal clock signal component corresponding to the number of effective pixels in the horizontal control signal phi _B1 to [phi] _B4, each Each of the control signals φ _{B1 to} φ _B4 is an n + 2 horizontal clock signal, and an overlap of two horizontal clocks is provided between the control signals.

従ってこの回路において、入力スタート信号Hsが第１
ブロックの初段のクロックドインバータ▲Ｉ^（１） ₁₀▼
に供給されると、この信号Hsはアンプ（21）（▲
▼）からのクロック信号Hc,▲▼に従って転送さ
れ、順次出力信号φ_H1‥‥が出力される。そしてｎクロ
ック目にクロックドインバータ▲Ｉ^（１） _n0▼が駆動さ
れ、次のｎ＋１クロック目でクロックドインバータ▲Ｉ
^（１） _n3▼が駆動されて転送された信号Hsがラッチされ
ると共に、このとき第２ブロックのクロックドインバー
タ▲Ｉ^（２） ₁₀▼が駆動されて、信号Hsが第２ブロック
に供給される。さらにｎ＋２クロック目以後の信号Hsは
第２ブロックを転送されると共に、ｎ＋２クロック目で
クロックドインバータ▲Ｉ^（１） _n0▼が駆動されて出力
信号φ_Hnはリセットされる。Therefore, in this circuit, the input start signal Hs
Clocked inverter at the first stage of block ▲ I ⁽¹⁾ ₁₀ ▼
Is supplied to the amplifier (21) (▲
Are transferred in accordance with the clock signals Hc and ▼ from ▼), and output signals φ _H1 ‥‥ are sequentially output. Then, the clocked inverter I ⁽¹⁾ _n0 ▼ is driven at the nth clock, and the clocked inverter II at the next (n + 1) th clock.
^{(1) The} signal Hs transferred by driving the _n3 ▼ is latched, and at this time, the clocked inverter I ⁽²⁾ ₁₀ ▼ of the second block is driven, and the signal Hs is supplied to the second block. You. Further, the signal Hs after the (n + 2) th clock is transferred to the second block, and at the (n + 2) th clock, the clocked inverter I ⁽¹⁾ _n0 ▼ is driven to reset the output signal φ _Hn .

このようにして信号Hsは分割された各ブロック渡って
転送され、全体に亘っての走査が行われる。そしてこの
場合に各ブロックのクロック信号のラインには、本来の
1/4のスイッチング素子のゲートが接続されているの
で、それによる容量も1/4となり、アンプ（21）〜（2
4）及び（▲▼）〜（▲▼）による駆動を容易
に行うことができる。In this way, the signal Hs is transferred across each of the divided blocks, and scanning is performed over the entire block. In this case, the clock signal line of each block is
Since the gates of the 1/4 switching elements are connected, the capacitance resulting therefrom also becomes 1/4, and the amplifiers (21) to (2)
4) and driving by (▲ ▼) to (▲ ▼) can be easily performed.

またスイッチ（11）〜（14），（▲▼）〜（▲
▼）がオフの状態では抵抗器（31）〜（34），（▲
▼）〜（▲▼）の作用によってインバータアンプ
（21）〜（24）の出力が低電位、インバータアンプ（▲
▼）〜（▲▼）の出力が高電位になり、これに
よって走査回路の出力信号はリセット状態に固定され
る。Switches (11) to (14), (▲ ▼) to (▲
When ▼) is off, resistors (31) to (34), (▲
The outputs of the inverter amplifiers (21) to (24) are at a low potential due to the action of (▼) to (▲ ▼).
The outputs from ▼) to (▲ ▼) become high potential, whereby the output signal of the scanning circuit is fixed in the reset state.

こうして上述の回路によれば、転送を行う手段がブロ
ックに分割されることによって、各ブロックごとのクロ
ック信号のラインに接続される容量も分割され、この駆
動を汎用のＣ−MOSドライバ等で可能にすることができ
ると共に、これらが必要なときのみ駆動されることによ
って駆動に具う消費電力も大幅に削減することができる
ものである。In this way, according to the above-described circuit, by dividing the transfer means into blocks, the capacitance connected to the clock signal line of each block is also divided, and this drive can be performed by a general-purpose C-MOS driver or the like. In addition to these, when these are driven only when necessary, the power consumption required for driving can be significantly reduced.

またこれによれば、駆動をTFTで行うことも可能にな
り、ドライバを液晶ディスプレイ装置のパネル上に内蔵
させることが可能になると共に、このTFTでレベル変換
も行うようにすれば、外部からはTTLレベルでの信号の
供給が可能になる。According to this, the driving can be performed by a TFT, and the driver can be built in the panel of the liquid crystal display device. In addition, if the level conversion is also performed by the TFT, it can be externally provided. It is possible to supply signals at the TTL level.

さらにこの装置によれば、表示の高解像度化を容易に
実現することができる。Further, according to this device, it is possible to easily realize a high resolution display.

なお以上の説明で具体的な転送手段の構成は上述の例
に限定されるものではなく、特にクロック信号での回路
の駆動を行うと共に、単発のパルスを転送して走査信号
を形成する場合に適用できるものである。In the above description, the specific configuration of the transfer means is not limited to the above-described example, and particularly when the circuit is driven by a clock signal and a single pulse is transferred to form a scanning signal. Applicable.

〔発明の効果〕〔The invention's effect〕

この発明によれば、転送を行う手段がブロックに分割
されることによって、各ブロックごとのクロック信号の
ラインに接続される容量も分割され、この駆動を汎用の
Ｃ−MOSドライバ等で可能とすることができると共に、
これらが必要なときのみ駆動されることによって駆動に
具う消費電力も大幅に削減することができるようになっ
た。According to the present invention, since the transfer means is divided into blocks, the capacitance connected to the clock signal line for each block is also divided, and this drive can be performed by a general-purpose C-MOS driver or the like. While being able to
By driving them only when necessary, the power consumption required for driving can be greatly reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明による走査回路の一例の構成図、第２図
はスイッチの具体例の構成図、第３図はタイミングチャ
ート図、第４図は従来の回路の構成図、第５図はタイミ
ングチャート図である。 （11）〜（14），（▲▼）〜（▲▼）はスイッ
チ、（21）〜（24），（▲▼）〜（▲▼）イン
バータアンプ、（31）〜（34），（▲▼）〜（▲
▼）は抵抗器、Ｉはインバータ、P,N,Sはスイッチン
グ素子である。FIG. 1 is a block diagram of an example of a scanning circuit according to the present invention, FIG. 2 is a block diagram of a specific example of a switch, FIG. 3 is a timing chart, FIG. 4 is a block diagram of a conventional circuit, and FIG. It is a timing chart figure. (11) to (14), (▲ ▼) to (▲ ▼) are switches, (21) to (24), (▲ ▼) to (▲ ▼) inverter amplifiers, (31) to (34), (▲ ▼) ~ (▲
▼) is a resistor, I is an inverter, and P, N, S are switching elements.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】供給されるクロック信号に従って入力スタ
ート信号が順次転送されて走査信号が形成される走査回
路をパネル上に内蔵した液晶ディスプレイ装置であっ
て、 前記走査回路が、前記転送を行う手段が複数のブロック
に分割され、ブロック毎に前記走査信号の転送されると
きのみ前記クロック信号の供給を行うように構成され、 外部からの信号をTFTでレベル変換するレベル変換回路
を前記パネルに内蔵させたことを特徴とする液晶ディス
プレイ装置。1. A liquid crystal display device having a scanning circuit on a panel in which an input start signal is sequentially transferred in accordance with a supplied clock signal to form a scanning signal, wherein the scanning circuit performs the transfer. Is divided into a plurality of blocks, and the clock signal is supplied only when the scanning signal is transferred for each block, and a level conversion circuit for converting a level of an external signal by a TFT is built in the panel. A liquid crystal display device, characterized in that: