JP2838951B2 - インサーキット・エミュレータのｒｅａｄｙ信号補償回路 - Google Patents
インサーキット・エミュレータのｒｅａｄｙ信号補償回路Info
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- JP2838951B2 JP2838951B2 JP4292824A JP29282492A JP2838951B2 JP 2838951 B2 JP2838951 B2 JP 2838951B2 JP 4292824 A JP4292824 A JP 4292824A JP 29282492 A JP29282492 A JP 29282492A JP 2838951 B2 JP2838951 B2 JP 2838951B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータのＲＥＡＤＹ信号補償回路に関し、特にマイクロ
コンピュータ用インサーキット・エミュレータ内におい
て構成されるＲＥＡＤＹ信号補償回路に関する。
レータのＲＥＡＤＹ信号補償回路に関し、特にマイクロ
コンピュータ用インサーキット・エミュレータ内におい
て構成されるＲＥＡＤＹ信号補償回路に関する。
【０００２】
【従来の技術】マイクロ・コンピュータを利用した応用
システムにおいて、マイクロコンピュータが生成する基
本バス・サイクルに対し、長いアクセス・タイムを要求
するＩ／Ｏ装置を使用する場合、正常な読み込み／書き
込みを実現するためには、前記Ｉ／Ｏ装置にアクセスす
るときのみ基本バスサイクルを延長する技術が必要であ
る。このようなバス・サイクルを延長する機能としてＲ
ＥＡＤＹ機能がある。ＲＥＡＤＹ機能とは、マイクロコ
ンピュータ（以下ＣＰＵと称する）基本バス・サイクル
内にメモリやＩ／Ｏがデータの読み込み／書き込み動作
が終了しないときに基本バス・サイクルの延長を要求す
る信号である。
システムにおいて、マイクロコンピュータが生成する基
本バス・サイクルに対し、長いアクセス・タイムを要求
するＩ／Ｏ装置を使用する場合、正常な読み込み／書き
込みを実現するためには、前記Ｉ／Ｏ装置にアクセスす
るときのみ基本バスサイクルを延長する技術が必要であ
る。このようなバス・サイクルを延長する機能としてＲ
ＥＡＤＹ機能がある。ＲＥＡＤＹ機能とは、マイクロコ
ンピュータ（以下ＣＰＵと称する）基本バス・サイクル
内にメモリやＩ／Ｏがデータの読み込み／書き込み動作
が終了しないときに基本バス・サイクルの延長を要求す
る信号である。
【０００３】従来、図１１の様に、インサーキット・エ
ミュレータ（以下、ＩＥと略）６内には、ＲＥＡＤＹ信
号を補償する回路はなく、ＲＥＡＤＹ信号は、応用シス
テム７上において、Ｉ／Ｏ装置２のアドレスがアクセス
された際、そのアドレスをデコーダ８でデコードし、そ
のデコードされた情報をもとにＲＥＡＤＹ回路３により
ＲＥＡＤＹ信号９を生成している。
ミュレータ（以下、ＩＥと略）６内には、ＲＥＡＤＹ信
号を補償する回路はなく、ＲＥＡＤＹ信号は、応用シス
テム７上において、Ｉ／Ｏ装置２のアドレスがアクセス
された際、そのアドレスをデコーダ８でデコードし、そ
のデコードされた情報をもとにＲＥＡＤＹ回路３により
ＲＥＡＤＹ信号９を生成している。
【０００４】この応用システム７上で生成されたＲＥＡ
ＤＹ信号は応用システム７よりケーブル経由で、ＩＥ６
内のＣＰＵ４に入力されており、応用システム７未使用
時などは、ＲＥＡＤＹ信号９の必要はなく、ＩＥ６内の
ＲＥＡＤＹ制御回路５により応用システムからのＴＲＥ
ＡＤＹ信号９は、無視される構成になっている。ＲＥＡ
ＤＹ制御回路５の出力信号とＴＲＥＡＤＹ信号とは、Ａ
ＮＤゲート１０を介して、ＣＰＵ４に入力される。
ＤＹ信号は応用システム７よりケーブル経由で、ＩＥ６
内のＣＰＵ４に入力されており、応用システム７未使用
時などは、ＲＥＡＤＹ信号９の必要はなく、ＩＥ６内の
ＲＥＡＤＹ制御回路５により応用システムからのＴＲＥ
ＡＤＹ信号９は、無視される構成になっている。ＲＥＡ
ＤＹ制御回路５の出力信号とＴＲＥＡＤＹ信号とは、Ａ
ＮＤゲート１０を介して、ＣＰＵ４に入力される。
【０００５】
【発明が解決しようとする課題】ＣＰＵにおいてメモリ
・リードの場合、アドレス出力及び制御信号出力からデ
ータ取り込みまでの時間と、アドレス出力及び制御信号
出力からＲＥＡＤＹが判定されるまでの時間とでは、後
者の方が短い時間で判定しなくてはならないため、ＲＥ
ＡＤＹ信号９の生成（出力のタイミング）は厳しく大変
難しい技術である。
・リードの場合、アドレス出力及び制御信号出力からデ
ータ取り込みまでの時間と、アドレス出力及び制御信号
出力からＲＥＡＤＹが判定されるまでの時間とでは、後
者の方が短い時間で判定しなくてはならないため、ＲＥ
ＡＤＹ信号９の生成（出力のタイミング）は厳しく大変
難しい技術である。
【０００６】前述の従来の技術の問題として、ＩＥ６と
応用システム７間の信号伝達遅延時間がある。現在ＩＥ
６と応用システム７は、ケーブル１を使用して接続して
いるのであるが、このケーブル接続が信号伝達遅延時間
の原因になっている。
応用システム７間の信号伝達遅延時間がある。現在ＩＥ
６と応用システム７は、ケーブル１を使用して接続して
いるのであるが、このケーブル接続が信号伝達遅延時間
の原因になっている。
【０００７】この遅延で、応用システムからのデータを
読み込む際において、図１３の様に、基本バス・サイク
ルのリードのタイミングＴに応用システムからのデータ
入力が間に合わず、ＣＰＵがデータを読み込めなくな
る。
読み込む際において、図１３の様に、基本バス・サイク
ルのリードのタイミングＴに応用システムからのデータ
入力が間に合わず、ＣＰＵがデータを読み込めなくな
る。
【０００８】このためＲＥＡＤＹ信号が必要になるのだ
が、応用システム上で生成されているＲＥＡＤＹ信号
は、応用システム内においても基本バス・サイクルにお
いて、ＲＥＡＤＹ信号のタイミング条件は厳しい。この
信号をケーブル及び、バッファを介してＩＣＥ内のＣＰ
Ｕに入力するので、リード・タイミングは更に厳しくな
り、応用システムからのＲＥＡＤＹ信号（以後、ＴＲＥ
ＡＤＹと略）は、図１４に示されるセット・アップ時間
Ｔ１を満足できない場合が生じる。
が、応用システム上で生成されているＲＥＡＤＹ信号
は、応用システム内においても基本バス・サイクルにお
いて、ＲＥＡＤＹ信号のタイミング条件は厳しい。この
信号をケーブル及び、バッファを介してＩＣＥ内のＣＰ
Ｕに入力するので、リード・タイミングは更に厳しくな
り、応用システムからのＲＥＡＤＹ信号（以後、ＴＲＥ
ＡＤＹと略）は、図１４に示されるセット・アップ時間
Ｔ１を満足できない場合が生じる。
【０００９】このため、図１５のＲＥＡＤＹ信号は判定
されず、ＣＰＵに基本バス・サイクルの延長を要求でき
ないという問題が起こる。この問題が生じることによ
り、ＩＥ内のＣＰＵは、応用システムからの命令及び、
データが正しく読み込めず、ＩＥは、ディバッグ不能な
どの動作不良や機能停止などの障害が起こる。この問題
は、ＣＰＵの動作周波数が上がるにつれて重要度を増し
ている。
されず、ＣＰＵに基本バス・サイクルの延長を要求でき
ないという問題が起こる。この問題が生じることによ
り、ＩＥ内のＣＰＵは、応用システムからの命令及び、
データが正しく読み込めず、ＩＥは、ディバッグ不能な
どの動作不良や機能停止などの障害が起こる。この問題
は、ＣＰＵの動作周波数が上がるにつれて重要度を増し
ている。
【００１０】
【課題を解決するための手段】本発明のインサーキット
・エミュレータのＲＥＡＤＹ信号補償回路の構成は、イ
ンサーキット・エミュレータ内に、一定周期の信号を入
力してＲＥＡＤＹサンプリングのタイミング信号を生成
する第１の回路と、特定アドレスがアクセスされたこと
を示す第２の回路と、前記第１，第２の回路から出力さ
れる信号の論理積によりＲＥＡＤＹ補償信号を生成する
回路とを備えることを特徴とする。
・エミュレータのＲＥＡＤＹ信号補償回路の構成は、イ
ンサーキット・エミュレータ内に、一定周期の信号を入
力してＲＥＡＤＹサンプリングのタイミング信号を生成
する第１の回路と、特定アドレスがアクセスされたこと
を示す第２の回路と、前記第１，第２の回路から出力さ
れる信号の論理積によりＲＥＡＤＹ補償信号を生成する
回路とを備えることを特徴とする。
【００１１】
【実施例】次に本発明について、図面を参照して説明す
る。本発明の第１の実施例において、ＣＰＵはＮＥＣ製
のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用している。
このＣＰＵの１クロック・サイクルは、図１２の様に、
６２．５ｎｓである。
る。本発明の第１の実施例において、ＣＰＵはＮＥＣ製
のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用している。
このＣＰＵの１クロック・サイクルは、図１２の様に、
６２．５ｎｓである。
【００１２】まず、ＲＥＡＤＹ信号は、図１４にあるよ
うに、セット・アップ・タイム（−８ｎｓ）、ホールド
（２０ｎｓ）、アクティブ設定時間（２０ｎｓ）であ
り、セット・アップ・タイム、サンプル・タイム、ホー
ルド時間の間は、ロー（またはハイ）レベルで固定しな
ければならない仕様である。ＲＥＡＤＹ信号が入力さ
れ、サンプル・タイムで判定されると、ＣＰＵの基本サ
イクルが１クロック・サイクル分（ＴＷ）延長される。
うに、セット・アップ・タイム（−８ｎｓ）、ホールド
（２０ｎｓ）、アクティブ設定時間（２０ｎｓ）であ
り、セット・アップ・タイム、サンプル・タイム、ホー
ルド時間の間は、ロー（またはハイ）レベルで固定しな
ければならない仕様である。ＲＥＡＤＹ信号が入力さ
れ、サンプル・タイムで判定されると、ＣＰＵの基本サ
イクルが１クロック・サイクル分（ＴＷ）延長される。
【００１３】また、ＲＥＡＤＹサンプリング・タイミン
グ信号生成回路において、ＣＰＵからのタイミング信号
生成回路で使用する一定周期の信号はＡＳＴＢ信号とし
た。このＡＳＴＢ信号は、アドレス情報を外部ラッチに
ラッチする為に出力される信号で、約１／２クロック・
サイクルで出力される。
グ信号生成回路において、ＣＰＵからのタイミング信号
生成回路で使用する一定周期の信号はＡＳＴＢ信号とし
た。このＡＳＴＢ信号は、アドレス情報を外部ラッチに
ラッチする為に出力される信号で、約１／２クロック・
サイクルで出力される。
【００１４】図１は本発明の第１の実施例のインサーキ
ット・エミュレータのＲＥＡＤＹ信号補償回路を示す回
路図、図２は図１の動作を示す出力波形図である。
ット・エミュレータのＲＥＡＤＹ信号補償回路を示す回
路図、図２は図１の動作を示す出力波形図である。
【００１５】図１，図２において、本実施例のインサー
キット・エミュレータ２０内のタイミング信号を生成す
る回路があり、ＣＰＵからのＡＳＴＢ信号と外部クロッ
ク信号（以後、クロックと略）を用い、本実施例のタイ
ミング信号であるＤＳＴＢ信号１０を生成する。
キット・エミュレータ２０内のタイミング信号を生成す
る回路があり、ＣＰＵからのＡＳＴＢ信号と外部クロッ
ク信号（以後、クロックと略）を用い、本実施例のタイ
ミング信号であるＤＳＴＢ信号１０を生成する。
【００１６】第２の回路１３は、指定アドレスが入力さ
れると信号を出力する。この信号がＲＳＴＢ信号１１で
ある。ＤＳＴＢ信号１０とＲＳＴＢ信号１１とのＮＡＮ
ＤをＮＡＮＤゲート１４でとる。これから出力された信
号１５がＩＥ内のＲＥＡＤＹ補償信号（以後、ＩＲＥＡ
ＤＹと略）となる。この信号と応用システムからのＴＲ
ＥＡＤＹ１６のＡＮＤをＡＮＤゲート１７でとり、ＲＥ
ＡＤＹ信号１８とし、ＣＰＵ１９に入力する。
れると信号を出力する。この信号がＲＳＴＢ信号１１で
ある。ＤＳＴＢ信号１０とＲＳＴＢ信号１１とのＮＡＮ
ＤをＮＡＮＤゲート１４でとる。これから出力された信
号１５がＩＥ内のＲＥＡＤＹ補償信号（以後、ＩＲＥＡ
ＤＹと略）となる。この信号と応用システムからのＴＲ
ＥＡＤＹ１６のＡＮＤをＡＮＤゲート１７でとり、ＲＥ
ＡＤＹ信号１８とし、ＣＰＵ１９に入力する。
【００１７】図５，図６は、図１の本回路における基本
サイクルの生成回路（第１の回路１２）とその出力図で
ある。図５において、本回路は、Ｄ型フリップフロップ
（Ｄ−ＦＦ）を４段に組み合わせた回路になっている。
サイクルの生成回路（第１の回路１２）とその出力図で
ある。図５において、本回路は、Ｄ型フリップフロップ
（Ｄ−ＦＦ）を４段に組み合わせた回路になっている。
【００１８】第１乃至第４段目のＤ型フリップフロップ
５０，５１，５２，５３と、ＯＲゲート５４とを有す
る。第１段目のＤ型フリップフロップ５０のＤ入力に
は、ＡＳＴＢ信号入力端子５５が接続され、クロック入
力にはＣＬＫ信号入力端子５６が接続される。フリップ
フロップ５３のＱ４出力には、ＤＳＴＢ信号出力端子５
７が出力される。
５０，５１，５２，５３と、ＯＲゲート５４とを有す
る。第１段目のＤ型フリップフロップ５０のＤ入力に
は、ＡＳＴＢ信号入力端子５５が接続され、クロック入
力にはＣＬＫ信号入力端子５６が接続される。フリップ
フロップ５３のＱ４出力には、ＤＳＴＢ信号出力端子５
７が出力される。
【００１９】図６において、図５における各部の信号が
示されている。
示されている。
【００２０】ＡＳＴＢ信号はＣＰＵから一定周期で出力
されているので、これを使用する事で自らの回路におい
て一定周期の信号を生成する必要がない。その動作は次
のようである。
されているので、これを使用する事で自らの回路におい
て一定周期の信号を生成する必要がない。その動作は次
のようである。
【００２１】（１）Ｄ−ＦＦ５０にＡＳＴＢ信号とクロ
ック信号とを入力すると、クロックの立ち上がりで１ク
ロック・サイクルの信号Ｑ１が出力される。
ック信号とを入力すると、クロックの立ち上がりで１ク
ロック・サイクルの信号Ｑ１が出力される。
【００２２】出力信号Ｑ１をＤ−ＦＦ５１に入力する
と、クロックの立ち下がりで信号Ｑ１より約１／２クロ
ック・サイクル遅れた１クロック・サイクルの信号Ｑ２
が出力される。
と、クロックの立ち下がりで信号Ｑ１より約１／２クロ
ック・サイクル遅れた１クロック・サイクルの信号Ｑ２
が出力される。
【００２３】信号Ｑ２をＤ−ＦＦ５２に入力すると、ク
ロックの立ち上がりで信号Ｑ２より約１／２クロックサ
イクル遅れた１クロック・サイクルの信号Ｑ３が出力さ
れる。
ロックの立ち上がりで信号Ｑ２より約１／２クロックサ
イクル遅れた１クロック・サイクルの信号Ｑ３が出力さ
れる。
【００２４】信号Ｑ１と信号Ｑ３のＯＲをとりＤ−ＦＦ
５３に入力することにより、ＤＳＴＢ（Ｑ４）信号を出
力する。
５３に入力することにより、ＤＳＴＢ（Ｑ４）信号を出
力する。
【００２５】図７，図８は、特定のアドレスが指定され
た時にＲＳＴＢ信号を出力する回路（図１の第２の回
路）とその出力波形図である。図７において、この回路
は、指定アドレスを記憶しておくＲＡＭ７０とＤ−ＦＦ
７１，７２との組み合わせ回路である。
た時にＲＳＴＢ信号を出力する回路（図１の第２の回
路）とその出力波形図である。図７において、この回路
は、指定アドレスを記憶しておくＲＡＭ７０とＤ−ＦＦ
７１，７２との組み合わせ回路である。
【００２６】図７において、本第２の回路は、ランダム
・アクセス・メモリ（ＲＡＭ）７０と、Ｄ型フリップフ
ロップ７１，７２と、ＣＬＫ１４入力端子，Ｗ／Ｒ信号
７３，アドレス７５の各入力端子と、ＲＳＴＢ出力信号
７６の端子を有する。
・アクセス・メモリ（ＲＡＭ）７０と、Ｄ型フリップフ
ロップ７１，７２と、ＣＬＫ１４入力端子，Ｗ／Ｒ信号
７３，アドレス７５の各入力端子と、ＲＳＴＢ出力信号
７６の端子を有する。
【００２７】図８において、図７の各部の信号が示され
ており、特定アドレス指定あり時間Ｔ８，特定アドレス
指定なし時間Ｔ９が示されている。図８において、その
動作は、次のようである。
ており、特定アドレス指定あり時間Ｔ８，特定アドレス
指定なし時間Ｔ９が示されている。図８において、その
動作は、次のようである。
【００２８】ＲＡＭ７０をゼロ・クリアしておき、Ｗ
（反転値）／Ｒ信号７３により、ライト状態にする。そ
して、指定のアドレスに、ＤＩＮ端子よりデータを書き
込む。
（反転値）／Ｒ信号７３により、ライト状態にする。そ
して、指定のアドレスに、ＤＩＮ端子よりデータを書き
込む。
【００２９】書き込み終了後、ＲＡＭ７０をリード状態
にする。
にする。
【００３０】特定のアドレスが指定されたら、特定アド
レス内のデータがＤＯＵＴ７７よりハイ・レベルとして
出力される。
レス内のデータがＤＯＵＴ７７よりハイ・レベルとして
出力される。
【００３１】この信号をＤ−ＦＦ７１が受け、出力信号
Ｑ５を出力する。
Ｑ５を出力する。
【００３２】出力信号Ｑ５をＤ−ＦＦ７２に入力してク
ロックを用いて、ＲＳＴＢ（Ｑ６）信号７６を出力す
る。
ロックを用いて、ＲＳＴＢ（Ｑ６）信号７６を出力す
る。
【００３３】また、指定以外のアドレスの時はＤＯＵＴ
７７は、ロー・レベルになっている。
７７は、ロー・レベルになっている。
【００３４】応用システム未使用、ＲＥＡＤＹ信号未使
用時には、ＲＥＡＤＹ信号としては、無視されるような
構成になっている。
用時には、ＲＥＡＤＹ信号としては、無視されるような
構成になっている。
【００３５】本発明の実施例によれば、インサーキット
・エミュレータの基本バス・サイクルを延長させるＲＥ
ＡＤＹ信号を補償する回路において、ＲＥＡＤＹサンプ
リングのタイミング信号生成回路と、特定アドレスがア
クセスされたことを示す回路、これらの信号を論理積に
よりＲＥＡＤＹ補償信号を生成する回路を備えることを
特徴とするインサーキット・エミュレータのＲＥＡＤＹ
信号補償回路が得られる。
・エミュレータの基本バス・サイクルを延長させるＲＥ
ＡＤＹ信号を補償する回路において、ＲＥＡＤＹサンプ
リングのタイミング信号生成回路と、特定アドレスがア
クセスされたことを示す回路、これらの信号を論理積に
よりＲＥＡＤＹ補償信号を生成する回路を備えることを
特徴とするインサーキット・エミュレータのＲＥＡＤＹ
信号補償回路が得られる。
【００３６】次に本発明の第２の実施例について図面を
用いて説明する。本第２の実施例においても、ＣＰＵは
ＮＥＣ製のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用す
る。本実施例のタイミング信号生成回路で使用する一定
周期の信号はＢＳ［２：０］信号とした。ＢＳ［２：
０］（以下、ＢＳと略）信号は、現在のバス・サイクル
が何であるかを、外部バス・コントローラに知らせるス
テータス信号である。外部バス・コントローラは、この
信号をデコードして、メモリやＩ／Ｏをアクセスするた
めの制御信号を発生している。
用いて説明する。本第２の実施例においても、ＣＰＵは
ＮＥＣ製のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用す
る。本実施例のタイミング信号生成回路で使用する一定
周期の信号はＢＳ［２：０］信号とした。ＢＳ［２：
０］（以下、ＢＳと略）信号は、現在のバス・サイクル
が何であるかを、外部バス・コントローラに知らせるス
テータス信号である。外部バス・コントローラは、この
信号をデコードして、メモリやＩ／Ｏをアクセスするた
めの制御信号を発生している。
【００３７】本第２の実施例の全体的な構成は、図３の
様であり、第３の回路２０が第１の実施例と異なってい
る。その他は、同様である。図４に示すように、ＢＳＴ
Ｂ信号２１とＲＳＴＢ信号１１のＡＮＤをとり、ＩＲＥ
ＡＤＹ信号１５とする。この信号と応用システムからの
ＲＥＡＤＹ信号１６とのＯＲをとり、ＲＥＡＤＹ信号１
８としてＣＰＵ１９に入力する。
様であり、第３の回路２０が第１の実施例と異なってい
る。その他は、同様である。図４に示すように、ＢＳＴ
Ｂ信号２１とＲＳＴＢ信号１１のＡＮＤをとり、ＩＲＥ
ＡＤＹ信号１５とする。この信号と応用システムからの
ＲＥＡＤＹ信号１６とのＯＲをとり、ＲＥＡＤＹ信号１
８としてＣＰＵ１９に入力する。
【００３８】図９は、本回路における基本サイクルの生
成回路（図３の第３の回路２０）の回路図、図１０は図
９の出力波形図である。図９において、この回路は、Ｄ
−ＦＦを３段に組み合わせた回路になっている。３段の
Ｄ型フリップフロップ９１，９２，９３と、ＣＬＫ信
号，ＢＳ０，ＢＳ１，ＢＳ２信号の各入力端子と、ＮＡ
ＮＤゲート９４と、ＯＲゲート９７と、出力のＢＳＴＢ
信号９６の端子とを有する。
成回路（図３の第３の回路２０）の回路図、図１０は図
９の出力波形図である。図９において、この回路は、Ｄ
−ＦＦを３段に組み合わせた回路になっている。３段の
Ｄ型フリップフロップ９１，９２，９３と、ＣＬＫ信
号，ＢＳ０，ＢＳ１，ＢＳ２信号の各入力端子と、ＮＡ
ＮＤゲート９４と、ＯＲゲート９７と、出力のＢＳＴＢ
信号９６の端子とを有する。
【００３９】ＢＳ０，１，２の３つの信号のＡＮＤをと
り、ＢＳＡＣＴ信号９５とする。図１０に示すように、
その動作は、次に示すようである。
り、ＢＳＡＣＴ信号９５とする。図１０に示すように、
その動作は、次に示すようである。
【００４０】Ｄ−ＦＦ９１にＢＳＡＣＴ信号９５とクロ
ック（ＣＬＫ）を入力すると、クロックの立ち上がりで
２クロック・サイクルの信号Ｑ７が出力される。
ック（ＣＬＫ）を入力すると、クロックの立ち上がりで
２クロック・サイクルの信号Ｑ７が出力される。
【００４１】Ｑ７をＤ−ＦＦ９２に入力すると、クロッ
クの立ち下がりで信号Ｑ７より１／２クロック・サイク
ル遅れた２クロック・サイクルの信号Ｑ８が出力され
る。
クの立ち下がりで信号Ｑ７より１／２クロック・サイク
ル遅れた２クロック・サイクルの信号Ｑ８が出力され
る。
【００４２】信号Ｑ７とＱ８のＯＲをＯＲゲート９７で
とり、Ｄ−ＦＦ９３に入力することにより、ＢＳＴＢ
（Ｑ９）信号９６を出力する。
とり、Ｄ−ＦＦ９３に入力することにより、ＢＳＴＢ
（Ｑ９）信号９６を出力する。
【００４３】特定アドレスが指定されたとき、ＲＳＴＢ
信号９６を出力する回路は、前記第１の実施例の第２の
回路である。
信号９６を出力する回路は、前記第１の実施例の第２の
回路である。
【００４４】本第２の実施例においても、応用システム
未使用、ＲＥＡＤＹ信号未使用時には、ＲＥＡＤＹ信号
としては、無視されるような構成になっている。
未使用、ＲＥＡＤＹ信号未使用時には、ＲＥＡＤＹ信号
としては、無視されるような構成になっている。
【００４５】
【発明の効果】以上説明したように、本発明における回
路によって生成されるＩＲＥＡＤＹ信号は、例えば図１
５の様に、遅れを持って入力されるＴＲＥＡＤＹ信号の
セット・アップ時間を補い、適切なタイミングにＲＥＡ
ＤＹ信号をＣＰＵに入力させることができ、ＣＰＵに対
し基本バス・サイクルの延長を要求し、データを基本バ
ス・サイクル内に読み込むことができる様になるため、
ＩＥが動作不良や機能停止等の障害を起こさなくなると
いう効果がある。
路によって生成されるＩＲＥＡＤＹ信号は、例えば図１
５の様に、遅れを持って入力されるＴＲＥＡＤＹ信号の
セット・アップ時間を補い、適切なタイミングにＲＥＡ
ＤＹ信号をＣＰＵに入力させることができ、ＣＰＵに対
し基本バス・サイクルの延長を要求し、データを基本バ
ス・サイクル内に読み込むことができる様になるため、
ＩＥが動作不良や機能停止等の障害を起こさなくなると
いう効果がある。
【図１】本発明の第１の実施例のインサーキット・エミ
ュレータのＲＥＡＤＹ信号補償回路を示すブロック図で
ある。
ュレータのＲＥＡＤＹ信号補償回路を示すブロック図で
ある。
【図２】図１の各部の動作を示す波形図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３の各部の動作を示す波形図である。
【図５】図１の第１の回路を示すブロック図である。
【図６】図５の各部の動作を示す波形図である。
【図７】図１の第２の回路を示すブロック図である。
【図８】図７の各部の動作を示す波形図である。
【図９】図３の第３の回路を示すブロック図である。
【図１０】図９の各部の動作を示す波形図である。
【図１１】応用システムとＩＥとの接続を示すブロック
図である。
図である。
【図１２】ＣＰＵ基本バス・サイクル内のタイミング図
である。
である。
【図１３】データ・リード／ライト・タイミング遅延状
態例を示す波形図である。
態例を示す波形図である。
【図１４】ＲＥＡＤＹ信号を示す波形図である。
【図１５】ＲＥＡＤＹ信号の補償状態を示す波形図であ
る。
る。
１ ケーブル ２ Ｉ／Ｏ装置 ３ ＲＥＡＤＹ生成回路 ４ ＣＰＵ ５ ＲＥＡＤＹ制御回路 ６，２０ インサーキット・エミュレータ ７ 応用システム ８ デコーダ ９ ＴＲＥＡＤＹ信号 ｔ データ・リード／ライト・タイミング Ｔ サンプル・タイミング １２ 第１の回路 １３ 第２の回路 １４，９４ ＮＡＮＤゲート １７ ＡＮＤゲート １９ ＣＰＵ ２０ 第３の回路 ５０，〜５３，７１，７２，９１，９２，９３ Ｄ型
フリップフロップ ７０ ＲＡＭ ９７ ＯＲゲート
フリップフロップ ７０ ＲＡＭ ９７ ＯＲゲート
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Claims (2)
- 【請求項１】 インサーキット・エミュレータ内に、一
定周期の信号を入力してＲＥＡＤＹサンプリングのタイ
ミング信号を生成する第１の回路と、特定アドレスがア
クセスされたことを示す第２の回路と、前記第１，第２
の回路から出力される信号の論理積によりＲＥＡＤＹ補
償信号を生成する回路とを備えることを特徴とするイン
サーキット・エミューレータのＲＥＡＤＹ信号補償回
路。 - 【請求項２】 第１の回路が複数段のＤ型フリップフロ
ップを有し、第２の回路がランダム・アクセス・メモリ
と複数段のＤ型フリップフロップとを有する請求項１に
記載のインサーキット・エミュレータのＲＥＡＤＹ信号
補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292824A JP2838951B2 (ja) | 1992-10-30 | 1992-10-30 | インサーキット・エミュレータのｒｅａｄｙ信号補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292824A JP2838951B2 (ja) | 1992-10-30 | 1992-10-30 | インサーキット・エミュレータのｒｅａｄｙ信号補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139098A JPH06139098A (ja) | 1994-05-20 |
| JP2838951B2 true JP2838951B2 (ja) | 1998-12-16 |
Family
ID=17786825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292824A Expired - Fee Related JP2838951B2 (ja) | 1992-10-30 | 1992-10-30 | インサーキット・エミュレータのｒｅａｄｙ信号補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838951B2 (ja) |
-
1992
- 1992-10-30 JP JP4292824A patent/JP2838951B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139098A (ja) | 1994-05-20 |
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Legal Events
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