JP2944280B2 - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP2944280B2 JP2944280B2 JP3314908A JP31490891A JP2944280B2 JP 2944280 B2 JP2944280 B2 JP 2944280B2 JP 3314908 A JP3314908 A JP 3314908A JP 31490891 A JP31490891 A JP 31490891A JP 2944280 B2 JP2944280 B2 JP 2944280B2
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- JP
- Japan
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- circuit
- read
- signal
- synchronous
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同期式２ポートＲＡＭ
とＣＰＵのインタフェース回路に利用する。特に、ＬＳ
Ｉ内部の同期式２ポートＲＡＭとＣＰＵのインタフェー
ス回路に関する。
とＣＰＵのインタフェース回路に利用する。特に、ＬＳ
Ｉ内部の同期式２ポートＲＡＭとＣＰＵのインタフェー
ス回路に関する。
【０００２】
【従来の技術】従来、非同期式２ポートＲＡＭは、図８
に示すように、同一アドレスに対して二つのポートを有
し、両ポートから読み出しおよび書き込みが可能であ
り、通常ＣＰＵ間のデータ転送などに使用されている。
読み出しおよび書き込みシーケンスは、図９に示すよう
に、ＣＰＵからのアクセスにより非同期に行われる。
に示すように、同一アドレスに対して二つのポートを有
し、両ポートから読み出しおよび書き込みが可能であ
り、通常ＣＰＵ間のデータ転送などに使用されている。
読み出しおよび書き込みシーケンスは、図９に示すよう
に、ＣＰＵからのアクセスにより非同期に行われる。
【０００３】
【発明が解決しようとする課題】回路のＬＳＩ化が進む
中で、同期式２ポートＲＡＭを内部に持つＬＳＩが作り
出されるようになってきた。同期式２ポートＲＡＭとは
同期用クロックに同期して読み出しおよび書き込みを行
うもので、そのタイミングを図１０に示す。この同期式
２ポートＲＡＭをＣＰＵがアクセスする場合に、図９に
示すタイミングで、ＣＰＵの読み出しおよび書き込み信
号を同期式２ポートＲＡＭのアウトプットエネイブル信
号端子およびライトエネイブル信号端子に接続して読み
出しまたは書き込みを行っても、読み出しまたは書き込
み信号が低レベルの間に同期用クロックが立ち上りかつ
同期式２ポートＲＡＭのデータがホールドされている間
に読み出しまたは書き込み信号が立ち上がらない限り、
ＣＰＵが読み出しまたは書き込みするデータは有効にな
らないので、正しく読み出しおよび書き込みを行うこと
ができない欠点があった。
中で、同期式２ポートＲＡＭを内部に持つＬＳＩが作り
出されるようになってきた。同期式２ポートＲＡＭとは
同期用クロックに同期して読み出しおよび書き込みを行
うもので、そのタイミングを図１０に示す。この同期式
２ポートＲＡＭをＣＰＵがアクセスする場合に、図９に
示すタイミングで、ＣＰＵの読み出しおよび書き込み信
号を同期式２ポートＲＡＭのアウトプットエネイブル信
号端子およびライトエネイブル信号端子に接続して読み
出しまたは書き込みを行っても、読み出しまたは書き込
み信号が低レベルの間に同期用クロックが立ち上りかつ
同期式２ポートＲＡＭのデータがホールドされている間
に読み出しまたは書き込み信号が立ち上がらない限り、
ＣＰＵが読み出しまたは書き込みするデータは有効にな
らないので、正しく読み出しおよび書き込みを行うこと
ができない欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、ＣＰＵによる同期式２ポートＲＡＭの非同期読み出
しおよび書き込みを実現するインタフェース回路を提供
することを目的とする。
で、ＣＰＵによる同期式２ポートＲＡＭの非同期読み出
しおよび書き込みを実現するインタフェース回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、非同期に動作
するＣＰＵからの読み出しおよび書き込みが行われる同
期式２ポートＲＡＭとの間に介在するインタフェース回
路において、上記ＣＰＵが読み出しおよび書き込みする
アドレスをラッチする回路と、書き込むべきデータをラ
ッチする回路と、上記同期式２ポートＲＡＭからのデー
タを読み出す第一バッファ回路と、上記同期式２ポート
ＲＡＭに対するデータ書き込み中を示すライトビジーフ
ラグ信号を発生する回路と、読み出すべきデータが有効
であることを示すリードエネイブルフラグ信号を発生す
る回路と、上記ライトビジーフラグ信号と上記リードエ
ネイブルフラグ信号を読み出す第二バッファ回路と、上
記同期式２ポートＲＡＭに対してチップセレクト信号、
アウトプットエネイブル信号およびライトエネイブル信
号を発生する回路と、上記第二バッファ回路を介してラ
イトビジーフラグ信号とリードエネイブルフラグ信号の
読み込み、読み出しおよび書き込みのタイミングを定め
るプログラム格納回路と、入力されるクロックに基づき
前記プログラム格納回路で定められたタイミングで読み
出し書き込みを行うように、書き込み時は上記チップセ
レクト信号および上記ライトエネイブル信号を所定タイ
ミング時間保ち、読み出し時は上記チップセレクト信号
およびアウトプットエネイブル信号を所定タイミング時
間保つ手段とを備えたことを特徴とする。
するＣＰＵからの読み出しおよび書き込みが行われる同
期式２ポートＲＡＭとの間に介在するインタフェース回
路において、上記ＣＰＵが読み出しおよび書き込みする
アドレスをラッチする回路と、書き込むべきデータをラ
ッチする回路と、上記同期式２ポートＲＡＭからのデー
タを読み出す第一バッファ回路と、上記同期式２ポート
ＲＡＭに対するデータ書き込み中を示すライトビジーフ
ラグ信号を発生する回路と、読み出すべきデータが有効
であることを示すリードエネイブルフラグ信号を発生す
る回路と、上記ライトビジーフラグ信号と上記リードエ
ネイブルフラグ信号を読み出す第二バッファ回路と、上
記同期式２ポートＲＡＭに対してチップセレクト信号、
アウトプットエネイブル信号およびライトエネイブル信
号を発生する回路と、上記第二バッファ回路を介してラ
イトビジーフラグ信号とリードエネイブルフラグ信号の
読み込み、読み出しおよび書き込みのタイミングを定め
るプログラム格納回路と、入力されるクロックに基づき
前記プログラム格納回路で定められたタイミングで読み
出し書き込みを行うように、書き込み時は上記チップセ
レクト信号および上記ライトエネイブル信号を所定タイ
ミング時間保ち、読み出し時は上記チップセレクト信号
およびアウトプットエネイブル信号を所定タイミング時
間保つ手段とを備えたことを特徴とする。
【０００６】
【作用】同期式２ポートＲＡＭは、チップセレクト信号
およびライトエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが書き
込まれる。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して書き込むべき同期式２ポート
ＲＡＭのアドレス値を、データラッチ回路に対して書き
込むべきデータを書き込む。このデータ書き込みによ
り、ライトビジーフラグ信号を高レベルにし、制御信号
発生回路はライトエネイブル信号およびチップセレクト
信号を低レベルにする。同期クロックが２回立ち下がる
ことにより、ライトビジーフラグ信号を低レベルにし、
制御信号発生回路はライトエネイブル信号およびチップ
セレクト信号を高レベルにする。一方、プログラムは、
データラッチ回路に対してのデータ書き込みにより、ラ
イトビジーフラグ信号をポーリングしており、ライトビ
ジーフラグ信号が高レベルの期間は次のデータを書き込
まない。これにより、正しくデータが書き込まれる。ま
た、同期式２ポートＲＡＭは、チップセレクト信号およ
びアウトプットエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが読み
出される。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して読み出すべき同期式２ポート
ＲＡＭのアドレス値を書き込み、フラグ発生回路に対し
て読み出しをリクエストする。このリクエストにより、
リードエネイブルフラグ信号を高レベルにし、制御信号
発生回路はアウトプットエネイブル信号およびチップセ
レクト信号を低レベルにする。同期クロックが立ち上が
ることにより、リードエネイブルフラグ信号を低レベル
にする。一方、プログラムは、リクエストの後に、リー
ドエネイブルフラグ信号をポーリングしており、リード
エネイブルフラグ信号が高レベルの期間は同期式２ポー
トＲＡＭのデータを読み出さない。リードエネイブルフ
ラグ信号が低レベルになると、プログラムは、同期式２
ポートＲＡＭのデータを読み出し、制御信号発生回路
は、アウトプットエネイブル信号およびチップセレクト
信号を高レベルにする。これにより、正しくデータが読
み出される。
およびライトエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが書き
込まれる。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して書き込むべき同期式２ポート
ＲＡＭのアドレス値を、データラッチ回路に対して書き
込むべきデータを書き込む。このデータ書き込みによ
り、ライトビジーフラグ信号を高レベルにし、制御信号
発生回路はライトエネイブル信号およびチップセレクト
信号を低レベルにする。同期クロックが２回立ち下がる
ことにより、ライトビジーフラグ信号を低レベルにし、
制御信号発生回路はライトエネイブル信号およびチップ
セレクト信号を高レベルにする。一方、プログラムは、
データラッチ回路に対してのデータ書き込みにより、ラ
イトビジーフラグ信号をポーリングしており、ライトビ
ジーフラグ信号が高レベルの期間は次のデータを書き込
まない。これにより、正しくデータが書き込まれる。ま
た、同期式２ポートＲＡＭは、チップセレクト信号およ
びアウトプットエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが読み
出される。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して読み出すべき同期式２ポート
ＲＡＭのアドレス値を書き込み、フラグ発生回路に対し
て読み出しをリクエストする。このリクエストにより、
リードエネイブルフラグ信号を高レベルにし、制御信号
発生回路はアウトプットエネイブル信号およびチップセ
レクト信号を低レベルにする。同期クロックが立ち上が
ることにより、リードエネイブルフラグ信号を低レベル
にする。一方、プログラムは、リクエストの後に、リー
ドエネイブルフラグ信号をポーリングしており、リード
エネイブルフラグ信号が高レベルの期間は同期式２ポー
トＲＡＭのデータを読み出さない。リードエネイブルフ
ラグ信号が低レベルになると、プログラムは、同期式２
ポートＲＡＭのデータを読み出し、制御信号発生回路
は、アウトプットエネイブル信号およびチップセレクト
信号を高レベルにする。これにより、正しくデータが読
み出される。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１ないし図７に、この実施例としてアドレスが
８ビット、データが８ビットの同期式２ポートＲＡＭと
ＣＰＵとのインタフェース回路を示す。
する。図１ないし図７に、この実施例としてアドレスが
８ビット、データが８ビットの同期式２ポートＲＡＭと
ＣＰＵとのインタフェース回路を示す。
【０００８】図１は、この実施例の全体構成を示すブロ
ック構成図であり、図２は、図１に含まれるインタフェ
ース回路１０の構成を示す接続図であり、図３は、図２
に含まれるアドレスラッチ回路１１の構成を示す接続図
であり、図４は、図２に含まれるフラグ信号発生回路１
３の構成を示す接続図であり、図５は、図２に含まれる
フラグ信号発生回路１４の構成を示す接続図であり、図
６は、図２に含まれる制御信号発生回路１６の構成を示
す接続図であり、図７は、図２に含まれるバッファ回路
１８の構成を示す接続図である。
ック構成図であり、図２は、図１に含まれるインタフェ
ース回路１０の構成を示す接続図であり、図３は、図２
に含まれるアドレスラッチ回路１１の構成を示す接続図
であり、図４は、図２に含まれるフラグ信号発生回路１
３の構成を示す接続図であり、図５は、図２に含まれる
フラグ信号発生回路１４の構成を示す接続図であり、図
６は、図２に含まれる制御信号発生回路１６の構成を示
す接続図であり、図７は、図２に含まれるバッファ回路
１８の構成を示す接続図である。
【０００９】この実施例は、図１ないし図７に示すよう
に、ＣＰＵ２０と同期式２ポートＲＡＭ３０との間に介
在し、ＣＰＵ２０が読み出しおよび書き込みをするアド
レスをラッチするアドレスラッチ回路１１と、書き込む
べきデータをラッチするデータラッチ回路１２と、同期
式２ポートＲＡＭ３０からのデータを読み出すバッファ
回路１８と、同期式２ポートＲＡＭ３０に対するデータ
書き込み中を示すライトビジーフラグ信号を発生するフ
ラグ信号発生回路１３と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
フラグ信号発生回路１４と、ライトビジーフラグ信号と
リードエネイブルフラグ信号を読み出すバッファ回路１
５と、同期式２ポートＲＡＭ３０に対してチップセレク
ト信号、アウトプットエネイブル信号およびライトエネ
イブル信号を発生する制御信号発生回路１６と、バッフ
ァ回路１５を介してライトビジーフラグ信号とリードエ
ネイブルフラグ信号を読み込み、読み出しおよび書き込
みのタイミングを定めるプログラムを格納するプログラ
ム格納回路１７とを備える。
に、ＣＰＵ２０と同期式２ポートＲＡＭ３０との間に介
在し、ＣＰＵ２０が読み出しおよび書き込みをするアド
レスをラッチするアドレスラッチ回路１１と、書き込む
べきデータをラッチするデータラッチ回路１２と、同期
式２ポートＲＡＭ３０からのデータを読み出すバッファ
回路１８と、同期式２ポートＲＡＭ３０に対するデータ
書き込み中を示すライトビジーフラグ信号を発生するフ
ラグ信号発生回路１３と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
フラグ信号発生回路１４と、ライトビジーフラグ信号と
リードエネイブルフラグ信号を読み出すバッファ回路１
５と、同期式２ポートＲＡＭ３０に対してチップセレク
ト信号、アウトプットエネイブル信号およびライトエネ
イブル信号を発生する制御信号発生回路１６と、バッフ
ァ回路１５を介してライトビジーフラグ信号とリードエ
ネイブルフラグ信号を読み込み、読み出しおよび書き込
みのタイミングを定めるプログラムを格納するプログラ
ム格納回路１７とを備える。
【００１０】次に、この実施例の動作を説明する。図１
１のタイミングで書き込みまた図１２のタイミングで読
み出しがインタフェース回路により行われる。ここで、
図１１のａ部はＣＰＵ２０から同期式２ポートＲＡＭ３
０へのデータ書き込みを示し、図１２のｂ部は同期式２
ポートＲＡＭ３０からの読み出しのためのリクエストア
ドレスのアクセスを示し、ｃ部はデータの読み出しを示
す。書き込み時は、図１１に示すように、同期式２ポー
トＲＡＭ３０に書き込みするデータがチップセレクト信
号が低レベルでありかつライトエネイブル信号が低レベ
ルであるときに同期クロックの立ち上がりに同期してデ
ータが取り込まれる。この条件を満たすためのこのイン
タフェース回路１０では、同期クロックの立ち下がりを
２回検出するまでライトエネイブル信号およびチップセ
レクト信号を低レベルに保つ。また、ＣＰＵ２０では、
ライトビジーフラグ信号が低レベルになるまで次のデー
タを書き込まない。また、読み出し時は、図１２に示す
ように、チップセレクト信号が低レベルであり、アウト
プットエネイブル信号が低レベルであるときに同期クロ
ックの立ち上がりに同期してデータが出力される。この
条件を満たすため本回路では、同期クロックの立ち上が
りを検出してリードエネイブルフラグ信号をリセット
し、かつ、ＣＰＵ２０がデータを読み出すまでチップセ
レクト信号およびアウトプットエネイブル信号を低レベ
ルに保つ。また、ＣＰＵ２０ではリードエネイブルフラ
グ信号が低レベルになるまでデータを読み出さない。
１のタイミングで書き込みまた図１２のタイミングで読
み出しがインタフェース回路により行われる。ここで、
図１１のａ部はＣＰＵ２０から同期式２ポートＲＡＭ３
０へのデータ書き込みを示し、図１２のｂ部は同期式２
ポートＲＡＭ３０からの読み出しのためのリクエストア
ドレスのアクセスを示し、ｃ部はデータの読み出しを示
す。書き込み時は、図１１に示すように、同期式２ポー
トＲＡＭ３０に書き込みするデータがチップセレクト信
号が低レベルでありかつライトエネイブル信号が低レベ
ルであるときに同期クロックの立ち上がりに同期してデ
ータが取り込まれる。この条件を満たすためのこのイン
タフェース回路１０では、同期クロックの立ち下がりを
２回検出するまでライトエネイブル信号およびチップセ
レクト信号を低レベルに保つ。また、ＣＰＵ２０では、
ライトビジーフラグ信号が低レベルになるまで次のデー
タを書き込まない。また、読み出し時は、図１２に示す
ように、チップセレクト信号が低レベルであり、アウト
プットエネイブル信号が低レベルであるときに同期クロ
ックの立ち上がりに同期してデータが出力される。この
条件を満たすため本回路では、同期クロックの立ち上が
りを検出してリードエネイブルフラグ信号をリセット
し、かつ、ＣＰＵ２０がデータを読み出すまでチップセ
レクト信号およびアウトプットエネイブル信号を低レベ
ルに保つ。また、ＣＰＵ２０ではリードエネイブルフラ
グ信号が低レベルになるまでデータを読み出さない。
【００１１】すなわち、同期式２ポートＲＡＭ３０は、
チップセレクト信号およびアウトプットエネイブル信号
がともに低レベルのときに、同期クロックの立ち上がり
に同期してデータが書き込まれる。この条件を満たすた
めに、プログラム格納回路１７のプログラムは、アドレ
スラッチ回路１１に対して書き込むべき同期式２ポート
ＲＡＭ３０のアドレス値を、フラグ信号発生回路１４に
対して書き込むべきデータを書き込む。このデータ書き
込みにより、フラグ信号発生回路１３はライトビジーフ
ラグ信号を高レベルにし、制御信号発生回路１６はライ
トエネイブル信号およびチップセレクト信号を低レベル
にする。同期クロックが２回立ち下がることにより、フ
ラグ信号発生回路１３はライトビジーフラグ信号を低レ
ベルにし、制御信号発生回路１６はライトエネイブル信
号およびチップセレクト信号を高レベルにする。一方、
プログラム格納回路１７のプログラムは、データラッチ
回路１２に対してのデータ書き込みにより、バッファ回
路１５によりライトビジーフラグ信号をポーリングして
おり、ライトビジーフラグ信号が高レベルの期間は次の
データを書き込まない。これにより、正しくデータが書
き込まれる。また、同期式２ポートＲＡＭ３０は、チッ
プセレクト信号およびアウトプットエネイブル信号がと
もに低レベルのときに、同期クロックの立ち上がりに同
期してデータが読み出される。この条件を満たすため
に、プログラム格納回路１７のプログラムは、アドレス
ラッチ回路１１に対して読み出すべき同期式２ポートＲ
ＡＭ３０のアドレス値を書き込み、フラグ信号発生回路
１４に対して読み出しをリクエストする。このリクエス
トにより、フラグ信号発生回路１４はリードエネイブル
フラグ信号を高レベルにし、制御信号発生回路１６はア
ウトプットエネイブル信号およびチップセレクト信号を
低レベルにする。同期クロックが立ち上がることによ
り、フラグ信号発生回路１４はリードエネイブルフラグ
信号を低レベルにする。一方、プログラム格納回路１７
のプログラムは、リクエストの後にバッファ回路１５に
よりリードエネイブルフラグ信号をポーリングしてお
り、リードエネイブルフラグ信号が高レベルの期間は同
期式２ポートＲＡＭ３０のデータを読み出さない。リー
ドエネイブルフラグ信号が低レベルになると、プログラ
ム格納回路１７のプログラムは、バッファ回路１８によ
り同期式２ポートＲＡＭ３０のデータを読み出し、制御
信号発生回路１６は、アウトプットエネイブル信号およ
びチップセレクト信号を高レベルにする。これにより、
正しくデータが読み出される。
チップセレクト信号およびアウトプットエネイブル信号
がともに低レベルのときに、同期クロックの立ち上がり
に同期してデータが書き込まれる。この条件を満たすた
めに、プログラム格納回路１７のプログラムは、アドレ
スラッチ回路１１に対して書き込むべき同期式２ポート
ＲＡＭ３０のアドレス値を、フラグ信号発生回路１４に
対して書き込むべきデータを書き込む。このデータ書き
込みにより、フラグ信号発生回路１３はライトビジーフ
ラグ信号を高レベルにし、制御信号発生回路１６はライ
トエネイブル信号およびチップセレクト信号を低レベル
にする。同期クロックが２回立ち下がることにより、フ
ラグ信号発生回路１３はライトビジーフラグ信号を低レ
ベルにし、制御信号発生回路１６はライトエネイブル信
号およびチップセレクト信号を高レベルにする。一方、
プログラム格納回路１７のプログラムは、データラッチ
回路１２に対してのデータ書き込みにより、バッファ回
路１５によりライトビジーフラグ信号をポーリングして
おり、ライトビジーフラグ信号が高レベルの期間は次の
データを書き込まない。これにより、正しくデータが書
き込まれる。また、同期式２ポートＲＡＭ３０は、チッ
プセレクト信号およびアウトプットエネイブル信号がと
もに低レベルのときに、同期クロックの立ち上がりに同
期してデータが読み出される。この条件を満たすため
に、プログラム格納回路１７のプログラムは、アドレス
ラッチ回路１１に対して読み出すべき同期式２ポートＲ
ＡＭ３０のアドレス値を書き込み、フラグ信号発生回路
１４に対して読み出しをリクエストする。このリクエス
トにより、フラグ信号発生回路１４はリードエネイブル
フラグ信号を高レベルにし、制御信号発生回路１６はア
ウトプットエネイブル信号およびチップセレクト信号を
低レベルにする。同期クロックが立ち上がることによ
り、フラグ信号発生回路１４はリードエネイブルフラグ
信号を低レベルにする。一方、プログラム格納回路１７
のプログラムは、リクエストの後にバッファ回路１５に
よりリードエネイブルフラグ信号をポーリングしてお
り、リードエネイブルフラグ信号が高レベルの期間は同
期式２ポートＲＡＭ３０のデータを読み出さない。リー
ドエネイブルフラグ信号が低レベルになると、プログラ
ム格納回路１７のプログラムは、バッファ回路１８によ
り同期式２ポートＲＡＭ３０のデータを読み出し、制御
信号発生回路１６は、アウトプットエネイブル信号およ
びチップセレクト信号を高レベルにする。これにより、
正しくデータが読み出される。
【００１２】
【発明の効果】本発明は、以上説明したように、同期式
２ポートＲＡＭを非同期のＣＰＵからも読み出しおよび
書き込みをすることを可能にしたもので、ＣＰＵ相互の
インタフェース回路またはそれに準ずるその他の周辺回
路とのインタフェース回路を構成する際に同期式２ポー
トＲＡＭを含んだＬＳＩを使用できる効果がある。
２ポートＲＡＭを非同期のＣＰＵからも読み出しおよび
書き込みをすることを可能にしたもので、ＣＰＵ相互の
インタフェース回路またはそれに準ずるその他の周辺回
路とのインタフェース回路を構成する際に同期式２ポー
トＲＡＭを含んだＬＳＩを使用できる効果がある。
【図１】本発明実施例の全体構成を示すブロック構成
図。
図。
【図２】本発明実施例の部分構成を示すブロック構成
図。
図。
【図３】本発明実施例の部分構成を示すブロック構成
図。
図。
【図４】本発明実施例の部分構成を示すブロック構成
図。
図。
【図５】本発明実施例の部分構成を示すブロック構成
図。
図。
【図６】本発明実施例の部分構成を示すブロック構成
図。
図。
【図７】本発明実施例の部分構成を示すブロック構成
図。
図。
【図８】従来例の構成を示すブロック構成図。
【図９】非同期式２ポートＲＡＭの書き込みおよび読み
込みのタイミングを示すタイミングチャート。
込みのタイミングを示すタイミングチャート。
【図１０】同期式２ポートＲＡＭの書き込みおよび読み
込みのタイミングを示すタイミングチャート。
込みのタイミングを示すタイミングチャート。
【図１１】本発明実施例での同期式書き込みのタイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
【図１２】本発明実施例での同期式読み込みのタイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
１０ インタフェース回路 １１ アドレスラッチ回路 １２ データラッチ回路 １３、１４ フラグ信号発生回路 １５ バッファ回路 １６ 制御信号発生回路 １７ プログラム格納回路 １８ バッファ回路 ２０ ＣＰＵ ３０ 同期式２ポートＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−129452（ＪＰ，Ａ) 特開 昭63−29854（ＪＰ，Ａ) 特開 昭62−125446（ＪＰ，Ａ) 特開 昭61−183770（ＪＰ，Ａ) 特開 昭61−138358（ＪＰ，Ａ) 特開 昭59−72552（ＪＰ，Ａ) 特開 昭60−15763（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/18 510 G06F 12/00 570 G06F 15/16 350 G11C 11/41
Claims (1)
- 【請求項１】 非同期に動作するＣＰＵからの読み出し
および書き込みが行われる同期式２ポートＲＡＭとの間
に介在するインタフェース回路において、 上記ＣＰＵが読み出しおよび書き込みするアドレスをラ
ッチする回路と、 書き込むべきデータをラッチする回路と、 上記同期式２ポートＲＡＭからのデータを読み出す第一
バッファ回路と、 上記同期式２ポートＲＡＭに対するデータ書き込み中を
示すライトビジーフラグ信号を発生する回路と、 読み出すべきデータが有効であることを示すリードエネ
イブルフラグ信号を発生する回路と、 上記ライトビジーフラグ信号と上記リードエネイブルフ
ラグ信号を読み出す第二バッファ回路と、 上記同期式２ポートＲＡＭに対してチップセレクト信
号、アウトプットエネイブル信号およびライトエネイブ
ル信号を発生する回路と、 上記第二バッファ回路を介してライトビジーフラグ信号
とリードエネイブルフラグ信号の読み込み、読み出しお
よび書き込みのタイミングを定めるプログラム格納回路
と、 入力されるクロックに基づき前記プログラム格納回路で
定められたタイミングで読み出し書き込みを行うよう
に、書き込み時は上記チップセレクト信号および上記ラ
イトエネイブル信号を所定タイミング時間保ち、読み出
し時は上記チップセレクト信号およびアウトプットエネ
イブル信号を所定タイミング時間保つ手段と を備えたこ
とを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314908A JP2944280B2 (ja) | 1991-11-28 | 1991-11-28 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314908A JP2944280B2 (ja) | 1991-11-28 | 1991-11-28 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151142A JPH05151142A (ja) | 1993-06-18 |
| JP2944280B2 true JP2944280B2 (ja) | 1999-08-30 |
Family
ID=18059092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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- 1991-11-28 JP JP3314908A patent/JP2944280B2/ja not_active Expired - Fee Related
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