JP2716284B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、マイクロコンピュータ内において、内部レジスタ
を形成する半導体集積回路に関する。
特に、マイクロコンピュータ内において、内部レジスタ
を形成する半導体集積回路に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータ内におい
て、内部バスと半導体集積回路により形成される内部レ
ジスタとの間の接続は、図３に示されるように、内部バ
ス２０１に対して、複数の内部レジスタ２１−０、２１
−１、２１−２、２１−３、……、２１−ｎ（ｎは正整
数）が接続されており、これらの内部レジスタの従来の
構成としては、例えば、内部レジスタ２１−０において
は、図４に示されるように、内部バス２０１に対して、
ＯＲ回路１２および１３と、ＮＯＲ回路１４と、Ｄフリ
ップフロップ１５と、ＡＮＤ回路１６および１７と、レ
ジスタ１８とを備えて構成される。
て、内部バスと半導体集積回路により形成される内部レ
ジスタとの間の接続は、図３に示されるように、内部バ
ス２０１に対して、複数の内部レジスタ２１−０、２１
−１、２１−２、２１−３、……、２１−ｎ（ｎは正整
数）が接続されており、これらの内部レジスタの従来の
構成としては、例えば、内部レジスタ２１−０において
は、図４に示されるように、内部バス２０１に対して、
ＯＲ回路１２および１３と、ＮＯＲ回路１４と、Ｄフリ
ップフロップ１５と、ＡＮＤ回路１６および１７と、レ
ジスタ１８とを備えて構成される。
【０００３】図４において、ＯＲ回路１２および１３に
対しては、それぞれ内部バス２０１のデータ線（Ｂ0 〜
Ｂ3 ）および（Ｂ4 〜Ｂ7 ）のデータが入力され、これ
らのＯＲ回路の出力は、共にＮＯＲ回路１４に入力され
てデコードされる。ＮＯＲ回路１４のデコード出力は、
Ｄフリップフロップ１５のＤ端子に入力されるが、Ｄフ
リップフロップ１５のＣＫ端子に入力される書込み／読
出しクロックＲＷＣ１を介してＱ端子より出力され、Ａ
ＮＤ回路１６および１７に送られる。ＡＮＤ回路１６お
よび１７に対しては、書込みクロックＷＣ２および読出
しクロックＲＣ２も入力されており、ＡＮＤ回路１６の
出力は、レジスタ１８に対する書込み制御信号としてレ
ジスタ１８に入力され、また、ＡＮＤ回路１７の出力
は、レジスタ１８に対する読出し制御信号としてレジス
タ１８に入力される。
対しては、それぞれ内部バス２０１のデータ線（Ｂ0 〜
Ｂ3 ）および（Ｂ4 〜Ｂ7 ）のデータが入力され、これ
らのＯＲ回路の出力は、共にＮＯＲ回路１４に入力され
てデコードされる。ＮＯＲ回路１４のデコード出力は、
Ｄフリップフロップ１５のＤ端子に入力されるが、Ｄフ
リップフロップ１５のＣＫ端子に入力される書込み／読
出しクロックＲＷＣ１を介してＱ端子より出力され、Ａ
ＮＤ回路１６および１７に送られる。ＡＮＤ回路１６お
よび１７に対しては、書込みクロックＷＣ２および読出
しクロックＲＣ２も入力されており、ＡＮＤ回路１６の
出力は、レジスタ１８に対する書込み制御信号としてレ
ジスタ１８に入力され、また、ＡＮＤ回路１７の出力
は、レジスタ１８に対する読出し制御信号としてレジス
タ１８に入力される。
【０００４】レジスタ１８は、上述のように、内部バス
２０１のデータ線（Ｂ0 〜Ｂ7 ）（以下においては、デ
ータ線を省略して（Ｂ 0 〜Ｂ 7 ）と略称する）に接続さ
れるとともに、様々な信号線をマイクロコンピュータ内
部に出力している。
２０１のデータ線（Ｂ0 〜Ｂ7 ）（以下においては、デ
ータ線を省略して（Ｂ 0 〜Ｂ 7 ）と略称する）に接続さ
れるとともに、様々な信号線をマイクロコンピュータ内
部に出力している。
【０００５】図５（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、この従来例における各信号のタイミン
グ図である。次に、図４および図５（ａ）、（ｂ）、
（ｃ）および（ｄ）を参照して、動作について説明す
る。
に示されるのは、この従来例における各信号のタイミン
グ図である。次に、図４および図５（ａ）、（ｂ）、
（ｃ）および（ｄ）を参照して、動作について説明す
る。
【０００６】図３の内部レジスタ２１−０が００H 番地
に割付けられている場合に、時間Ｔ1 のタイミングにお
いては、マイクロコンピュータのシステム・クロックＣ
１（図示されない）がアクティブの時点において、内部
バス２０１の（Ｂ0 〜Ｂ7 ）のアドレスデータ（０
０H ）は、ＯＲ回路１２および１３とＮＯＲ回路１４を
介してデコードされて、ＮＯＲ回路１４の出力は“Ｈ”
レベルとなり、Ｄフリップフロップ１５のＤ端子に入力
される。Ｄフリップフロップ１５においては、書込み／
読出しクロックＲＷＣ１の立下りのタイミングにおい
て、ＮＯＲ回路１４から出力される前記“Ｈ”レベルの
信号がラッチされる。次いで、マイクロコンピュータの
システム・クロックＣ２（図示されない）がアクティブ
の時点において、Ｄフリップフロップ１５のＱ端子出力
が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レベル
となるように制御されて、これによりＡＮＤ回路１６の
出力は“Ｈ”レベルとなり、レジスタ１８に入力され
る。この時に、内部バス２０１の（Ｂ0 〜Ｂ7 ）のデー
タ、例えば５５H は、書込み制御信号ＷＣ２の立下りの
タイミングにおいて、レジスタ１８にラッチされる。
に割付けられている場合に、時間Ｔ1 のタイミングにお
いては、マイクロコンピュータのシステム・クロックＣ
１（図示されない）がアクティブの時点において、内部
バス２０１の（Ｂ0 〜Ｂ7 ）のアドレスデータ（０
０H ）は、ＯＲ回路１２および１３とＮＯＲ回路１４を
介してデコードされて、ＮＯＲ回路１４の出力は“Ｈ”
レベルとなり、Ｄフリップフロップ１５のＤ端子に入力
される。Ｄフリップフロップ１５においては、書込み／
読出しクロックＲＷＣ１の立下りのタイミングにおい
て、ＮＯＲ回路１４から出力される前記“Ｈ”レベルの
信号がラッチされる。次いで、マイクロコンピュータの
システム・クロックＣ２（図示されない）がアクティブ
の時点において、Ｄフリップフロップ１５のＱ端子出力
が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レベル
となるように制御されて、これによりＡＮＤ回路１６の
出力は“Ｈ”レベルとなり、レジスタ１８に入力され
る。この時に、内部バス２０１の（Ｂ0 〜Ｂ7 ）のデー
タ、例えば５５H は、書込み制御信号ＷＣ２の立下りの
タイミングにおいて、レジスタ１８にラッチされる。
【０００７】次に、時間Ｔ2 のタイミングにおいては、
マイクロコンピュータのシステム・クロックＣ１がアク
ティブの時点において、内部バス２０１の（Ｂ0 〜Ｂ
7 ）のアドレスデータ（０２H ）は、ＯＲ回路１２およ
び１３とＮＯＲ回路１４を介してデコードされ、ＮＯＲ
回路１４の出力は“Ｌ”レベルとなる。従って、ＮＯＲ
回路１４の“Ｌ”レベルの出力は、Ｄフリップフロップ
１５のＤ端子に入力されてラッチされる。次に、マイク
ロコンピュータのシステム・クロックＣ２がアクティブ
になると、Ｄフリップフロップ１５の出力が“Ｌ”レベ
ル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるように
制御されて、ＡＮＤ回路１６の出力は“Ｌ”レベルとな
り、インアクティブとなるためレジスタ１８はアクセス
されることがない。更に、時間Ｔ3 のタイミングにおい
ては、マイクロコンピュータのシステム・クロックＣ１
がアクティブな時点において、内部バス２０１の（Ｂ0
〜Ｂ7 ）のアドレスデータ（００H ）は、ＯＲ回路１２
および１３とＮＯＲ回路１４を介してデコードされ、Ｎ
ＯＲ回路１４から出力される“Ｈ”レベルのデータはＤ
フリップフロップ１５によりラッチされる。次に、マイ
クロコンピュータのシステム・クロックＣ２がアクティ
ブになると、Ｄフリップフロップ１５の出力が“Ｈ”レ
ベル、読出し制御信号ＲＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路１７の出力は“Ｈ”レベルと
なり、アクティブとなる。この時には、レジスタ１８に
ラッチされているデータ（５５H ）は内部バス２０１の
（Ｂ0 〜Ｂ7 ）に出力される。
マイクロコンピュータのシステム・クロックＣ１がアク
ティブの時点において、内部バス２０１の（Ｂ0 〜Ｂ
7 ）のアドレスデータ（０２H ）は、ＯＲ回路１２およ
び１３とＮＯＲ回路１４を介してデコードされ、ＮＯＲ
回路１４の出力は“Ｌ”レベルとなる。従って、ＮＯＲ
回路１４の“Ｌ”レベルの出力は、Ｄフリップフロップ
１５のＤ端子に入力されてラッチされる。次に、マイク
ロコンピュータのシステム・クロックＣ２がアクティブ
になると、Ｄフリップフロップ１５の出力が“Ｌ”レベ
ル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるように
制御されて、ＡＮＤ回路１６の出力は“Ｌ”レベルとな
り、インアクティブとなるためレジスタ１８はアクセス
されることがない。更に、時間Ｔ3 のタイミングにおい
ては、マイクロコンピュータのシステム・クロックＣ１
がアクティブな時点において、内部バス２０１の（Ｂ0
〜Ｂ7 ）のアドレスデータ（００H ）は、ＯＲ回路１２
および１３とＮＯＲ回路１４を介してデコードされ、Ｎ
ＯＲ回路１４から出力される“Ｈ”レベルのデータはＤ
フリップフロップ１５によりラッチされる。次に、マイ
クロコンピュータのシステム・クロックＣ２がアクティ
ブになると、Ｄフリップフロップ１５の出力が“Ｈ”レ
ベル、読出し制御信号ＲＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路１７の出力は“Ｈ”レベルと
なり、アクティブとなる。この時には、レジスタ１８に
ラッチされているデータ（５５H ）は内部バス２０１の
（Ｂ0 〜Ｂ7 ）に出力される。
【０００８】また、時間Ｔ0 、Ｔ4 およびＴ5 のタイイ
ングにおいては、外部メモリ・アクセス等によるタイミ
ングにおいて、内部バス２０１および内部レジスタに対
するアクセスは行われない。
ングにおいては、外部メモリ・アクセス等によるタイミ
ングにおいて、内部バス２０１および内部レジスタに対
するアクセスは行われない。
【０００９】マイクロコンピュータにおいては、図３に
示されるように、複数の内部レジスタが内部バスに接続
されており、各内部レジスタごとに、所定のアドレス制
御信号により制御されている。このアドレス制御信号
は、各内部レジスタに対応して、一つ一つのアドレスが
割当てられて発生されるようになっているので、一度の
命令によりセットすることのできる内部レジスタの数は
１個のみに限定される。従って、全ての内部レジスタを
セットする場合には、一つ一つの内部レジスタに対する
セット命令を着実に実行することが必要となり、ｎ個の
内部レジスタを備える場合には、これのセットに対して
ｎ回のセット命令を実行することが必要である。
示されるように、複数の内部レジスタが内部バスに接続
されており、各内部レジスタごとに、所定のアドレス制
御信号により制御されている。このアドレス制御信号
は、各内部レジスタに対応して、一つ一つのアドレスが
割当てられて発生されるようになっているので、一度の
命令によりセットすることのできる内部レジスタの数は
１個のみに限定される。従って、全ての内部レジスタを
セットする場合には、一つ一つの内部レジスタに対する
セット命令を着実に実行することが必要となり、ｎ個の
内部レジスタを備える場合には、これのセットに対して
ｎ回のセット命令を実行することが必要である。
【発明が解決しようとする課題】上述したマイクロコン
ピュータ内の、従来の内部レジスタを形成する半導体集
積回路においては、前記内部レジスタの製造時に行われ
る機能確認テスト時において、内部レジスタの保持テス
ト（レジスタおよびＲＡＭ等は、命令などを実行してい
る時の動作時の電圧以外に、スタンバイ・モード時に、
動作時の電圧の低い電圧でレジスタおよびＲＡＭ等のデ
ータを保持するために、“０”の保持状態と“１”の保
持状態を低電圧にしてチェックするテスト）を行う際
に、１回の命令によりセットすることのできる内部レジ
スタの数が１個のみであるため、ｎ個の内部レジスタを
セットする場合には、ｎ回の命令を実行する必要があ
り、前記保持テストの所要時間が多大にわたるという欠
点がある。また、シリアル・インターフェイスのシフト
レジスタとモードレジスタをセットする場合には、モー
ドレジスタをセットすることによりシフト動作が開始さ
れることになるため、シフトレジスタにセットする値を
考慮する必要があり、そのためのテストパターン設計に
余分の時間を要するという欠点がある。
ピュータ内の、従来の内部レジスタを形成する半導体集
積回路においては、前記内部レジスタの製造時に行われ
る機能確認テスト時において、内部レジスタの保持テス
ト（レジスタおよびＲＡＭ等は、命令などを実行してい
る時の動作時の電圧以外に、スタンバイ・モード時に、
動作時の電圧の低い電圧でレジスタおよびＲＡＭ等のデ
ータを保持するために、“０”の保持状態と“１”の保
持状態を低電圧にしてチェックするテスト）を行う際
に、１回の命令によりセットすることのできる内部レジ
スタの数が１個のみであるため、ｎ個の内部レジスタを
セットする場合には、ｎ回の命令を実行する必要があ
り、前記保持テストの所要時間が多大にわたるという欠
点がある。また、シリアル・インターフェイスのシフト
レジスタとモードレジスタをセットする場合には、モー
ドレジスタをセットすることによりシフト動作が開始さ
れることになるため、シフトレジスタにセットする値を
考慮する必要があり、そのためのテストパターン設計に
余分の時間を要するという欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、マイクロコンピュータ内において、当該マイクロコ
ンピュータ内の内部バスと内部回路との間のデータ授受
を行う複数の内部レジスタを形成する半導体集積回路に
おいて、前記内部レジスタが、当該内部レジスタ固有の
アドレスをデコードする第１のデコーダと、前記複数の
内部レジスタの機能テスト時に発生される各レジスタ共
有のアドレスをデコードする第２のデコーダと、前記第
１および第２のデコーダの出力データの論理和をとるＯ
Ｒ回路と、所定の書込み／読出しクロック信号を制御信
号として入力し、前記ＯＲ回路から出力されるデータを
ラッチするデータ保持回路と、前記データ保持回路から
出力されるデータと、所定の書込みクロック信号および
読出しクロック信号とを入力して、所定のレジスタに対
する書込み制御信号ならびに読出し制御信号を出力する
一対のＡＮＤ回路と、を備えて構成される。
は、マイクロコンピュータ内において、当該マイクロコ
ンピュータ内の内部バスと内部回路との間のデータ授受
を行う複数の内部レジスタを形成する半導体集積回路に
おいて、前記内部レジスタが、当該内部レジスタ固有の
アドレスをデコードする第１のデコーダと、前記複数の
内部レジスタの機能テスト時に発生される各レジスタ共
有のアドレスをデコードする第２のデコーダと、前記第
１および第２のデコーダの出力データの論理和をとるＯ
Ｒ回路と、所定の書込み／読出しクロック信号を制御信
号として入力し、前記ＯＲ回路から出力されるデータを
ラッチするデータ保持回路と、前記データ保持回路から
出力されるデータと、所定の書込みクロック信号および
読出しクロック信号とを入力して、所定のレジスタに対
する書込み制御信号ならびに読出し制御信号を出力する
一対のＡＮＤ回路と、を備えて構成される。
【００１１】また、前記データ保持回路としては、Ｄフ
リップフロップ回路により形成してもよい。
リップフロップ回路により形成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、内部レジ
スタとして、内部バス２０１に対応して、ＯＲ回路１お
よび２とＮＯＲ回路３とを含むデコーダ回路と、ＡＮＤ
回路４〜６、９および１０と、ＯＲ回路７と、Ｄフリッ
プフロップ８と、レジスタ１１とを備えて構成される。
なお、本実施例の含まれるマイクロコンピュータ内にお
いて、複数の内部レジスタが内部バスに接続される状態
は、従来例の場合と同様に図３に示されるとうりであ
る。
である。図１に示されるように、本実施例は、内部レジ
スタとして、内部バス２０１に対応して、ＯＲ回路１お
よび２とＮＯＲ回路３とを含むデコーダ回路と、ＡＮＤ
回路４〜６、９および１０と、ＯＲ回路７と、Ｄフリッ
プフロップ８と、レジスタ１１とを備えて構成される。
なお、本実施例の含まれるマイクロコンピュータ内にお
いて、複数の内部レジスタが内部バスに接続される状態
は、従来例の場合と同様に図３に示されるとうりであ
る。
【００１４】図１において、ＯＲ回路１および２に対し
ては、それぞれ内部バス２０１の（Ｂ0 〜Ｂ3 ）および
（Ｂ4 〜Ｂ7 ）のデータが入力され、これらのＯＲ回路
の出力は、共にＮＯＲ回路３に入力されてデコードされ
る。また、ＡＮＤ回路４および５に対しては、それぞれ
内部バス２０１の（Ｂ0 〜Ｂ3 ）および（Ｂ4 〜Ｂ7）
のデータが入力され、これらのＡＮＤ回路の出力は、共
にＡＮＤ回路６に入力されて論理積がとられる。ＮＯＲ
回路３のデコード出力およびＡＮＤ回路６の出力は、Ｏ
Ｒ回路７に入力されて論理和がとられて出力され、その
論理和出力は、Ｄフリップフロップ８のＤ端子に入力さ
れて、ＣＫ端子に入力される書込み／読出しクロックＲ
ＷＣ１を介して、ＡＮＤ回路９および１０に送られる。
ＡＮＤ回路９および１０に対しては、書込みクロックＷ
Ｃ２および読出しクロックＲＣ２も入力されており、Ａ
ＮＤ回路９の出力は、レジスタ１１に対する書込み制御
信号としてレジスタ１１に入力され、また、ＡＮＤ回路
１０の出力は、レジスタ１１に対する読出し制御信号と
してレジスタ１１に入力される。
ては、それぞれ内部バス２０１の（Ｂ0 〜Ｂ3 ）および
（Ｂ4 〜Ｂ7 ）のデータが入力され、これらのＯＲ回路
の出力は、共にＮＯＲ回路３に入力されてデコードされ
る。また、ＡＮＤ回路４および５に対しては、それぞれ
内部バス２０１の（Ｂ0 〜Ｂ3 ）および（Ｂ4 〜Ｂ7）
のデータが入力され、これらのＡＮＤ回路の出力は、共
にＡＮＤ回路６に入力されて論理積がとられる。ＮＯＲ
回路３のデコード出力およびＡＮＤ回路６の出力は、Ｏ
Ｒ回路７に入力されて論理和がとられて出力され、その
論理和出力は、Ｄフリップフロップ８のＤ端子に入力さ
れて、ＣＫ端子に入力される書込み／読出しクロックＲ
ＷＣ１を介して、ＡＮＤ回路９および１０に送られる。
ＡＮＤ回路９および１０に対しては、書込みクロックＷ
Ｃ２および読出しクロックＲＣ２も入力されており、Ａ
ＮＤ回路９の出力は、レジスタ１１に対する書込み制御
信号としてレジスタ１１に入力され、また、ＡＮＤ回路
１０の出力は、レジスタ１１に対する読出し制御信号と
してレジスタ１１に入力される。
【００１５】レジスタ１１は、内部バス２０１の（Ｂ0
〜Ｂ7 ）に接続されるとともに、様々な信号線をマイク
ロコンピュータ内部に出力している。
〜Ｂ7 ）に接続されるとともに、様々な信号線をマイク
ロコンピュータ内部に出力している。
【００１６】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、本実施例における各信号のタイミング
図である。次に、図１および図２（ａ）、（ｂ）、
（ｃ）および（ｄ）を参照して、動作について説明す
る。
に示されるのは、本実施例における各信号のタイミング
図である。次に、図１および図２（ａ）、（ｂ）、
（ｃ）および（ｄ）を参照して、動作について説明す
る。
【００１７】図３の内部レジスタ２１−０が００H 番地
に割付けられている場合に、時間Ｔ1 のタイミングにお
いては、従来例の場合と同様に、マイクロコンピュータ
のシステム・クロックＣ１（図示されない）がアクティ
ブの時点において、内部バス２０１の（Ｂ0 〜Ｂ7 ）の
アドレスデータ（００H ）は、ＯＲ回路１および２とＮ
ＯＲ回路３を介してデコードされて、ＮＯＲ回路３の出
力は“Ｈ”レベルとなり、ＯＲ回路７に入力されるが、
この場合においては、ＯＲ回路７の出力は、ＡＮＤ回路
６の出力レベルの如何を問わず“Ｈ”レベルとなり、Ｄ
フリップフロップ８によりラッチされる。次に、マイク
ロコンピュータのシステム・クロックＣ２（図示されな
い）がアクティブの時点において、Ｄフリップフロップ
８のＱ端子出力が“Ｈ”レベル、書込み制御信号ＷＣ２
が“Ｈ”レベルとなるように制御されて、これによりＡ
ＮＤ回路９の出力は“Ｈ”レベル、即ちアクティブとな
り、レジスタ１１に入力される。この時に、内部バス２
０１の（Ｂ0 〜Ｂ7 ）のデータ、例えば５５H は、書込
み制御信号ＷＣ２の立下りのタイミングにおいて、レジ
スタ１１にラッチされる。
に割付けられている場合に、時間Ｔ1 のタイミングにお
いては、従来例の場合と同様に、マイクロコンピュータ
のシステム・クロックＣ１（図示されない）がアクティ
ブの時点において、内部バス２０１の（Ｂ0 〜Ｂ7 ）の
アドレスデータ（００H ）は、ＯＲ回路１および２とＮ
ＯＲ回路３を介してデコードされて、ＮＯＲ回路３の出
力は“Ｈ”レベルとなり、ＯＲ回路７に入力されるが、
この場合においては、ＯＲ回路７の出力は、ＡＮＤ回路
６の出力レベルの如何を問わず“Ｈ”レベルとなり、Ｄ
フリップフロップ８によりラッチされる。次に、マイク
ロコンピュータのシステム・クロックＣ２（図示されな
い）がアクティブの時点において、Ｄフリップフロップ
８のＱ端子出力が“Ｈ”レベル、書込み制御信号ＷＣ２
が“Ｈ”レベルとなるように制御されて、これによりＡ
ＮＤ回路９の出力は“Ｈ”レベル、即ちアクティブとな
り、レジスタ１１に入力される。この時に、内部バス２
０１の（Ｂ0 〜Ｂ7 ）のデータ、例えば５５H は、書込
み制御信号ＷＣ２の立下りのタイミングにおいて、レジ
スタ１１にラッチされる。
【００１８】次に、時間Ｔ2 のタイミングにおいては、
マイクロコンピュータのシステム・クロックＣ１がアク
ティブの時点において、内部バス２０１の（Ｂ0 〜Ｂ
7 ）のアドレスデータ（０２H ）は、ＯＲ回路１および
２とＮＯＲ回路３を介してデコードされ、ＮＯＲ回路３
の出力が“Ｌ”レベルとなるとともに、同じく（Ｂ0 〜
Ｂ7 ）のアドレスデータ（０２H ）の入力に対応するＡ
ＮＤ回路４および５とＡＮＤ回路６の出力も“Ｌ”レベ
ルとなる。従って、ＯＲ回路７の“Ｌ”レベルの出力
は、Ｄフリップフロップ８のＤ端子に入力されてラッチ
される。次に、マイクロコンピュータのシステム・クロ
ックＣ２がアクティブになると、Ｄフリップフロップ８
の出力が“Ｌ”レベル、書込み制御信号ＷＣ２が“Ｈ”
レベルとなるように制御されて、ＡＮＤ回路９の出力は
“Ｌ”レベルとなり、インアクティブとなるためレジス
タ１１はアクセスされることがない。
マイクロコンピュータのシステム・クロックＣ１がアク
ティブの時点において、内部バス２０１の（Ｂ0 〜Ｂ
7 ）のアドレスデータ（０２H ）は、ＯＲ回路１および
２とＮＯＲ回路３を介してデコードされ、ＮＯＲ回路３
の出力が“Ｌ”レベルとなるとともに、同じく（Ｂ0 〜
Ｂ7 ）のアドレスデータ（０２H ）の入力に対応するＡ
ＮＤ回路４および５とＡＮＤ回路６の出力も“Ｌ”レベ
ルとなる。従って、ＯＲ回路７の“Ｌ”レベルの出力
は、Ｄフリップフロップ８のＤ端子に入力されてラッチ
される。次に、マイクロコンピュータのシステム・クロ
ックＣ２がアクティブになると、Ｄフリップフロップ８
の出力が“Ｌ”レベル、書込み制御信号ＷＣ２が“Ｈ”
レベルとなるように制御されて、ＡＮＤ回路９の出力は
“Ｌ”レベルとなり、インアクティブとなるためレジス
タ１１はアクセスされることがない。
【００１９】更に、時間Ｔ3 のタイミングにおいては、
マイクロコンピュータのシステム・クロックＣ１がアク
ティブな時点において、内部バス２０１の（Ｂ0 〜Ｂ7
）のアドレスデータ（００H ）は、ＯＲ回路１および
２とＮＯＲ回路３を介してデコードされ、ＯＲ回路７の
出力は“Ｈ”レベルとなり、このデータはＤフリップフ
ロップ８によりラッチされる。次に、マイクロコンピュ
ータのシステム・クロックＣ２がアクティブになると、
Ｄフリップフロップ８の出力が“Ｈ”レベル、読出し制
御信号ＲＣ２が“Ｈ”レベルとなるように制御されて、
ＡＮＤ回路１０の出力は“Ｈ”レベルとなり、アクティ
ブとなる。この時には、レジスタ１１にラッチされてい
るデータ（５５H ）は内部バス２０１の（Ｂ0 〜Ｂ7 ）
に出力される。
マイクロコンピュータのシステム・クロックＣ１がアク
ティブな時点において、内部バス２０１の（Ｂ0 〜Ｂ7
）のアドレスデータ（００H ）は、ＯＲ回路１および
２とＮＯＲ回路３を介してデコードされ、ＯＲ回路７の
出力は“Ｈ”レベルとなり、このデータはＤフリップフ
ロップ８によりラッチされる。次に、マイクロコンピュ
ータのシステム・クロックＣ２がアクティブになると、
Ｄフリップフロップ８の出力が“Ｈ”レベル、読出し制
御信号ＲＣ２が“Ｈ”レベルとなるように制御されて、
ＡＮＤ回路１０の出力は“Ｈ”レベルとなり、アクティ
ブとなる。この時には、レジスタ１１にラッチされてい
るデータ（５５H ）は内部バス２０１の（Ｂ0 〜Ｂ7 ）
に出力される。
【００２０】また、テスト用にＦＦH 番地に割付けられ
ている場合に、時間Ｔ5 のタイミングにおいては、シス
テム・クロックＣ１がアクティブである時点において、
内部バス２０１の（Ｂ0 〜Ｂ7 ）のアドレスデータ（Ｆ
ＦH ）は、ＡＮＤ回路４および５とＡＮＤ回路６により
デコードされ、ＡＮＤ回路６の出力は“Ｈ”レベルとな
り、ＯＲ回路７に入力される。この時、ＯＲ回路７の出
力は、ＮＯＲ回路３の出力レベルの如何に関せず“Ｈ”
レベルとなり、Ｄフリップフロップ８においてラッチさ
れる。次に、システム・クロックＣ２がアクティブにな
ると、Ｄフリップフロップ８の出力が“Ｈ”レベル、書
込み制御信号ＷＣ２が“Ｈ”レベルとなるように制御さ
れて、ＡＮＤ回路９の出力は“Ｈ”レベルとなり、アク
ティブとなる。この時には、内部バス２０１の（Ｂ0 〜
Ｂ7 ）のデータ（ＦＦH ）はレジスタ１１にラッチされ
る。また、時間Ｔ0 およびＴ4 のタイミングにおいて
は、外部メモリ・アクセス等によるタイミングにおい
て、内部バス２０１および内部レジスタに対するアクセ
スは行われない。
ている場合に、時間Ｔ5 のタイミングにおいては、シス
テム・クロックＣ１がアクティブである時点において、
内部バス２０１の（Ｂ0 〜Ｂ7 ）のアドレスデータ（Ｆ
ＦH ）は、ＡＮＤ回路４および５とＡＮＤ回路６により
デコードされ、ＡＮＤ回路６の出力は“Ｈ”レベルとな
り、ＯＲ回路７に入力される。この時、ＯＲ回路７の出
力は、ＮＯＲ回路３の出力レベルの如何に関せず“Ｈ”
レベルとなり、Ｄフリップフロップ８においてラッチさ
れる。次に、システム・クロックＣ２がアクティブにな
ると、Ｄフリップフロップ８の出力が“Ｈ”レベル、書
込み制御信号ＷＣ２が“Ｈ”レベルとなるように制御さ
れて、ＡＮＤ回路９の出力は“Ｈ”レベルとなり、アク
ティブとなる。この時には、内部バス２０１の（Ｂ0 〜
Ｂ7 ）のデータ（ＦＦH ）はレジスタ１１にラッチされ
る。また、時間Ｔ0 およびＴ4 のタイミングにおいて
は、外部メモリ・アクセス等によるタイミングにおい
て、内部バス２０１および内部レジスタに対するアクセ
スは行われない。
【００２１】本発明の内部レジスタを形成する半導体集
積回路においては、各内部レジスタごとのアドレス制御
信号と、各内部レジスタ共通のアドレス制御信号（ＦＦ
H ）により制御が行われている。従って、全ての内部レ
ジスタに対して、同一のデータをセットする場合には、
一つ一つの内部レジスタをセットすることなく、前記共
通のアドレス制御信号を介して、データをセットする命
令を１回実行するだけで用が足りる。
積回路においては、各内部レジスタごとのアドレス制御
信号と、各内部レジスタ共通のアドレス制御信号（ＦＦ
H ）により制御が行われている。従って、全ての内部レ
ジスタに対して、同一のデータをセットする場合には、
一つ一つの内部レジスタをセットすることなく、前記共
通のアドレス制御信号を介して、データをセットする命
令を１回実行するだけで用が足りる。
【００２２】
【発明の効果】以上説明したように、本発明は、内部レ
ジスタ保持テストを行う際に、当該内部レジスタがｎ個
ある場合においても、これらの内部レジスタのセットを
１回の命令の実行により行うことが可能となり、テスト
時間を大幅に短縮することができるという効果がある。
また、シリアルインターフェイスのシフトレジスタとモ
ードレジスタのように、レジスタの影響を考慮する必要
がなくなり、そのためのテスト・パターン設計時間を排
除することができるという効果がある。
ジスタ保持テストを行う際に、当該内部レジスタがｎ個
ある場合においても、これらの内部レジスタのセットを
１回の命令の実行により行うことが可能となり、テスト
時間を大幅に短縮することができるという効果がある。
また、シリアルインターフェイスのシフトレジスタとモ
ードレジスタのように、レジスタの影響を考慮する必要
がなくなり、そのためのテスト・パターン設計時間を排
除することができるという効果がある。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本実施例における動作を示すタイミング図であ
る。
る。
【図３】内部バスと内部レジスタの接続を示すブロック
図である。
図である。
【図４】従来例を示す回路構成図である。
【図５】従来例における動作を示すタイミング図であ
る。
る。
１、２、７、１２、１３ ＯＲ回路 ３、１４ ＮＯＲ回路 ４〜６、９、１０、１６、１７ ＡＮＤ回路 ８、１５ Ｄフリップフロップ １１、１８ レジスタ ２１−０〜２１−ｎ 内部レジスタ
Claims (2)
- 【請求項１】 マイクロコンピュータ内において、当該
マイクロコンピュータ内の内部バスと内部回路との間の
データ授受を行う複数の内部レジスタを形成する半導体
集積回路において、 前記内部レジスタが、当該内部レジスタ固有のアドレス
をデコードする第１のデコーダと、 前記複数の内部レジスタの機能テスト時に発生される各
レジスタ共有のアドレスをデコードする第２のデコーダ
と、 前記第１および第２のデコーダの出力データの論理和を
とるＯＲ回路と、 所定の書込み／読出しクロック信号を制御信号として入
力し、前記ＯＲ回路から出力されるデータをラッチする
データ保持回路と、 前記データ保持回路から出力されるデータと、所定の書
込みクロック信号および読出しクロック信号とを入力し
て、所定のレジスタに対する書込み制御信号ならびに読
出し制御信号を出力する一対のＡＮＤ回路と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記データ保持回路が、Ｄフリップフロ
ップ回路により形成される請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136433A JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136433A JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04361331A JPH04361331A (ja) | 1992-12-14 |
| JP2716284B2 true JP2716284B2 (ja) | 1998-02-18 |
Family
ID=15175027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136433A Expired - Lifetime JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716284B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480315A (en) * | 1982-08-16 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Dynamically controllable addressing in automatic test equipment |
| JPH0235381A (ja) * | 1988-07-26 | 1990-02-05 | Fujitsu Ltd | アドレス・スキャン回路 |
| JPH0267978A (ja) * | 1988-09-02 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路の試験方法 |
-
1991
- 1991-06-07 JP JP3136433A patent/JP2716284B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04361331A (ja) | 1992-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |