JP2838951B2 - READY signal compensation circuit for in-circuit emulator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はインサーキット・エミュ
レータのＲＥＡＤＹ信号補償回路に関し、特にマイクロ
コンピュータ用インサーキット・エミュレータ内におい
て構成されるＲＥＡＤＹ信号補償回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a READY signal compensating circuit of an in-circuit emulator, and more particularly to a READY signal compensating circuit formed in an in-circuit emulator for a microcomputer.

【０００２】[0002]

【従来の技術】マイクロ・コンピュータを利用した応用
システムにおいて、マイクロコンピュータが生成する基
本バス・サイクルに対し、長いアクセス・タイムを要求
するＩ／Ｏ装置を使用する場合、正常な読み込み／書き
込みを実現するためには、前記Ｉ／Ｏ装置にアクセスす
るときのみ基本バスサイクルを延長する技術が必要であ
る。このようなバス・サイクルを延長する機能としてＲ
ＥＡＤＹ機能がある。ＲＥＡＤＹ機能とは、マイクロコ
ンピュータ（以下ＣＰＵと称する）基本バス・サイクル
内にメモリやＩ／Ｏがデータの読み込み／書き込み動作
が終了しないときに基本バス・サイクルの延長を要求す
る信号である。2. Description of the Related Art In an application system using a microcomputer, when an I / O device requiring a long access time is used for a basic bus cycle generated by the microcomputer, normal reading / writing is realized. For this purpose, a technique for extending the basic bus cycle only when accessing the I / O device is required. The function of extending such a bus cycle is R
There is an EADY function. The READY function is a signal for requesting extension of the basic bus cycle when a memory or an I / O does not complete a data read / write operation within a microcomputer (hereinafter referred to as a CPU) basic bus cycle.

【０００３】従来、図１１の様に、インサーキット・エ
ミュレータ（以下、ＩＥと略）６内には、ＲＥＡＤＹ信
号を補償する回路はなく、ＲＥＡＤＹ信号は、応用シス
テム７上において、Ｉ／Ｏ装置２のアドレスがアクセス
された際、そのアドレスをデコーダ８でデコードし、そ
のデコードされた情報をもとにＲＥＡＤＹ回路３により
ＲＥＡＤＹ信号９を生成している。Conventionally, as shown in FIG. 11, there is no circuit for compensating a READY signal in an in-circuit emulator (hereinafter abbreviated as IE) 6, and the READY signal is supplied to an I / O device When the address 2 is accessed, the decoder 8 decodes the address, and the READY circuit 3 generates the READY signal 9 based on the decoded information.

【０００４】この応用システム７上で生成されたＲＥＡ
ＤＹ信号は応用システム７よりケーブル経由で、ＩＥ６
内のＣＰＵ４に入力されており、応用システム７未使用
時などは、ＲＥＡＤＹ信号９の必要はなく、ＩＥ６内の
ＲＥＡＤＹ制御回路５により応用システムからのＴＲＥ
ＡＤＹ信号９は、無視される構成になっている。ＲＥＡ
ＤＹ制御回路５の出力信号とＴＲＥＡＤＹ信号とは、Ａ
ＮＤゲート１０を介して、ＣＰＵ４に入力される。The REA generated on this application system 7
The DY signal is transmitted from the application system 7 via a cable to the IE6.
When the application system 7 is not used, the READY signal 9 is not necessary, and the READY control circuit 5 in the IE 6 controls the TRE from the application system.
The ADY signal 9 is configured to be ignored. REA
The output signal of the DY control circuit 5 and the TREADY signal
The data is input to the CPU 4 via the ND gate 10.

【０００５】[0005]

【発明が解決しようとする課題】ＣＰＵにおいてメモリ
・リードの場合、アドレス出力及び制御信号出力からデ
ータ取り込みまでの時間と、アドレス出力及び制御信号
出力からＲＥＡＤＹが判定されるまでの時間とでは、後
者の方が短い時間で判定しなくてはならないため、ＲＥ
ＡＤＹ信号９の生成（出力のタイミング）は厳しく大変
難しい技術である。In the case of a memory read in the CPU, the time from address output and control signal output to data fetch and the time from address output and control signal output to READY determination are the latter. Must be judged in a shorter time, so RE
The generation (output timing) of the ADY signal 9 is a strict and very difficult technique.

【０００６】前述の従来の技術の問題として、ＩＥ６と
応用システム７間の信号伝達遅延時間がある。現在ＩＥ
６と応用システム７は、ケーブル１を使用して接続して
いるのであるが、このケーブル接続が信号伝達遅延時間
の原因になっている。As a problem of the above-mentioned conventional technology, there is a signal transmission delay time between the IE 6 and the application system 7. Currently IE
6 and the application system 7 are connected using the cable 1, and this cable connection causes a signal transmission delay time.

【０００７】この遅延で、応用システムからのデータを
読み込む際において、図１３の様に、基本バス・サイク
ルのリードのタイミングＴに応用システムからのデータ
入力が間に合わず、ＣＰＵがデータを読み込めなくな
る。Due to this delay, when reading data from the application system, as shown in FIG. 13, data input from the application system cannot be made in time for the read timing T of the basic bus cycle, and the CPU cannot read data.

【０００８】このためＲＥＡＤＹ信号が必要になるのだ
が、応用システム上で生成されているＲＥＡＤＹ信号
は、応用システム内においても基本バス・サイクルにお
いて、ＲＥＡＤＹ信号のタイミング条件は厳しい。この
信号をケーブル及び、バッファを介してＩＣＥ内のＣＰ
Ｕに入力するので、リード・タイミングは更に厳しくな
り、応用システムからのＲＥＡＤＹ信号（以後、ＴＲＥ
ＡＤＹと略）は、図１４に示されるセット・アップ時間
Ｔ１を満足できない場合が生じる。For this reason, a READY signal is required, but the timing condition of the READY signal generated in the application system is severe in the basic bus cycle even in the application system. This signal is transmitted to the CP in the ICE via a cable and a buffer.
U, the read timing becomes more severe, and the READY signal from the application system (hereinafter TRE)
ADY) may not satisfy the set-up time T1 shown in FIG.

【０００９】このため、図１５のＲＥＡＤＹ信号は判定
されず、ＣＰＵに基本バス・サイクルの延長を要求でき
ないという問題が起こる。この問題が生じることによ
り、ＩＥ内のＣＰＵは、応用システムからの命令及び、
データが正しく読み込めず、ＩＥは、ディバッグ不能な
どの動作不良や機能停止などの障害が起こる。この問題
は、ＣＰＵの動作周波数が上がるにつれて重要度を増し
ている。For this reason, the READY signal shown in FIG. 15 is not determined, and there is a problem that the CPU cannot be requested to extend the basic bus cycle. Due to this problem, the CPU in the IE receives instructions from the application system and
The data cannot be read correctly, and the IE suffers from a malfunction such as an inability to debug and a failure such as a function stop. This problem becomes more important as the operating frequency of the CPU increases.

【００１０】[0010]

【課題を解決するための手段】本発明のインサーキット
・エミュレータのＲＥＡＤＹ信号補償回路の構成は、イ
ンサーキット・エミュレータ内に、一定周期の信号を入
力してＲＥＡＤＹサンプリングのタイミング信号を生成
する第１の回路と、特定アドレスがアクセスされたこと
を示す第２の回路と、前記第１，第２の回路から出力さ
れる信号の論理積によりＲＥＡＤＹ補償信号を生成する
回路とを備えることを特徴とする。According to the present invention, a READY signal compensating circuit of an in-circuit emulator comprises: a first circuit for inputting a signal having a constant period into an in-circuit emulator to generate a READY sampling timing signal; , A second circuit indicating that a specific address has been accessed, and a circuit for generating a READY compensation signal based on a logical product of signals output from the first and second circuits. I do.

【００１１】[0011]

【実施例】次に本発明について、図面を参照して説明す
る。本発明の第１の実施例において、ＣＰＵはＮＥＣ製
のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用している。
このＣＰＵの１クロック・サイクルは、図１２の様に、
６２．５ｎｓである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. In the first embodiment of the present invention, the CPU uses NEC μPD70108H (V20HL).
One clock cycle of this CPU is as shown in FIG.
62.5 ns.

【００１２】まず、ＲＥＡＤＹ信号は、図１４にあるよ
うに、セット・アップ・タイム（−８ｎｓ）、ホールド
（２０ｎｓ）、アクティブ設定時間（２０ｎｓ）であ
り、セット・アップ・タイム、サンプル・タイム、ホー
ルド時間の間は、ロー（またはハイ）レベルで固定しな
ければならない仕様である。ＲＥＡＤＹ信号が入力さ
れ、サンプル・タイムで判定されると、ＣＰＵの基本サ
イクルが１クロック・サイクル分（ＴＷ）延長される。First, as shown in FIG. 14, the READY signal has a set-up time (-8 ns), a hold (20 ns), and an active set time (20 ns). During the hold time, it must be fixed at a low (or high) level. When the READY signal is input and the determination is made at the sample time, the basic cycle of the CPU is extended by one clock cycle (TW).

【００１３】また、ＲＥＡＤＹサンプリング・タイミン
グ信号生成回路において、ＣＰＵからのタイミング信号
生成回路で使用する一定周期の信号はＡＳＴＢ信号とし
た。このＡＳＴＢ信号は、アドレス情報を外部ラッチに
ラッチする為に出力される信号で、約１／２クロック・
サイクルで出力される。In the READY sampling / timing signal generation circuit, a signal having a constant cycle used in the timing signal generation circuit from the CPU is an ASTB signal. The ASTB signal is a signal output for latching address information in an external latch, and is about 1/2 clock
Output in cycles.

【００１４】図１は本発明の第１の実施例のインサーキ
ット・エミュレータのＲＥＡＤＹ信号補償回路を示す回
路図、図２は図１の動作を示す出力波形図である。FIG. 1 is a circuit diagram showing a READY signal compensating circuit of an in-circuit emulator according to a first embodiment of the present invention, and FIG. 2 is an output waveform diagram showing the operation of FIG.

【００１５】図１，図２において、本実施例のインサー
キット・エミュレータ２０内のタイミング信号を生成す
る回路があり、ＣＰＵからのＡＳＴＢ信号と外部クロッ
ク信号（以後、クロックと略）を用い、本実施例のタイ
ミング信号であるＤＳＴＢ信号１０を生成する。1 and 2, there is a circuit for generating a timing signal in the in-circuit emulator 20 of the present embodiment. The circuit uses an ASTB signal from a CPU and an external clock signal (hereinafter abbreviated as a clock) to generate a timing signal. A DSTB signal 10, which is a timing signal of the embodiment, is generated.

【００１６】第２の回路１３は、指定アドレスが入力さ
れると信号を出力する。この信号がＲＳＴＢ信号１１で
ある。ＤＳＴＢ信号１０とＲＳＴＢ信号１１とのＮＡＮ
ＤをＮＡＮＤゲート１４でとる。これから出力された信
号１５がＩＥ内のＲＥＡＤＹ補償信号（以後、ＩＲＥＡ
ＤＹと略）となる。この信号と応用システムからのＴＲ
ＥＡＤＹ１６のＡＮＤをＡＮＤゲート１７でとり、ＲＥ
ＡＤＹ信号１８とし、ＣＰＵ１９に入力する。The second circuit 13 outputs a signal when a designated address is input. This signal is the RSTB signal 11. NAN of DSTB signal 10 and RSTB signal 11
D is taken by the NAND gate 14. The signal 15 output from this is a READY compensation signal in the IE (hereinafter, IREA
DY). This signal and TR from application system
The AND of EADY16 is taken by AND gate 17, and RE
An ADY signal 18 is input to the CPU 19.

【００１７】図５，図６は、図１の本回路における基本
サイクルの生成回路（第１の回路１２）とその出力図で
ある。図５において、本回路は、Ｄ型フリップフロップ
（Ｄ−ＦＦ）を４段に組み合わせた回路になっている。FIGS. 5 and 6 show the basic cycle generation circuit (first circuit 12) and its output diagram in the circuit of FIG. In FIG. 5, this circuit is a circuit in which D-type flip-flops (D-FF) are combined in four stages.

【００１８】第１乃至第４段目のＤ型フリップフロップ
５０，５１，５２，５３と、ＯＲゲート５４とを有す
る。第１段目のＤ型フリップフロップ５０のＤ入力に
は、ＡＳＴＢ信号入力端子５５が接続され、クロック入
力にはＣＬＫ信号入力端子５６が接続される。フリップ
フロップ５３のＱ４出力には、ＤＳＴＢ信号出力端子５
７が出力される。The first to fourth stages include D-type flip-flops 50, 51, 52, and 53, and an OR gate 54. An ASTB signal input terminal 55 is connected to the D input of the first stage D-type flip-flop 50, and a CLK signal input terminal 56 is connected to the clock input. The DSTB signal output terminal 5 is connected to the Q4 output of the flip-flop 53.
7 is output.

【００１９】図６において、図５における各部の信号が
示されている。FIG. 6 shows signals of various parts in FIG.

【００２０】ＡＳＴＢ信号はＣＰＵから一定周期で出力
されているので、これを使用する事で自らの回路におい
て一定周期の信号を生成する必要がない。その動作は次
のようである。Since the ASTB signal is output from the CPU at a constant period, it is not necessary to generate a signal at a constant period in its own circuit by using this signal. The operation is as follows.

【００２１】（１）Ｄ−ＦＦ５０にＡＳＴＢ信号とクロ
ック信号とを入力すると、クロックの立ち上がりで１ク
ロック・サイクルの信号Ｑ１が出力される。(1) When the ASTB signal and the clock signal are input to the D-FF 50, a signal Q1 of one clock cycle is output at the rise of the clock.

【００２２】出力信号Ｑ１をＤ−ＦＦ５１に入力する
と、クロックの立ち下がりで信号Ｑ１より約１／２クロ
ック・サイクル遅れた１クロック・サイクルの信号Ｑ２
が出力される。When the output signal Q1 is input to the D-FF 51, the signal Q2 of one clock cycle delayed by about 1/2 clock cycle from the signal Q1 at the falling edge of the clock.
Is output.

【００２３】信号Ｑ２をＤ−ＦＦ５２に入力すると、ク
ロックの立ち上がりで信号Ｑ２より約１／２クロックサ
イクル遅れた１クロック・サイクルの信号Ｑ３が出力さ
れる。When the signal Q2 is input to the D-FF 52, a signal Q3 of one clock cycle delayed by about 1/2 clock cycle from the signal Q2 at the rising edge of the clock is output.

【００２４】信号Ｑ１と信号Ｑ３のＯＲをとりＤ−ＦＦ
５３に入力することにより、ＤＳＴＢ（Ｑ４）信号を出
力する。The signal Q1 is ORed with the signal Q3 to obtain a D-FF
53, a DSTB (Q4) signal is output.

【００２５】図７，図８は、特定のアドレスが指定され
た時にＲＳＴＢ信号を出力する回路（図１の第２の回
路）とその出力波形図である。図７において、この回路
は、指定アドレスを記憶しておくＲＡＭ７０とＤ−ＦＦ
７１，７２との組み合わせ回路である。FIGS. 7 and 8 are a circuit for outputting an RSTB signal when a specific address is designated (the second circuit in FIG. 1) and its output waveform diagram. In FIG. 7, this circuit includes a RAM 70 for storing a designated address and a D-FF.
This is a combination circuit with 71 and 72.

【００２６】図７において、本第２の回路は、ランダム
・アクセス・メモリ（ＲＡＭ）７０と、Ｄ型フリップフ
ロップ７１，７２と、ＣＬＫ１４入力端子，Ｗ／Ｒ信号
７３，アドレス７５の各入力端子と、ＲＳＴＢ出力信号
７６の端子を有する。In FIG. 7, the second circuit includes a random access memory (RAM) 70, D-type flip-flops 71 and 72, a CLK14 input terminal, a W / R signal 73, and an address 75. And an RSTB output signal 76 terminal.

【００２７】図８において、図７の各部の信号が示され
ており、特定アドレス指定あり時間Ｔ８，特定アドレス
指定なし時間Ｔ９が示されている。図８において、その
動作は、次のようである。FIG. 8 shows signals of respective parts in FIG. 7, and shows a time T8 with specific address designation and a time T9 without specific address designation. In FIG. 8, the operation is as follows.

【００２８】ＲＡＭ７０をゼロ・クリアしておき、Ｗ
（反転値）／Ｒ信号７３により、ライト状態にする。そ
して、指定のアドレスに、ＤＩＮ端子よりデータを書き
込む。The RAM 70 is cleared to zero, and W
(Inverted value) / R signal 73 causes write state. Then, data is written from the DIN terminal to the specified address.

【００２９】書き込み終了後、ＲＡＭ７０をリード状態
にする。After the writing is completed, the RAM 70 is set to the read state.

【００３０】特定のアドレスが指定されたら、特定アド
レス内のデータがＤＯＵＴ７７よりハイ・レベルとして
出力される。When a specific address is designated, data in the specific address is output from DOUT 77 as a high level.

【００３１】この信号をＤ−ＦＦ７１が受け、出力信号
Ｑ５を出力する。The D-FF 71 receives this signal and outputs an output signal Q5.

【００３２】出力信号Ｑ５をＤ−ＦＦ７２に入力してク
ロックを用いて、ＲＳＴＢ（Ｑ６）信号７６を出力す
る。The output signal Q5 is input to the D-FF 72, and an RSTB (Q6) signal 76 is output using a clock.

【００３３】また、指定以外のアドレスの時はＤＯＵＴ
７７は、ロー・レベルになっている。When the address is other than specified, DOUT
77 is at a low level.

【００３４】応用システム未使用、ＲＥＡＤＹ信号未使
用時には、ＲＥＡＤＹ信号としては、無視されるような
構成になっている。When the application system is not used and the READY signal is not used, the configuration is such that the READY signal is ignored.

【００３５】本発明の実施例によれば、インサーキット
・エミュレータの基本バス・サイクルを延長させるＲＥ
ＡＤＹ信号を補償する回路において、ＲＥＡＤＹサンプ
リングのタイミング信号生成回路と、特定アドレスがア
クセスされたことを示す回路、これらの信号を論理積に
よりＲＥＡＤＹ補償信号を生成する回路を備えることを
特徴とするインサーキット・エミュレータのＲＥＡＤＹ
信号補償回路が得られる。According to an embodiment of the present invention, an RE that extends the basic bus cycle of an in-circuit emulator
A circuit for compensating an ADY signal includes a READY sampling timing signal generation circuit, a circuit indicating that a specific address has been accessed, and a circuit for generating a READY compensation signal by ANDing these signals. Circuit emulator READY
A signal compensation circuit is obtained.

【００３６】次に本発明の第２の実施例について図面を
用いて説明する。本第２の実施例においても、ＣＰＵは
ＮＥＣ製のμＰＤ７０１０８Ｈ（Ｖ２０ＨＬ）を使用す
る。本実施例のタイミング信号生成回路で使用する一定
周期の信号はＢＳ［２：０］信号とした。ＢＳ［２：
０］（以下、ＢＳと略）信号は、現在のバス・サイクル
が何であるかを、外部バス・コントローラに知らせるス
テータス信号である。外部バス・コントローラは、この
信号をデコードして、メモリやＩ／Ｏをアクセスするた
めの制御信号を発生している。Next, a second embodiment of the present invention will be described with reference to the drawings. Also in the second embodiment, the CPU uses NEC μPD70108H (V20HL). The signal of a fixed period used in the timing signal generation circuit of the present embodiment is a BS [2: 0] signal. BS [2:
0] (hereinafter abbreviated as BS) signal is a status signal that notifies an external bus controller what the current bus cycle is. The external bus controller decodes this signal and generates a control signal for accessing a memory or I / O.

【００３７】本第２の実施例の全体的な構成は、図３の
様であり、第３の回路２０が第１の実施例と異なってい
る。その他は、同様である。図４に示すように、ＢＳＴ
Ｂ信号２１とＲＳＴＢ信号１１のＡＮＤをとり、ＩＲＥ
ＡＤＹ信号１５とする。この信号と応用システムからの
ＲＥＡＤＹ信号１６とのＯＲをとり、ＲＥＡＤＹ信号１
８としてＣＰＵ１９に入力する。The overall configuration of the second embodiment is as shown in FIG. 3, and the third circuit 20 is different from that of the first embodiment. Others are the same. As shown in FIG.
B signal 21 and RSTB signal 11 are ANDed and IRE
The ADY signal 15 is assumed. This signal is ORed with the READY signal 16 from the application system, and the READY signal 1
8 is input to the CPU 19.

【００３８】図９は、本回路における基本サイクルの生
成回路（図３の第３の回路２０）の回路図、図１０は図
９の出力波形図である。図９において、この回路は、Ｄ
−ＦＦを３段に組み合わせた回路になっている。３段の
Ｄ型フリップフロップ９１，９２，９３と、ＣＬＫ信
号，ＢＳ０，ＢＳ１，ＢＳ２信号の各入力端子と、ＮＡ
ＮＤゲート９４と、ＯＲゲート９７と、出力のＢＳＴＢ
信号９６の端子とを有する。FIG. 9 is a circuit diagram of a basic cycle generation circuit (third circuit 20 in FIG. 3) in this circuit, and FIG. 10 is an output waveform diagram in FIG. In FIG. 9, this circuit is
-A circuit in which FFs are combined in three stages. D-type flip-flops 91, 92, 93 of three stages, input terminals of CLK signal, BS0, BS1, BS2 signals, NA
ND gate 94, OR gate 97, output BSTB
A signal 96 terminal.

【００３９】ＢＳ０，１，２の３つの信号のＡＮＤをと
り、ＢＳＡＣＴ信号９５とする。図１０に示すように、
その動作は、次に示すようである。The AND of the three signals BS 0, 1 and 2 is taken as a BSACT signal 95. As shown in FIG.
The operation is as follows.

【００４０】Ｄ−ＦＦ９１にＢＳＡＣＴ信号９５とクロ
ック（ＣＬＫ）を入力すると、クロックの立ち上がりで
２クロック・サイクルの信号Ｑ７が出力される。When the BSACT signal 95 and the clock (CLK) are input to the D-FF 91, a signal Q7 of two clock cycles is output at the rising edge of the clock.

【００４１】Ｑ７をＤ−ＦＦ９２に入力すると、クロッ
クの立ち下がりで信号Ｑ７より１／２クロック・サイク
ル遅れた２クロック・サイクルの信号Ｑ８が出力され
る。When Q7 is input to the D-FF 92, a signal Q8 of two clock cycles delayed by 1/2 clock cycle from the signal Q7 at the falling edge of the clock is output.

【００４２】信号Ｑ７とＱ８のＯＲをＯＲゲート９７で
とり、Ｄ−ＦＦ９３に入力することにより、ＢＳＴＢ
（Ｑ９）信号９６を出力する。The OR of the signals Q7 and Q8 is taken by an OR gate 97 and input to the D-FF 93, whereby the BSTB
(Q9) The signal 96 is output.

【００４３】特定アドレスが指定されたとき、ＲＳＴＢ
信号９６を出力する回路は、前記第１の実施例の第２の
回路である。When a specific address is specified, RSTB
The circuit that outputs the signal 96 is the second circuit of the first embodiment.

【００４４】本第２の実施例においても、応用システム
未使用、ＲＥＡＤＹ信号未使用時には、ＲＥＡＤＹ信号
としては、無視されるような構成になっている。Also in the second embodiment, when the application system is not used and the READY signal is not used, the READY signal is ignored.

【００４５】[0045]

【発明の効果】以上説明したように、本発明における回
路によって生成されるＩＲＥＡＤＹ信号は、例えば図１
５の様に、遅れを持って入力されるＴＲＥＡＤＹ信号の
セット・アップ時間を補い、適切なタイミングにＲＥＡ
ＤＹ信号をＣＰＵに入力させることができ、ＣＰＵに対
し基本バス・サイクルの延長を要求し、データを基本バ
ス・サイクル内に読み込むことができる様になるため、
ＩＥが動作不良や機能停止等の障害を起こさなくなると
いう効果がある。As described above, the IREADY signal generated by the circuit of the present invention is, for example, as shown in FIG.
As shown in 5, compensate for the setup time of the TREADY signal input with a delay,
The DY signal can be input to the CPU, requesting the CPU to extend the basic bus cycle, and reading data into the basic bus cycle.
There is an effect that the IE does not cause a failure such as an operation failure or a function stop.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例のインサーキット・エミ
ュレータのＲＥＡＤＹ信号補償回路を示すブロック図で
ある。FIG. 1 is a block diagram showing a READY signal compensating circuit of an in-circuit emulator according to a first embodiment of the present invention.

【図２】図１の各部の動作を示す波形図である。FIG. 2 is a waveform chart showing the operation of each unit in FIG.

【図３】本発明の第２の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.

【図４】図３の各部の動作を示す波形図である。FIG. 4 is a waveform chart showing an operation of each unit in FIG. 3;

【図５】図１の第１の回路を示すブロック図である。FIG. 5 is a block diagram showing a first circuit of FIG. 1;

【図６】図５の各部の動作を示す波形図である。FIG. 6 is a waveform chart showing an operation of each unit in FIG. 5;

【図７】図１の第２の回路を示すブロック図である。FIG. 7 is a block diagram showing a second circuit of FIG. 1;

【図８】図７の各部の動作を示す波形図である。8 is a waveform chart showing the operation of each unit in FIG.

【図９】図３の第３の回路を示すブロック図である。FIG. 9 is a block diagram showing a third circuit of FIG. 3;

【図１０】図９の各部の動作を示す波形図である。FIG. 10 is a waveform chart showing the operation of each unit in FIG.

【図１１】応用システムとＩＥとの接続を示すブロック
図である。FIG. 11 is a block diagram showing a connection between an application system and an IE.

【図１２】ＣＰＵ基本バス・サイクル内のタイミング図
である。FIG. 12 is a timing diagram in a CPU basic bus cycle.

【図１３】データ・リード／ライト・タイミング遅延状
態例を示す波形図である。FIG. 13 is a waveform diagram showing an example of a data read / write timing delay state.

【図１４】ＲＥＡＤＹ信号を示す波形図である。FIG. 14 is a waveform chart showing a READY signal.

【図１５】ＲＥＡＤＹ信号の補償状態を示す波形図であ
る。FIG. 15 is a waveform chart showing a compensation state of a READY signal.

【符号の説明】[Explanation of symbols]

１ ケーブル ２ Ｉ／Ｏ装置 ３ ＲＥＡＤＹ生成回路 ４ ＣＰＵ ５ ＲＥＡＤＹ制御回路 ６，２０ インサーキット・エミュレータ ７ 応用システム ８ デコーダ ９ ＴＲＥＡＤＹ信号 ｔ データ・リード／ライト・タイミング Ｔ サンプル・タイミング １２ 第１の回路 １３ 第２の回路 １４，９４ ＮＡＮＤゲート １７ ＡＮＤゲート １９ ＣＰＵ ２０ 第３の回路 ５０，〜５３，７１，７２，９１，９２，９３ Ｄ型
フリップフロップ ７０ ＲＡＭ ９７ ＯＲゲートDESCRIPTION OF SYMBOLS 1 Cable 2 I / O device 3 READY generation circuit 4 CPU 5 READY control circuit 6, 20 In-circuit emulator 7 Application system 8 Decoder 9 TREADY signal t Data read / write timing T Sample timing 12 First circuit 13 Second circuit 14, 94 NAND gate 17 AND gate 19 CPU 20 Third circuit 50, to 53, 71, 72, 91, 92, 93 D-type flip-flop 70 RAM 97 OR gate

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/34──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G06F 11/22-11/34

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 インサーキット・エミュレータ内に、一
定周期の信号を入力してＲＥＡＤＹサンプリングのタイ
ミング信号を生成する第１の回路と、特定アドレスがア
クセスされたことを示す第２の回路と、前記第１，第２
の回路から出力される信号の論理積によりＲＥＡＤＹ補
償信号を生成する回路とを備えることを特徴とするイン
サーキット・エミューレータのＲＥＡＤＹ信号補償回
路。A first circuit for generating a READY sampling timing signal by inputting a signal having a constant period into an in-circuit emulator; a second circuit indicating that a specific address has been accessed; 1st, 2nd
A circuit for generating a READY compensation signal based on a logical product of signals output from the circuits described in (1) to (3). 【請求項２】 第１の回路が複数段のＤ型フリップフロ
ップを有し、第２の回路がランダム・アクセス・メモリ
と複数段のＤ型フリップフロップとを有する請求項１に
記載のインサーキット・エミュレータのＲＥＡＤＹ信号
補償回路。2. The in-circuit according to claim 1, wherein the first circuit has a plurality of stages of D-type flip-flops, and the second circuit has a random access memory and a plurality of stages of D-type flip-flops.・ READY signal compensation circuit of emulator.