JP2838951B2 - READY signal compensation circuit for in-circuit emulator - Google Patents
READY signal compensation circuit for in-circuit emulatorInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明はインサーキット・エミュ
レータのREADY信号補償回路に関し、特にマイクロ
コンピュータ用インサーキット・エミュレータ内におい
て構成されるREADY信号補償回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a READY signal compensating circuit of an in-circuit emulator, and more particularly to a READY signal compensating circuit formed in an in-circuit emulator for a microcomputer.
【0002】[0002]
【従来の技術】マイクロ・コンピュータを利用した応用
システムにおいて、マイクロコンピュータが生成する基
本バス・サイクルに対し、長いアクセス・タイムを要求
するI/O装置を使用する場合、正常な読み込み/書き
込みを実現するためには、前記I/O装置にアクセスす
るときのみ基本バスサイクルを延長する技術が必要であ
る。このようなバス・サイクルを延長する機能としてR
EADY機能がある。READY機能とは、マイクロコ
ンピュータ(以下CPUと称する)基本バス・サイクル
内にメモリやI/Oがデータの読み込み/書き込み動作
が終了しないときに基本バス・サイクルの延長を要求す
る信号である。2. Description of the Related Art In an application system using a microcomputer, when an I / O device requiring a long access time is used for a basic bus cycle generated by the microcomputer, normal reading / writing is realized. For this purpose, a technique for extending the basic bus cycle only when accessing the I / O device is required. The function of extending such a bus cycle is R
There is an EADY function. The READY function is a signal for requesting extension of the basic bus cycle when a memory or an I / O does not complete a data read / write operation within a microcomputer (hereinafter referred to as a CPU) basic bus cycle.
【0003】従来、図11の様に、インサーキット・エ
ミュレータ(以下、IEと略)6内には、READY信
号を補償する回路はなく、READY信号は、応用シス
テム7上において、I/O装置2のアドレスがアクセス
された際、そのアドレスをデコーダ8でデコードし、そ
のデコードされた情報をもとにREADY回路3により
READY信号9を生成している。Conventionally, as shown in FIG. 11, there is no circuit for compensating a READY signal in an in-circuit emulator (hereinafter abbreviated as IE) 6, and the READY signal is supplied to an I / O device When the address 2 is accessed, the decoder 8 decodes the address, and the READY circuit 3 generates the READY signal 9 based on the decoded information.
【0004】この応用システム7上で生成されたREA
DY信号は応用システム7よりケーブル経由で、IE6
内のCPU4に入力されており、応用システム7未使用
時などは、READY信号9の必要はなく、IE6内の
READY制御回路5により応用システムからのTRE
ADY信号9は、無視される構成になっている。REA
DY制御回路5の出力信号とTREADY信号とは、A
NDゲート10を介して、CPU4に入力される。The REA generated on this application system 7
The DY signal is transmitted from the application system 7 via a cable to the IE6.
When the application system 7 is not used, the READY signal 9 is not necessary, and the READY control circuit 5 in the IE 6 controls the TRE from the application system.
The ADY signal 9 is configured to be ignored. REA
The output signal of the DY control circuit 5 and the TREADY signal
The data is input to the CPU 4 via the ND gate 10.
【0005】[0005]
【発明が解決しようとする課題】CPUにおいてメモリ
・リードの場合、アドレス出力及び制御信号出力からデ
ータ取り込みまでの時間と、アドレス出力及び制御信号
出力からREADYが判定されるまでの時間とでは、後
者の方が短い時間で判定しなくてはならないため、RE
ADY信号9の生成(出力のタイミング)は厳しく大変
難しい技術である。In the case of a memory read in the CPU, the time from address output and control signal output to data fetch and the time from address output and control signal output to READY determination are the latter. Must be judged in a shorter time, so RE
The generation (output timing) of the ADY signal 9 is a strict and very difficult technique.
【0006】前述の従来の技術の問題として、IE6と
応用システム7間の信号伝達遅延時間がある。現在IE
6と応用システム7は、ケーブル1を使用して接続して
いるのであるが、このケーブル接続が信号伝達遅延時間
の原因になっている。As a problem of the above-mentioned conventional technology, there is a signal transmission delay time between the IE 6 and the application system 7. Currently IE
6 and the application system 7 are connected using the cable 1, and this cable connection causes a signal transmission delay time.
【0007】この遅延で、応用システムからのデータを
読み込む際において、図13の様に、基本バス・サイク
ルのリードのタイミングTに応用システムからのデータ
入力が間に合わず、CPUがデータを読み込めなくな
る。Due to this delay, when reading data from the application system, as shown in FIG. 13, data input from the application system cannot be made in time for the read timing T of the basic bus cycle, and the CPU cannot read data.
【0008】このためREADY信号が必要になるのだ
が、応用システム上で生成されているREADY信号
は、応用システム内においても基本バス・サイクルにお
いて、READY信号のタイミング条件は厳しい。この
信号をケーブル及び、バッファを介してICE内のCP
Uに入力するので、リード・タイミングは更に厳しくな
り、応用システムからのREADY信号(以後、TRE
ADYと略)は、図14に示されるセット・アップ時間
T1を満足できない場合が生じる。For this reason, a READY signal is required, but the timing condition of the READY signal generated in the application system is severe in the basic bus cycle even in the application system. This signal is transmitted to the CP in the ICE via a cable and a buffer.
U, the read timing becomes more severe, and the READY signal from the application system (hereinafter TRE)
ADY) may not satisfy the set-up time T1 shown in FIG.
【0009】このため、図15のREADY信号は判定
されず、CPUに基本バス・サイクルの延長を要求でき
ないという問題が起こる。この問題が生じることによ
り、IE内のCPUは、応用システムからの命令及び、
データが正しく読み込めず、IEは、ディバッグ不能な
どの動作不良や機能停止などの障害が起こる。この問題
は、CPUの動作周波数が上がるにつれて重要度を増し
ている。For this reason, the READY signal shown in FIG. 15 is not determined, and there is a problem that the CPU cannot be requested to extend the basic bus cycle. Due to this problem, the CPU in the IE receives instructions from the application system and
The data cannot be read correctly, and the IE suffers from a malfunction such as an inability to debug and a failure such as a function stop. This problem becomes more important as the operating frequency of the CPU increases.
【0010】[0010]
【課題を解決するための手段】本発明のインサーキット
・エミュレータのREADY信号補償回路の構成は、イ
ンサーキット・エミュレータ内に、一定周期の信号を入
力してREADYサンプリングのタイミング信号を生成
する第1の回路と、特定アドレスがアクセスされたこと
を示す第2の回路と、前記第1,第2の回路から出力さ
れる信号の論理積によりREADY補償信号を生成する
回路とを備えることを特徴とする。According to the present invention, a READY signal compensating circuit of an in-circuit emulator comprises: a first circuit for inputting a signal having a constant period into an in-circuit emulator to generate a READY sampling timing signal; , A second circuit indicating that a specific address has been accessed, and a circuit for generating a READY compensation signal based on a logical product of signals output from the first and second circuits. I do.
【0011】[0011]
【実施例】次に本発明について、図面を参照して説明す
る。本発明の第1の実施例において、CPUはNEC製
のμPD70108H(V20HL)を使用している。
このCPUの1クロック・サイクルは、図12の様に、
62.5nsである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. In the first embodiment of the present invention, the CPU uses NEC μPD70108H (V20HL).
One clock cycle of this CPU is as shown in FIG.
62.5 ns.
【0012】まず、READY信号は、図14にあるよ
うに、セット・アップ・タイム(−8ns)、ホールド
(20ns)、アクティブ設定時間(20ns)であ
り、セット・アップ・タイム、サンプル・タイム、ホー
ルド時間の間は、ロー(またはハイ)レベルで固定しな
ければならない仕様である。READY信号が入力さ
れ、サンプル・タイムで判定されると、CPUの基本サ
イクルが1クロック・サイクル分(TW)延長される。First, as shown in FIG. 14, the READY signal has a set-up time (-8 ns), a hold (20 ns), and an active set time (20 ns). During the hold time, it must be fixed at a low (or high) level. When the READY signal is input and the determination is made at the sample time, the basic cycle of the CPU is extended by one clock cycle (TW).
【0013】また、READYサンプリング・タイミン
グ信号生成回路において、CPUからのタイミング信号
生成回路で使用する一定周期の信号はASTB信号とし
た。このASTB信号は、アドレス情報を外部ラッチに
ラッチする為に出力される信号で、約1/2クロック・
サイクルで出力される。In the READY sampling / timing signal generation circuit, a signal having a constant cycle used in the timing signal generation circuit from the CPU is an ASTB signal. The ASTB signal is a signal output for latching address information in an external latch, and is about 1/2 clock
Output in cycles.
【0014】図1は本発明の第1の実施例のインサーキ
ット・エミュレータのREADY信号補償回路を示す回
路図、図2は図1の動作を示す出力波形図である。FIG. 1 is a circuit diagram showing a READY signal compensating circuit of an in-circuit emulator according to a first embodiment of the present invention, and FIG. 2 is an output waveform diagram showing the operation of FIG.
【0015】図1,図2において、本実施例のインサー
キット・エミュレータ20内のタイミング信号を生成す
る回路があり、CPUからのASTB信号と外部クロッ
ク信号(以後、クロックと略)を用い、本実施例のタイ
ミング信号であるDSTB信号10を生成する。1 and 2, there is a circuit for generating a timing signal in the in-circuit emulator 20 of the present embodiment. The circuit uses an ASTB signal from a CPU and an external clock signal (hereinafter abbreviated as a clock) to generate a timing signal. A DSTB signal 10, which is a timing signal of the embodiment, is generated.
【0016】第2の回路13は、指定アドレスが入力さ
れると信号を出力する。この信号がRSTB信号11で
ある。DSTB信号10とRSTB信号11とのNAN
DをNANDゲート14でとる。これから出力された信
号15がIE内のREADY補償信号(以後、IREA
DYと略)となる。この信号と応用システムからのTR
EADY16のANDをANDゲート17でとり、RE
ADY信号18とし、CPU19に入力する。The second circuit 13 outputs a signal when a designated address is input. This signal is the RSTB signal 11. NAN of DSTB signal 10 and RSTB signal 11
D is taken by the NAND gate 14. The signal 15 output from this is a READY compensation signal in the IE (hereinafter, IREA
DY). This signal and TR from application system
The AND of EADY16 is taken by AND gate 17, and RE
An ADY signal 18 is input to the CPU 19.
【0017】図5,図6は、図1の本回路における基本
サイクルの生成回路(第1の回路12)とその出力図で
ある。図5において、本回路は、D型フリップフロップ
(D−FF)を4段に組み合わせた回路になっている。FIGS. 5 and 6 show the basic cycle generation circuit (first circuit 12) and its output diagram in the circuit of FIG. In FIG. 5, this circuit is a circuit in which D-type flip-flops (D-FF) are combined in four stages.
【0018】第1乃至第4段目のD型フリップフロップ
50,51,52,53と、ORゲート54とを有す
る。第1段目のD型フリップフロップ50のD入力に
は、ASTB信号入力端子55が接続され、クロック入
力にはCLK信号入力端子56が接続される。フリップ
フロップ53のQ4出力には、DSTB信号出力端子5
7が出力される。The first to fourth stages include D-type flip-flops 50, 51, 52, and 53, and an OR gate 54. An ASTB signal input terminal 55 is connected to the D input of the first stage D-type flip-flop 50, and a CLK signal input terminal 56 is connected to the clock input. The DSTB signal output terminal 5 is connected to the Q4 output of the flip-flop 53.
7 is output.
【0019】図6において、図5における各部の信号が
示されている。FIG. 6 shows signals of various parts in FIG.
【0020】ASTB信号はCPUから一定周期で出力
されているので、これを使用する事で自らの回路におい
て一定周期の信号を生成する必要がない。その動作は次
のようである。Since the ASTB signal is output from the CPU at a constant period, it is not necessary to generate a signal at a constant period in its own circuit by using this signal. The operation is as follows.
【0021】(1)D−FF50にASTB信号とクロ
ック信号とを入力すると、クロックの立ち上がりで1ク
ロック・サイクルの信号Q1が出力される。(1) When the ASTB signal and the clock signal are input to the D-FF 50, a signal Q1 of one clock cycle is output at the rise of the clock.
【0022】出力信号Q1をD−FF51に入力する
と、クロックの立ち下がりで信号Q1より約1/2クロ
ック・サイクル遅れた1クロック・サイクルの信号Q2
が出力される。When the output signal Q1 is input to the D-FF 51, the signal Q2 of one clock cycle delayed by about 1/2 clock cycle from the signal Q1 at the falling edge of the clock.
Is output.
【0023】信号Q2をD−FF52に入力すると、ク
ロックの立ち上がりで信号Q2より約1/2クロックサ
イクル遅れた1クロック・サイクルの信号Q3が出力さ
れる。When the signal Q2 is input to the D-FF 52, a signal Q3 of one clock cycle delayed by about 1/2 clock cycle from the signal Q2 at the rising edge of the clock is output.
【0024】信号Q1と信号Q3のORをとりD−FF
53に入力することにより、DSTB(Q4)信号を出
力する。The signal Q1 is ORed with the signal Q3 to obtain a D-FF
53, a DSTB (Q4) signal is output.
【0025】図7,図8は、特定のアドレスが指定され
た時にRSTB信号を出力する回路(図1の第2の回
路)とその出力波形図である。図7において、この回路
は、指定アドレスを記憶しておくRAM70とD−FF
71,72との組み合わせ回路である。FIGS. 7 and 8 are a circuit for outputting an RSTB signal when a specific address is designated (the second circuit in FIG. 1) and its output waveform diagram. In FIG. 7, this circuit includes a RAM 70 for storing a designated address and a D-FF.
This is a combination circuit with 71 and 72.
【0026】図7において、本第2の回路は、ランダム
・アクセス・メモリ(RAM)70と、D型フリップフ
ロップ71,72と、CLK14入力端子,W/R信号
73,アドレス75の各入力端子と、RSTB出力信号
76の端子を有する。In FIG. 7, the second circuit includes a random access memory (RAM) 70, D-type flip-flops 71 and 72, a CLK14 input terminal, a W / R signal 73, and an address 75. And an RSTB output signal 76 terminal.
【0027】図8において、図7の各部の信号が示され
ており、特定アドレス指定あり時間T8,特定アドレス
指定なし時間T9が示されている。図8において、その
動作は、次のようである。FIG. 8 shows signals of respective parts in FIG. 7, and shows a time T8 with specific address designation and a time T9 without specific address designation. In FIG. 8, the operation is as follows.
【0028】RAM70をゼロ・クリアしておき、W
(反転値)/R信号73により、ライト状態にする。そ
して、指定のアドレスに、DIN端子よりデータを書き
込む。The RAM 70 is cleared to zero, and W
(Inverted value) / R signal 73 causes write state. Then, data is written from the DIN terminal to the specified address.
【0029】書き込み終了後、RAM70をリード状態
にする。After the writing is completed, the RAM 70 is set to the read state.
【0030】特定のアドレスが指定されたら、特定アド
レス内のデータがDOUT77よりハイ・レベルとして
出力される。When a specific address is designated, data in the specific address is output from DOUT 77 as a high level.
【0031】この信号をD−FF71が受け、出力信号
Q5を出力する。The D-FF 71 receives this signal and outputs an output signal Q5.
【0032】出力信号Q5をD−FF72に入力してク
ロックを用いて、RSTB(Q6)信号76を出力す
る。The output signal Q5 is input to the D-FF 72, and an RSTB (Q6) signal 76 is output using a clock.
【0033】また、指定以外のアドレスの時はDOUT
77は、ロー・レベルになっている。When the address is other than specified, DOUT
77 is at a low level.
【0034】応用システム未使用、READY信号未使
用時には、READY信号としては、無視されるような
構成になっている。When the application system is not used and the READY signal is not used, the configuration is such that the READY signal is ignored.
【0035】本発明の実施例によれば、インサーキット
・エミュレータの基本バス・サイクルを延長させるRE
ADY信号を補償する回路において、READYサンプ
リングのタイミング信号生成回路と、特定アドレスがア
クセスされたことを示す回路、これらの信号を論理積に
よりREADY補償信号を生成する回路を備えることを
特徴とするインサーキット・エミュレータのREADY
信号補償回路が得られる。According to an embodiment of the present invention, an RE that extends the basic bus cycle of an in-circuit emulator
A circuit for compensating an ADY signal includes a READY sampling timing signal generation circuit, a circuit indicating that a specific address has been accessed, and a circuit for generating a READY compensation signal by ANDing these signals. Circuit emulator READY
A signal compensation circuit is obtained.
【0036】次に本発明の第2の実施例について図面を
用いて説明する。本第2の実施例においても、CPUは
NEC製のμPD70108H(V20HL)を使用す
る。本実施例のタイミング信号生成回路で使用する一定
周期の信号はBS[2:0]信号とした。BS[2:
0](以下、BSと略)信号は、現在のバス・サイクル
が何であるかを、外部バス・コントローラに知らせるス
テータス信号である。外部バス・コントローラは、この
信号をデコードして、メモリやI/Oをアクセスするた
めの制御信号を発生している。Next, a second embodiment of the present invention will be described with reference to the drawings. Also in the second embodiment, the CPU uses NEC μPD70108H (V20HL). The signal of a fixed period used in the timing signal generation circuit of the present embodiment is a BS [2: 0] signal. BS [2:
0] (hereinafter abbreviated as BS) signal is a status signal that notifies an external bus controller what the current bus cycle is. The external bus controller decodes this signal and generates a control signal for accessing a memory or I / O.
【0037】本第2の実施例の全体的な構成は、図3の
様であり、第3の回路20が第1の実施例と異なってい
る。その他は、同様である。図4に示すように、BST
B信号21とRSTB信号11のANDをとり、IRE
ADY信号15とする。この信号と応用システムからの
READY信号16とのORをとり、READY信号1
8としてCPU19に入力する。The overall configuration of the second embodiment is as shown in FIG. 3, and the third circuit 20 is different from that of the first embodiment. Others are the same. As shown in FIG.
B signal 21 and RSTB signal 11 are ANDed and IRE
The ADY signal 15 is assumed. This signal is ORed with the READY signal 16 from the application system, and the READY signal 1
8 is input to the CPU 19.
【0038】図9は、本回路における基本サイクルの生
成回路(図3の第3の回路20)の回路図、図10は図
9の出力波形図である。図9において、この回路は、D
−FFを3段に組み合わせた回路になっている。3段の
D型フリップフロップ91,92,93と、CLK信
号,BS0,BS1,BS2信号の各入力端子と、NA
NDゲート94と、ORゲート97と、出力のBSTB
信号96の端子とを有する。FIG. 9 is a circuit diagram of a basic cycle generation circuit (third circuit 20 in FIG. 3) in this circuit, and FIG. 10 is an output waveform diagram in FIG. In FIG. 9, this circuit is
-A circuit in which FFs are combined in three stages. D-type flip-flops 91, 92, 93 of three stages, input terminals of CLK signal, BS0, BS1, BS2 signals, NA
ND gate 94, OR gate 97, output BSTB
A signal 96 terminal.
【0039】BS0,1,2の3つの信号のANDをと
り、BSACT信号95とする。図10に示すように、
その動作は、次に示すようである。The AND of the three signals BS 0, 1 and 2 is taken as a BSACT signal 95. As shown in FIG.
The operation is as follows.
【0040】D−FF91にBSACT信号95とクロ
ック(CLK)を入力すると、クロックの立ち上がりで
2クロック・サイクルの信号Q7が出力される。When the BSACT signal 95 and the clock (CLK) are input to the D-FF 91, a signal Q7 of two clock cycles is output at the rising edge of the clock.
【0041】Q7をD−FF92に入力すると、クロッ
クの立ち下がりで信号Q7より1/2クロック・サイク
ル遅れた2クロック・サイクルの信号Q8が出力され
る。When Q7 is input to the D-FF 92, a signal Q8 of two clock cycles delayed by 1/2 clock cycle from the signal Q7 at the falling edge of the clock is output.
【0042】信号Q7とQ8のORをORゲート97で
とり、D−FF93に入力することにより、BSTB
(Q9)信号96を出力する。The OR of the signals Q7 and Q8 is taken by an OR gate 97 and input to the D-FF 93, whereby the BSTB
(Q9) The signal 96 is output.
【0043】特定アドレスが指定されたとき、RSTB
信号96を出力する回路は、前記第1の実施例の第2の
回路である。When a specific address is specified, RSTB
The circuit that outputs the signal 96 is the second circuit of the first embodiment.
【0044】本第2の実施例においても、応用システム
未使用、READY信号未使用時には、READY信号
としては、無視されるような構成になっている。Also in the second embodiment, when the application system is not used and the READY signal is not used, the READY signal is ignored.
【0045】[0045]
【発明の効果】以上説明したように、本発明における回
路によって生成されるIREADY信号は、例えば図1
5の様に、遅れを持って入力されるTREADY信号の
セット・アップ時間を補い、適切なタイミングにREA
DY信号をCPUに入力させることができ、CPUに対
し基本バス・サイクルの延長を要求し、データを基本バ
ス・サイクル内に読み込むことができる様になるため、
IEが動作不良や機能停止等の障害を起こさなくなると
いう効果がある。As described above, the IREADY signal generated by the circuit of the present invention is, for example, as shown in FIG.
As shown in 5, compensate for the setup time of the TREADY signal input with a delay,
The DY signal can be input to the CPU, requesting the CPU to extend the basic bus cycle, and reading data into the basic bus cycle.
There is an effect that the IE does not cause a failure such as an operation failure or a function stop.
【図1】本発明の第1の実施例のインサーキット・エミ
ュレータのREADY信号補償回路を示すブロック図で
ある。FIG. 1 is a block diagram showing a READY signal compensating circuit of an in-circuit emulator according to a first embodiment of the present invention.
【図2】図1の各部の動作を示す波形図である。FIG. 2 is a waveform chart showing the operation of each unit in FIG.
【図3】本発明の第2の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図4】図3の各部の動作を示す波形図である。FIG. 4 is a waveform chart showing an operation of each unit in FIG. 3;
【図5】図1の第1の回路を示すブロック図である。FIG. 5 is a block diagram showing a first circuit of FIG. 1;
【図6】図5の各部の動作を示す波形図である。FIG. 6 is a waveform chart showing an operation of each unit in FIG. 5;
【図7】図1の第2の回路を示すブロック図である。FIG. 7 is a block diagram showing a second circuit of FIG. 1;
【図8】図7の各部の動作を示す波形図である。8 is a waveform chart showing the operation of each unit in FIG.
【図9】図3の第3の回路を示すブロック図である。FIG. 9 is a block diagram showing a third circuit of FIG. 3;
【図10】図9の各部の動作を示す波形図である。FIG. 10 is a waveform chart showing the operation of each unit in FIG.
【図11】応用システムとIEとの接続を示すブロック
図である。FIG. 11 is a block diagram showing a connection between an application system and an IE.
【図12】CPU基本バス・サイクル内のタイミング図
である。FIG. 12 is a timing diagram in a CPU basic bus cycle.
【図13】データ・リード/ライト・タイミング遅延状
態例を示す波形図である。FIG. 13 is a waveform diagram showing an example of a data read / write timing delay state.
【図14】READY信号を示す波形図である。FIG. 14 is a waveform chart showing a READY signal.
【図15】READY信号の補償状態を示す波形図であ
る。FIG. 15 is a waveform chart showing a compensation state of a READY signal.
1 ケーブル 2 I/O装置 3 READY生成回路 4 CPU 5 READY制御回路 6,20 インサーキット・エミュレータ 7 応用システム 8 デコーダ 9 TREADY信号 t データ・リード/ライト・タイミング T サンプル・タイミング 12 第1の回路 13 第2の回路 14,94 NANDゲート 17 ANDゲート 19 CPU 20 第3の回路 50,〜53,71,72,91,92,93 D型
フリップフロップ 70 RAM 97 ORゲートDESCRIPTION OF SYMBOLS 1 Cable 2 I / O device 3 READY generation circuit 4 CPU 5 READY control circuit 6, 20 In-circuit emulator 7 Application system 8 Decoder 9 TREADY signal t Data read / write timing T Sample timing 12 First circuit 13 Second circuit 14, 94 NAND gate 17 AND gate 19 CPU 20 Third circuit 50, to 53, 71, 72, 91, 92, 93 D-type flip-flop 70 RAM 97 OR gate
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 11/22 - 11/34──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G06F 11/22-11/34
Claims (2)
定周期の信号を入力してREADYサンプリングのタイ
ミング信号を生成する第1の回路と、特定アドレスがア
クセスされたことを示す第2の回路と、前記第1,第2
の回路から出力される信号の論理積によりREADY補
償信号を生成する回路とを備えることを特徴とするイン
サーキット・エミューレータのREADY信号補償回
路。A first circuit for generating a READY sampling timing signal by inputting a signal having a constant period into an in-circuit emulator; a second circuit indicating that a specific address has been accessed; 1st, 2nd
A circuit for generating a READY compensation signal based on a logical product of signals output from the circuits described in (1) to (3).
ップを有し、第2の回路がランダム・アクセス・メモリ
と複数段のD型フリップフロップとを有する請求項1に
記載のインサーキット・エミュレータのREADY信号
補償回路。2. The in-circuit according to claim 1, wherein the first circuit has a plurality of stages of D-type flip-flops, and the second circuit has a random access memory and a plurality of stages of D-type flip-flops.・ READY signal compensation circuit of emulator.
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JP4292824A JP2838951B2 (en) | 1992-10-30 | 1992-10-30 | READY signal compensation circuit for in-circuit emulator |
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JP4292824A JP2838951B2 (en) | 1992-10-30 | 1992-10-30 | READY signal compensation circuit for in-circuit emulator |
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JPH06139098A JPH06139098A (en) | 1994-05-20 |
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