JPH1049444A - 記憶装置及び記憶装置の制御方法 - Google Patents
記憶装置及び記憶装置の制御方法Info
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- JPH1049444A JPH1049444A JP8208427A JP20842796A JPH1049444A JP H1049444 A JPH1049444 A JP H1049444A JP 8208427 A JP8208427 A JP 8208427A JP 20842796 A JP20842796 A JP 20842796A JP H1049444 A JPH1049444 A JP H1049444A
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Abstract
(57)【要約】
【解決手段】 入力リードアドレスと入力ライトアドレ
スとの差に対応する信号を出力する差分回路と、差分回
路の出力に応答する判定信号を出力する判定回路と、入
力リードアドレスと入力ライトアドレスと判定信号とに
基づいて、一定以上のアドレス差をもつ生成ライトアド
レスと生成リードアドレスとを出力するアドレス生成回
路を有する。 【効果】 記憶部に与えられるアドレスの衝突を避ける
ことができるので記憶装置の誤動作を防ぐことが可能に
なる。
スとの差に対応する信号を出力する差分回路と、差分回
路の出力に応答する判定信号を出力する判定回路と、入
力リードアドレスと入力ライトアドレスと判定信号とに
基づいて、一定以上のアドレス差をもつ生成ライトアド
レスと生成リードアドレスとを出力するアドレス生成回
路を有する。 【効果】 記憶部に与えられるアドレスの衝突を避ける
ことができるので記憶装置の誤動作を防ぐことが可能に
なる。
Description
【０００１】
【発明の属する技術分野】本発明はビデオシステム等の
データ遅延回路に利用されるマルチポートメモリまたは
一般的な記憶装置の制御方法に関するものである。
データ遅延回路に利用されるマルチポートメモリまたは
一般的な記憶装置の制御方法に関するものである。
【０００２】
【従来の技術】従来のマルチポートメモリの一例である
デユアルポートメモリ（以下、２ポートメモリと称す
る）は、リードデコーダ及びライトデコーダを備え、同
一サイクル中に読みだし処理と書き込み処理を行なうこ
とができるものである。
デユアルポートメモリ（以下、２ポートメモリと称す
る）は、リードデコーダ及びライトデコーダを備え、同
一サイクル中に読みだし処理と書き込み処理を行なうこ
とができるものである。
【０００３】
【発明が解決しようとする課題】しかしながら従来の２
ポートメモリは、読み出しアドレスと書き込みアドレス
の周期が異なる場合、読み出しアドレスと書き込みアド
レスとが一致することがある。この場合、読み出すべき
データを破壊してしまったり、書き込みと同時に読み出
してしまうという問題があった。
ポートメモリは、読み出しアドレスと書き込みアドレス
の周期が異なる場合、読み出しアドレスと書き込みアド
レスとが一致することがある。この場合、読み出すべき
データを破壊してしまったり、書き込みと同時に読み出
してしまうという問題があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明のメモリ装置は、入力リードアドレスと入力ラ
イトアドレスとの差に対応する信号を出力する差分回路
と、差分回路の出力が所定の値以内の場合、第１レベル
の判定信号を出力し、差分回路の出力が所定の値を越え
た場合、第２レベルの前記判定信号を出力する判定回路
と、前記入力ライトアドレス信号と前記入力リードアド
レス信号と前記判定信号とが入力され、生成リードアド
レス信号を生成リードアドレス端子から出力し、第１レ
ベルの前記判定信号に応答して、前記入力ライトアドレ
スから離れた所望のアドレスを生成ライトアドレス端子
から出力し、第２のレベルの前記判定信号に応答して、
前記入力ライトアドレスに対応する信号を前記生成ライ
トアドレス端子から出力するアドレス生成回路と、前記
生成ライトアドレス端子からの出力をデコードするライ
トアドレスデコーダと、前記生成リードアドレス端子か
らの出力をデコードするリードアドレスデコーダと、前
記ライトアドレスデコーダの出力に対応するアドレスに
入力データを格納すし、前記リードアドレスデコーダの
出力に対応するアドレスに格納された入力データを出力
する記憶部とを有する。
に本発明のメモリ装置は、入力リードアドレスと入力ラ
イトアドレスとの差に対応する信号を出力する差分回路
と、差分回路の出力が所定の値以内の場合、第１レベル
の判定信号を出力し、差分回路の出力が所定の値を越え
た場合、第２レベルの前記判定信号を出力する判定回路
と、前記入力ライトアドレス信号と前記入力リードアド
レス信号と前記判定信号とが入力され、生成リードアド
レス信号を生成リードアドレス端子から出力し、第１レ
ベルの前記判定信号に応答して、前記入力ライトアドレ
スから離れた所望のアドレスを生成ライトアドレス端子
から出力し、第２のレベルの前記判定信号に応答して、
前記入力ライトアドレスに対応する信号を前記生成ライ
トアドレス端子から出力するアドレス生成回路と、前記
生成ライトアドレス端子からの出力をデコードするライ
トアドレスデコーダと、前記生成リードアドレス端子か
らの出力をデコードするリードアドレスデコーダと、前
記ライトアドレスデコーダの出力に対応するアドレスに
入力データを格納すし、前記リードアドレスデコーダの
出力に対応するアドレスに格納された入力データを出力
する記憶部とを有する。
【０００５】
【発明の実施の形態】図１は本発明の実施の形態を示す
２ポートメモリ（本発明の記憶装置に対応）の概略ブロ
ック図である。
２ポートメモリ（本発明の記憶装置に対応）の概略ブロ
ック図である。
【０００６】本発明の実施の形態の２ポートメモリは、
差分回路１、判定回路２、アドレス生成回路３、リード
アドレスデコーダ４、ライトアドレスデコーダ５、入出
力回路６及び記憶部７から構成される。
差分回路１、判定回路２、アドレス生成回路３、リード
アドレスデコーダ４、ライトアドレスデコーダ５、入出
力回路６及び記憶部７から構成される。
【０００７】差分回路１は入力リードアドレスと入力ラ
イトアドレスとの差の絶対値を示す差分信号を出力する
回路である。判定回路２は、差分信号の値が予め設定さ
れた設定値（この場合２）を越えたか否かを示す判定信
号を出力する回路である。具体的には判定回路２は、差
分信号の値が２より大きいときローレベルの判定信号を
出力し、差分信号の値が２以下のときハイレベルの判定
信号を出力する。アドレス生成回路３は、リードアドレ
ス生成回路とライトアドレス生成回路とからなり、入力
リードアドレス、入力ライトアドレス、判定信号及び差
分信号に基づいて、生成リードアドレス及び生成ライト
アドレスを出力する回路である。入出力回路６は外部か
らデータを入力し、記憶部７に出力し、記憶部７から出
力されるデータを入力し、外部に出力する回路である。
リードアドレスデコーダ４は生成リードアドレスをデコ
ードする回路である。ライトアドレスデコーダ５は生成
ライトアドレスをデコードする回路である。記憶部７
は、ライトアドレスデコーダ５が示すアドレスに入出力
回路から出力されるデータを書き込み、リードアドレス
デコーダ４が示すアドレスに格納されたデータを出力す
る回路である。
イトアドレスとの差の絶対値を示す差分信号を出力する
回路である。判定回路２は、差分信号の値が予め設定さ
れた設定値（この場合２）を越えたか否かを示す判定信
号を出力する回路である。具体的には判定回路２は、差
分信号の値が２より大きいときローレベルの判定信号を
出力し、差分信号の値が２以下のときハイレベルの判定
信号を出力する。アドレス生成回路３は、リードアドレ
ス生成回路とライトアドレス生成回路とからなり、入力
リードアドレス、入力ライトアドレス、判定信号及び差
分信号に基づいて、生成リードアドレス及び生成ライト
アドレスを出力する回路である。入出力回路６は外部か
らデータを入力し、記憶部７に出力し、記憶部７から出
力されるデータを入力し、外部に出力する回路である。
リードアドレスデコーダ４は生成リードアドレスをデコ
ードする回路である。ライトアドレスデコーダ５は生成
ライトアドレスをデコードする回路である。記憶部７
は、ライトアドレスデコーダ５が示すアドレスに入出力
回路から出力されるデータを書き込み、リードアドレス
デコーダ４が示すアドレスに格納されたデータを出力す
る回路である。
【０００８】図２はライトアドレス生成回路の回路図で
ある。
ある。
【０００９】ライトアドレス生成回路は、アドレス一致
検出回路８とＮＯＲ回路９とカウンタ１０とＤタイプフ
リップフロップ１２、１３とラッチ回路１４とセレクタ
１１とから構成される。アドレス一致検出回路８は、差
分信号の値が予め設定された設定値”２”と一致してい
るか否かを示す信号Aを出力する回路である。具体的に
はアドレス一致検出回路８は、判定回路２の出力が設定
値”２”と一致した時、ローレベルの信号Aを出力し、
判定回路２の出力が設定値”２”と一致しない時、ハイ
レベルの信号Aを出力する。Ｄタイプフリップフロップ
１２は判定信号とライトクロックを入力し、判定信号を
ライトクロックの１クロック分遅延させた信号Ｂを出力
する回路である。ＮＯＲ回路９は信号Ａと信号ＢとのＮ
ＯＲを実行し、信号Ｃを出力する回路である。カウンタ
１０は、ハイレベルの信号Ｃが入力されると、つぎのラ
イトクロックの立上がりで、予め設定されたジャンプア
ドレス（ここでは１６）をカウンタ値１６として出力
し、以後、ライトクロックの立ち上がりに応答して、前
に出力されたカウンタ値をインクリメントして出力する
回路である。Ｄタイプフリップフロップ１３は入力ライ
トアドレスとライトクロックとを入力し、入力ライトア
ドレスをライトクロックの１クロック分だけ遅延させた
信号を出力する回路である。セレクタ１１はカウンタ１
０の出力とＤタイプフリップフロップ１２、１３の出力
とを入力し、Ｄタイプフリップフロップ１２の出力であ
る信号Ｂに応答して、カウンタ１０の出力とＤタイプフ
リップフロップ１３の出力との内のいずれか１つを生成
ライトアドレスとして出力する。具体的にはセレクタ１
１は、ローレベルの信号Ｂが入力されるとき、Ｄタイプ
フリップフロップ１３の出力を出力し、ハイレベルの信
号Ｂが入力されるとき、カウンタ１０の出力を出力す
る。生成ライトアドレス端子１９はセレクタ１１に接続
され、生成ライトアドレスが与えられる。ラッチ回路１
４は生成ライトアドレスと信号Ｃとを入力し、ハイレベ
ルの信号Ｃを入力する時、そのとき入力している生成ラ
イトアドレスをラッチし、信号Ｊとして出力する。
検出回路８とＮＯＲ回路９とカウンタ１０とＤタイプフ
リップフロップ１２、１３とラッチ回路１４とセレクタ
１１とから構成される。アドレス一致検出回路８は、差
分信号の値が予め設定された設定値”２”と一致してい
るか否かを示す信号Aを出力する回路である。具体的に
はアドレス一致検出回路８は、判定回路２の出力が設定
値”２”と一致した時、ローレベルの信号Aを出力し、
判定回路２の出力が設定値”２”と一致しない時、ハイ
レベルの信号Aを出力する。Ｄタイプフリップフロップ
１２は判定信号とライトクロックを入力し、判定信号を
ライトクロックの１クロック分遅延させた信号Ｂを出力
する回路である。ＮＯＲ回路９は信号Ａと信号ＢとのＮ
ＯＲを実行し、信号Ｃを出力する回路である。カウンタ
１０は、ハイレベルの信号Ｃが入力されると、つぎのラ
イトクロックの立上がりで、予め設定されたジャンプア
ドレス（ここでは１６）をカウンタ値１６として出力
し、以後、ライトクロックの立ち上がりに応答して、前
に出力されたカウンタ値をインクリメントして出力する
回路である。Ｄタイプフリップフロップ１３は入力ライ
トアドレスとライトクロックとを入力し、入力ライトア
ドレスをライトクロックの１クロック分だけ遅延させた
信号を出力する回路である。セレクタ１１はカウンタ１
０の出力とＤタイプフリップフロップ１２、１３の出力
とを入力し、Ｄタイプフリップフロップ１２の出力であ
る信号Ｂに応答して、カウンタ１０の出力とＤタイプフ
リップフロップ１３の出力との内のいずれか１つを生成
ライトアドレスとして出力する。具体的にはセレクタ１
１は、ローレベルの信号Ｂが入力されるとき、Ｄタイプ
フリップフロップ１３の出力を出力し、ハイレベルの信
号Ｂが入力されるとき、カウンタ１０の出力を出力す
る。生成ライトアドレス端子１９はセレクタ１１に接続
され、生成ライトアドレスが与えられる。ラッチ回路１
４は生成ライトアドレスと信号Ｃとを入力し、ハイレベ
ルの信号Ｃを入力する時、そのとき入力している生成ラ
イトアドレスをラッチし、信号Ｊとして出力する。
【００１０】図４は一致検出回路８の回路図である。
【００１１】一致検出回路８は８つのＥＸＯＲ回路８１
と２つのＮＯＲ回路８２とＮＡＮＤ回路８３とから構成
される。８つのＥＸＯＲ回路の一方の入力（Ａ０、Ａ
２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７）には設定値＜２＞
が、（０１００００００）のように２進表記の信号とし
て入力される。また８つのＥＸＯＲ回路の他方の入力
（Ｂ０、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７）には差
分信号が、２進表記の信号として入力される。
と２つのＮＯＲ回路８２とＮＡＮＤ回路８３とから構成
される。８つのＥＸＯＲ回路の一方の入力（Ａ０、Ａ
２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７）には設定値＜２＞
が、（０１００００００）のように２進表記の信号とし
て入力される。また８つのＥＸＯＲ回路の他方の入力
（Ｂ０、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７）には差
分信号が、２進表記の信号として入力される。
【００１２】図３はリードアドレス生成回路の回路図で
ある。リードアドレス生成回路はアドレス一致検出回路
１５とカウンタ１６とセレクタ１７とＴタイプフリップ
１８とから構成される。
ある。リードアドレス生成回路はアドレス一致検出回路
１５とカウンタ１６とセレクタ１７とＴタイプフリップ
１８とから構成される。
【００１３】一致検出回路１５は、信号Ｊと入力リード
アドレスを入力し、信号Ｊの値と入力リードアドレスと
が一致しないとき、ローレベルの信号ａを出力し、信号
Ｊの値と入力リードアドレスとが一致したとき、ハイレ
ベルの信号ａを出力する回路である。
アドレスを入力し、信号Ｊの値と入力リードアドレスと
が一致しないとき、ローレベルの信号ａを出力し、信号
Ｊの値と入力リードアドレスとが一致したとき、ハイレ
ベルの信号ａを出力する回路である。
【００１４】カウンタ１６は、ハイレベルの信号ａが入
力されると、つぎのリードクロックの立上がりで、予め
設定されたジャンプアドレス（ここでは１６）をカウン
タ値１６として出力し、以後、リードクロックの立ち上
がりに応答して、前に出力されたカウンタ値をインクリ
メントして出力する回路である。Ｔフリップフロップ１
８は信号ａを入力し、信号ｂを出力する回路である。具
体的にＴフリップフロップ１８は信号ａがハイレベルか
らローレベルに立下がることに応答して、以前出力して
いた信号ｂのレベルを反転させて出力する回路である。
セレクタ１７はカウンタ１６の出力と信号ｂと入力リー
ドアドレスとを入力し、信号ｂのレベルに応答して、入
力リードアドレスとカウンタの出力とのいずれか一方を
生成リードアドレスとして出力する回路である。具体的
にはセレクタ１７は、ローレベルの信号ｂが入力される
とき、入力リードアドレスを出力し、ハイレベルの信号
ｂが入力されるとき、カウンタ１０の出力を出力する。
生成リードアドレス端子２０はセレクタ１７に接続され
生成リードアドレスが与えられる。
力されると、つぎのリードクロックの立上がりで、予め
設定されたジャンプアドレス（ここでは１６）をカウン
タ値１６として出力し、以後、リードクロックの立ち上
がりに応答して、前に出力されたカウンタ値をインクリ
メントして出力する回路である。Ｔフリップフロップ１
８は信号ａを入力し、信号ｂを出力する回路である。具
体的にＴフリップフロップ１８は信号ａがハイレベルか
らローレベルに立下がることに応答して、以前出力して
いた信号ｂのレベルを反転させて出力する回路である。
セレクタ１７はカウンタ１６の出力と信号ｂと入力リー
ドアドレスとを入力し、信号ｂのレベルに応答して、入
力リードアドレスとカウンタの出力とのいずれか一方を
生成リードアドレスとして出力する回路である。具体的
にはセレクタ１７は、ローレベルの信号ｂが入力される
とき、入力リードアドレスを出力し、ハイレベルの信号
ｂが入力されるとき、カウンタ１０の出力を出力する。
生成リードアドレス端子２０はセレクタ１７に接続され
生成リードアドレスが与えられる。
【００１５】図５は一致検出回路１５の回路図である。
【００１６】一致検出回路８は８つのＥＸＮＯＲ回路１
５１と２つのＮＡＮＤ回路１５２とＮＯＲ回路１５３と
から構成される。８つのＥＸＮＯＲ回路１５１の一方の
入力（Ａ０、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７）に
は”Ｊ”が、２進表記の信号として入力される。また８
つのＥＸＮＯＲ回路１５１の他方の入力（Ｂ０、Ｂ２、
Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７）には入力リードアドレ
スが、２進表記の信号として入力される。
５１と２つのＮＡＮＤ回路１５２とＮＯＲ回路１５３と
から構成される。８つのＥＸＮＯＲ回路１５１の一方の
入力（Ａ０、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７）に
は”Ｊ”が、２進表記の信号として入力される。また８
つのＥＸＮＯＲ回路１５１の他方の入力（Ｂ０、Ｂ２、
Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７）には入力リードアドレ
スが、２進表記の信号として入力される。
【００１７】次に本発明の実施の形態の動作について図
６を参照して説明する。
６を参照して説明する。
【００１８】図６は本発明の実施の形態の２ポートメモ
リの動作を示すタイミングチャートである。
リの動作を示すタイミングチャートである。
【００１９】この例では、周期Ｔで２ポートメモリに入
力される入力データＩ０、Ｉ２、Ｉ３…が遅延され、か
つ２倍の周期２Ｔで出力され、図示しないライトアドレ
スカウンタによりライトアドレスが周期８Ｔ毎に繰り返
される場合についてものである。
力される入力データＩ０、Ｉ２、Ｉ３…が遅延され、か
つ２倍の周期２Ｔで出力され、図示しないライトアドレ
スカウンタによりライトアドレスが周期８Ｔ毎に繰り返
される場合についてものである。
【００２０】まず、第１の期間の２ポートメモリの動作
について説明する。
について説明する。
【００２１】この期間は、入力リードアドレスと入力ラ
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示した差分信号を出
力する。判定回路２は、差分信号の値が２より大きいの
でローレベルの判定信号を出力する。この期間、ライト
アドレス生成回路のＤタイプフリップフロップ１２は、
ローレベルの信号Ｂを出力するので、セレクタ１１は、
Ｄタイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。またリードアドレス生成回
路のＴタイプフリップフロップ１８は、リセットされて
ローレベルの信号ｂを出力するので、セレクタ１７は、
入力リードアドレスを出力する。つまりアドレス生成回
路３は入力リードアドレスを生成リードアドレスとして
出力する。
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示した差分信号を出
力する。判定回路２は、差分信号の値が２より大きいの
でローレベルの判定信号を出力する。この期間、ライト
アドレス生成回路のＤタイプフリップフロップ１２は、
ローレベルの信号Ｂを出力するので、セレクタ１１は、
Ｄタイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。またリードアドレス生成回
路のＴタイプフリップフロップ１８は、リセットされて
ローレベルの信号ｂを出力するので、セレクタ１７は、
入力リードアドレスを出力する。つまりアドレス生成回
路３は入力リードアドレスを生成リードアドレスとして
出力する。
【００２２】次に、第２の期間の２ポートメモリの動作
について説明する。
について説明する。
【００２３】差分回路１は入力リードアドレス”２”及
び入力ライトアドレス”０”を入力してから入力リード
アドレス”５”及び入力ライトアドレス”７”を入力す
るまでの間、２以下の値の差分信号を出力する。差分回
路１が２以下の値の差分信号を出力している間、判定回
路２は、ハイレベルの判定信号を出力する。第２の期間
で、差分回路１の差分信号の値が最初に”２”になった
時、ＮＯＲ回路９はローレベルの信号Ａとローレベルの
信号Ｂとを入力し、ハイレベルの信号Ｃを出力する。ラ
ッチ回路１４はハイレベルの信号Ｃに応答して、そのと
き入力している生成ライトアドレスのアドレス値”７”
をラッチし、信号Ｊとして出力する。カウンタ１０はハ
イレベルの信号Ｃに応答して、次のライトクロックの立
上がりで、予め設定されたジャンプアドレス（ここでは
１６）をカウンタ値１６として出力し、以後、ライトク
ロックの立ち上がりに応答して、前に出力されたカウン
タ値をインクリメントして出力する。セレクタ１１は、
ローレベルの信号Ｂを入力している間、Ｄタイプフリッ
プフロップ１３の出力を生成ライトアドレスとして出力
し、ハイレベルの信号Ｂを入力すると、カウンタ１０の
出力を生成ライトアドレスとして出力する。次に、差分
回路１に入力リードアドレス”６”と入力ライトアドレ
ス”０”が入力され、差分回路１が値が”６”である差
分信号を出力する。このとき判定回路２は、差分信号の
値が２より大きいのでローレベルの判定信号を出力す
る。Ｄタイプフリップフロップ１２は、判定信号をライ
トクロックの１クロック分だけ遅延させて出力するの
で、判定信号がローレベルになってからライトクロック
の１クロック分だけ遅れてローレベルの信号Ｂを出力す
る。セレクタ１１はローレベルの信号Ｂを入力すること
によりフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また第２の期間の間、アド
レス一致検出回路１５は入力リードアドレスのアドレス
値が信号Ｊの値”７”と一致しないので、ローレベルの
信号を出力する。Ｔタイプフリップフロップ１８はロー
レベルの信号ｂを出力するので、セレクタ１７は、入力
リードアドレスを出力する。つまりＢの期間の間、アド
レス生成回路３は入力リードアドレスを出力する。
び入力ライトアドレス”０”を入力してから入力リード
アドレス”５”及び入力ライトアドレス”７”を入力す
るまでの間、２以下の値の差分信号を出力する。差分回
路１が２以下の値の差分信号を出力している間、判定回
路２は、ハイレベルの判定信号を出力する。第２の期間
で、差分回路１の差分信号の値が最初に”２”になった
時、ＮＯＲ回路９はローレベルの信号Ａとローレベルの
信号Ｂとを入力し、ハイレベルの信号Ｃを出力する。ラ
ッチ回路１４はハイレベルの信号Ｃに応答して、そのと
き入力している生成ライトアドレスのアドレス値”７”
をラッチし、信号Ｊとして出力する。カウンタ１０はハ
イレベルの信号Ｃに応答して、次のライトクロックの立
上がりで、予め設定されたジャンプアドレス（ここでは
１６）をカウンタ値１６として出力し、以後、ライトク
ロックの立ち上がりに応答して、前に出力されたカウン
タ値をインクリメントして出力する。セレクタ１１は、
ローレベルの信号Ｂを入力している間、Ｄタイプフリッ
プフロップ１３の出力を生成ライトアドレスとして出力
し、ハイレベルの信号Ｂを入力すると、カウンタ１０の
出力を生成ライトアドレスとして出力する。次に、差分
回路１に入力リードアドレス”６”と入力ライトアドレ
ス”０”が入力され、差分回路１が値が”６”である差
分信号を出力する。このとき判定回路２は、差分信号の
値が２より大きいのでローレベルの判定信号を出力す
る。Ｄタイプフリップフロップ１２は、判定信号をライ
トクロックの１クロック分だけ遅延させて出力するの
で、判定信号がローレベルになってからライトクロック
の１クロック分だけ遅れてローレベルの信号Ｂを出力す
る。セレクタ１１はローレベルの信号Ｂを入力すること
によりフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また第２の期間の間、アド
レス一致検出回路１５は入力リードアドレスのアドレス
値が信号Ｊの値”７”と一致しないので、ローレベルの
信号を出力する。Ｔタイプフリップフロップ１８はロー
レベルの信号ｂを出力するので、セレクタ１７は、入力
リードアドレスを出力する。つまりＢの期間の間、アド
レス生成回路３は入力リードアドレスを出力する。
【００２４】次に、第３の期間の２ポートメモリの動作
について説明する。
について説明する。
【００２５】この期間は、入力リードアドレスと入力ラ
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示す差分信号を出力
する。判定回路２は、差分信号の値が２より大きいので
ローレベルの判定信号を出力する。この期間、ライトア
ドレス生成回路のＤタイプフリップフロップ１２は、ロ
ーレベルの信号Ｂを出力するので、セレクタ１１は、Ｄ
タイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また、リードアドレス生成
回路のアドレス一致検出回路１５が、入力リードアドレ
スのアドレス値”７”を入力すると、ハイレベルの信号
ａを出力し、その後、アドレス値が”７”でなくなると
ローレベルの信号を出力する。カウンタ１６はハイレベ
ルの信号ａに応答して、ハイレベルの信号ａを入力した
後の次のリードクロックの立上がりで、予め設定された
ジャンプアドレス（ここでは１６）をカウンタ値１６と
して出力し、以後、リードクロックの立ち上がりに応答
して、前に出力されたカウンタ値をインクリメントして
出力する。Ｔタイプフリップフロップ１８は信号ａがハ
イレベルからローレベルに立ち下がることに応答して、
ハイレベルの信号ｂを出力する。セレクタ１７は、ハイ
レベルの信号ｂを入力している間、カウンタ１６の出力
を出力する。
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示す差分信号を出力
する。判定回路２は、差分信号の値が２より大きいので
ローレベルの判定信号を出力する。この期間、ライトア
ドレス生成回路のＤタイプフリップフロップ１２は、ロ
ーレベルの信号Ｂを出力するので、セレクタ１１は、Ｄ
タイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また、リードアドレス生成
回路のアドレス一致検出回路１５が、入力リードアドレ
スのアドレス値”７”を入力すると、ハイレベルの信号
ａを出力し、その後、アドレス値が”７”でなくなると
ローレベルの信号を出力する。カウンタ１６はハイレベ
ルの信号ａに応答して、ハイレベルの信号ａを入力した
後の次のリードクロックの立上がりで、予め設定された
ジャンプアドレス（ここでは１６）をカウンタ値１６と
して出力し、以後、リードクロックの立ち上がりに応答
して、前に出力されたカウンタ値をインクリメントして
出力する。Ｔタイプフリップフロップ１８は信号ａがハ
イレベルからローレベルに立ち下がることに応答して、
ハイレベルの信号ｂを出力する。セレクタ１７は、ハイ
レベルの信号ｂを入力している間、カウンタ１６の出力
を出力する。
【００２６】次に、第４の期間の２ポートメモリの動作
について説明する。
について説明する。
【００２７】差分回路１は、入力リードアドレス”２”
及び入力ライトアドレス”０”が入力されてから入力リ
ードライトアドレス”５”及び入力ライトアドレス”
７”が入力されるまでの間、２以下の値の差分信号を出
力する。差分回路１が２以下の値の差分信号を出力して
いる間、判定回路２は、ハイレベルの判定信号を出力す
る。第４の期間で、差分回路１の差分信号の値が最初
に”２”になった時、ＮＯＲ回路９はローレベルの信号
Ａとローレベルの信号Ｂとを入力し、ハイレベルの信号
Ｃを出力する。ラッチ回路１４はハイレベルの信号Ｃに
応答して、そのとき入力している生成ライトアドレスの
アドレス値”７”をラッチし、信号Ｊとして出力する。
カウンタ１０はハイレベルの信号Ｃを入力した後、次の
ライトクロックの立上がりで、予め設定されたジャンプ
アドレス（ここでは１６）をカウンタ値１６として出力
し、以後、ライトクロックの立ち上がりに応答して、前
に出力されたカウンタ値をインクリメントして出力す
る。セレクタ１１は、ローレベルの信号Ｂを入力してい
る間、Ｄタイプフリップフロップ１３の出力を生成ライ
トアドレスとして出力し、ハイレベルの信号Ｂを入力す
ると、カウンタ１０の出力を生成ライトアドレスとして
出力する。次に、差分回路１に、入力リードアドレス”
６”と入力ライトアドレス”０”が入力されると、差分
回路１が値が”６”である差分信号を出力する。このと
き判定回路２は、差分信号の値が２より大きいのでロー
レベルの判定信号を出力する。Ｄタイプフリップフロッ
プ１２は、判定信号をライトクロックの１クロック分だ
け遅延させて出力するので、判定信号がローレベルにな
ってからライトクロックの１クロック分だけ遅れてロー
レベルの信号Ｂを出力する。セレクタ１１はローレベル
の信号Ｂを入力することによりフリップフロップ１３の
出力を出力する。また第４の期間の間、Ｔタイプフリッ
プフロップ１８はハイレベルの信号ｂを出力するので、
セレクタ１７は、カウンタ１６の出力を出力する。
及び入力ライトアドレス”０”が入力されてから入力リ
ードライトアドレス”５”及び入力ライトアドレス”
７”が入力されるまでの間、２以下の値の差分信号を出
力する。差分回路１が２以下の値の差分信号を出力して
いる間、判定回路２は、ハイレベルの判定信号を出力す
る。第４の期間で、差分回路１の差分信号の値が最初
に”２”になった時、ＮＯＲ回路９はローレベルの信号
Ａとローレベルの信号Ｂとを入力し、ハイレベルの信号
Ｃを出力する。ラッチ回路１４はハイレベルの信号Ｃに
応答して、そのとき入力している生成ライトアドレスの
アドレス値”７”をラッチし、信号Ｊとして出力する。
カウンタ１０はハイレベルの信号Ｃを入力した後、次の
ライトクロックの立上がりで、予め設定されたジャンプ
アドレス（ここでは１６）をカウンタ値１６として出力
し、以後、ライトクロックの立ち上がりに応答して、前
に出力されたカウンタ値をインクリメントして出力す
る。セレクタ１１は、ローレベルの信号Ｂを入力してい
る間、Ｄタイプフリップフロップ１３の出力を生成ライ
トアドレスとして出力し、ハイレベルの信号Ｂを入力す
ると、カウンタ１０の出力を生成ライトアドレスとして
出力する。次に、差分回路１に、入力リードアドレス”
６”と入力ライトアドレス”０”が入力されると、差分
回路１が値が”６”である差分信号を出力する。このと
き判定回路２は、差分信号の値が２より大きいのでロー
レベルの判定信号を出力する。Ｄタイプフリップフロッ
プ１２は、判定信号をライトクロックの１クロック分だ
け遅延させて出力するので、判定信号がローレベルにな
ってからライトクロックの１クロック分だけ遅れてロー
レベルの信号Ｂを出力する。セレクタ１１はローレベル
の信号Ｂを入力することによりフリップフロップ１３の
出力を出力する。また第４の期間の間、Ｔタイプフリッ
プフロップ１８はハイレベルの信号ｂを出力するので、
セレクタ１７は、カウンタ１６の出力を出力する。
【００２８】次に、第５の期間の２ポートメモリ回路の
動作について説明する。
動作について説明する。
【００２９】この期間は、入力リードアドレスと入力ラ
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示した差分信号を出
力する。判定回路２は、差分信号の値が２より大きいの
でローレベルの判定信号を出力する。この期間、ライト
アドレス生成回路のＤタイプフリップフロップ１２は、
ローレベルの信号Ｂを出力するので、セレクタ１１は、
Ｄタイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また、アドレス一致検出回
路１５が、入力リードアドレスのアドレス値”７”を入
力すると、ハイレベルの信号ａを出力し、その後、アド
レス値が”７”でなくなるとローレベルの信号を出力す
る。カウンタ１６はハイレベルの信号ａに応答して、ハ
イレベルの信号ａを入力した後の次のリードクロックの
立上がりで、予め設定されたジャンプアドレス（ここで
は１６）をカウント値１６として出力し、以後、リード
クロックの立ち上がりに応答して、前に出力されたカウ
ント値をインクリメントして出力する。Ｔタイプフリッ
プフロップ１８は信号ａがハイレベルからローレベルに
立ち下がることに応答して、ローレベルの信号ｂを出力
する。セレクタ１７は、ローレベルの信号ｂを入力する
と、入力リードアドレスを生成リードアドレスとして出
力する。
イトアドレスとの差の絶対値が２より大きい期間であ
る。差分回路１は２より大きい値を示した差分信号を出
力する。判定回路２は、差分信号の値が２より大きいの
でローレベルの判定信号を出力する。この期間、ライト
アドレス生成回路のＤタイプフリップフロップ１２は、
ローレベルの信号Ｂを出力するので、セレクタ１１は、
Ｄタイプフリップフロップ１３の出力を出力する。つま
り、アドレス生成回路３は入力ライトアドレスをライト
クロックの１クロック分だけ遅延させた信号を生成ライ
トアドレスとして出力する。また、アドレス一致検出回
路１５が、入力リードアドレスのアドレス値”７”を入
力すると、ハイレベルの信号ａを出力し、その後、アド
レス値が”７”でなくなるとローレベルの信号を出力す
る。カウンタ１６はハイレベルの信号ａに応答して、ハ
イレベルの信号ａを入力した後の次のリードクロックの
立上がりで、予め設定されたジャンプアドレス（ここで
は１６）をカウント値１６として出力し、以後、リード
クロックの立ち上がりに応答して、前に出力されたカウ
ント値をインクリメントして出力する。Ｔタイプフリッ
プフロップ１８は信号ａがハイレベルからローレベルに
立ち下がることに応答して、ローレベルの信号ｂを出力
する。セレクタ１７は、ローレベルの信号ｂを入力する
と、入力リードアドレスを生成リードアドレスとして出
力する。
【００３０】以上の第１乃至第５の期間に於て、ライト
アドレスデコータ５は生成ライトアドレスをデコード
し、リードアドレスデコータ４は生成リードアドレスを
デコードし、記憶部７は、入力データをライトアドレス
デコータ５の出力に対応するアドレスに格納し、リード
アドレスデコーダ４の出力に対応するアドレスからデー
タを出力する。
アドレスデコータ５は生成ライトアドレスをデコード
し、リードアドレスデコータ４は生成リードアドレスを
デコードし、記憶部７は、入力データをライトアドレス
デコータ５の出力に対応するアドレスに格納し、リード
アドレスデコーダ４の出力に対応するアドレスからデー
タを出力する。
【００３１】以上のように本発明の実施の形態の２ポー
トメモリでは、入力リードアドレスと、入力ライトアド
レスとの差が所定の値を越える場合、所望のアドレス差
を有する２つのアドレスを記憶部に与える。よって、記
憶部に与えられるアドレスの衝突を避けることができる
ので記憶装置の誤動作を防ぐことが可能になる。また２
ポートメモリを使用する上で、アドレスの制御について
検討する必要がなくなるので、システムの構築が容易に
なる。
トメモリでは、入力リードアドレスと、入力ライトアド
レスとの差が所定の値を越える場合、所望のアドレス差
を有する２つのアドレスを記憶部に与える。よって、記
憶部に与えられるアドレスの衝突を避けることができる
ので記憶装置の誤動作を防ぐことが可能になる。また２
ポートメモリを使用する上で、アドレスの制御について
検討する必要がなくなるので、システムの構築が容易に
なる。
【００３２】
【発明の効果】本発明では、記憶部に与えられるアドレ
スの衝突を避けることができるので記憶装置の誤動作を
防ぐことが可能になる。
スの衝突を避けることができるので記憶装置の誤動作を
防ぐことが可能になる。
【図１】本発明の実施の形態の２ポートメモリの概略ブ
ロック図
ロック図
【図２】ライトアドレス生成回路のブロック図
【図３】リードアドレス生成回路のブロック図
【図４】アドレス一致検出回路８の回路図
【図５】アドレス一致検出回路１５の回路図
【図６】本発明の実施の形態の２ポートメモリの動作タ
イミングチャート
イミングチャート
【符号の説明】 １は差分回路、２は判定回路、３はアドレス生成回路、
４はリードアドレスデコーダ、５はライトアドレスデコ
ーダ、６は入出力回路、７は記憶部
４はリードアドレスデコーダ、５はライトアドレスデコ
ーダ、６は入出力回路、７は記憶部
Claims (5)
- 【請求項１】 入力リードアドレスと入力ライトアドレ
スとの差に対応する信号を出力する差分回路と、 差分回路の出力が所定の値以内の場合、第１レベルの判
定信号を出力し、差分回路の出力が所定の値を越えた場
合、第２レベルの前記判定信号を出力する判定回路と、 前記入力ライトアドレス信号と前記入力リードアドレス
信号と前記判定信号とが入力され、生成リードアドレス
信号を生成リードアドレス端子から出力し、第１レベル
の前記判定信号に応答して、前記入力ライトアドレスか
ら離れた所望のアドレスを生成ライトアドレス端子から
出力し、第２のレベルの前記判定信号に応答して、前記
入力ライトアドレスに対応する信号を前記生成ライトア
ドレス端子から出力するアドレス生成回路と、 前記生成ライトアドレス端子からの出力をデコードする
ライトアドレスデコーダと、 前記生成リードアドレス端子からの出力をデコードする
リードアドレスデコーダと、 前記ライトアドレスデコーダの出力に対応するアドレス
に入力データを格納すし、前記リードアドレスデコーダ
の出力に対応するアドレスに格納された入力データを出
力する記憶部とを有することを特徴とする記憶装置。 - 【請求項２】 前記入力ライトアドレスに対応する信号
は前記入力ライトアドレスを遅延させた信号であること
を特徴とする請求項１記載の記憶装置。 - 【請求項３】 前記所望のアドレスを出力する直前に前
記ライトアドレス端子から出力される前記入力リードア
ドレスに対応する信号の信号値である第１のアドレスを
保持し、入力リードアドレスが前記第１のアドレスと一
致することに応答して、前記所望のアドレスを前記生成
リードアドレスとして生成リードアドレス端子から出力
する前記アドレス生成回路とを有することを特徴とする
請求項１又は２記載の記憶装置。 - 【請求項４】 入力リードアドレスと、入力リードアド
レスと周期の異なる入力ライトアドレスとの差が所定の
値を越えることに応答して、前記入力リードアドレスに
対応するアドレスと前記入力ライトアドレスに対応する
アドレスとを記憶部に与え、前記差が所定の値以内であ
ることに応答して、前記記憶部に対するデータの読み出
しと書き込みに使用され、前記所定の値を越えるアドレ
ス差を有する２つのアドレスを記憶部に与える記憶装置
の制御方法。 - 【請求項５】 入力リードアドレスと入力ライトアドレ
スとのアドレス差に対応する信号を出力する差分回路
と、 差分回路の出力が所定の値以内の場合、第１レベルの判
定信号を出力し、差分回路の出力が所定の値を越えた場
合、第２レベルの前記判定信号を出力する判定回路と、 前記入力ライトアドレスと前記入力リードアドレスと前
記判定信号とが入力され、前記入力ライトアドレスと前
記入力リードアドレスとの前記アドレス差に関わらず、
所望の値以上のアドレス差を有する生成ライトアドレス
と生成リードアドレスとを出力するアドレス生成回路
と、 前記生成ライトアドレスをデコードするライトアドレス
デコーダと、 前記生成リードアドレスをデコードするデコーダと、 前記ライトアドレスデコーダの出力に対応するアドレス
に入力データを格納すし、前記リードアドレスデコーダ
の出力に対応するアドレスから出力データを出力する記
憶部とを有することを特徴とする記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208427A JPH1049444A (ja) | 1996-08-07 | 1996-08-07 | 記憶装置及び記憶装置の制御方法 |
| TW086109949A TW326529B (en) | 1996-08-07 | 1997-07-15 | Memory device and its control method |
| US08/899,386 US5867431A (en) | 1996-08-07 | 1997-07-23 | Memory device and method of controlling the same |
| KR1019970037781A KR100338402B1 (ko) | 1996-08-07 | 1997-08-07 | 기억장치및그제어방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208427A JPH1049444A (ja) | 1996-08-07 | 1996-08-07 | 記憶装置及び記憶装置の制御方法 |
| US08/899,386 US5867431A (en) | 1996-08-07 | 1997-07-23 | Memory device and method of controlling the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049444A true JPH1049444A (ja) | 1998-02-20 |
Family
ID=26516824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208427A Withdrawn JPH1049444A (ja) | 1996-08-07 | 1996-08-07 | 記憶装置及び記憶装置の制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5867431A (ja) |
| JP (1) | JPH1049444A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6341096B1 (en) * | 1998-06-25 | 2002-01-22 | Seiko Epson Corporation | Semiconductor memory device |
| US6317379B1 (en) * | 2000-02-18 | 2001-11-13 | Hewlett-Packard Company | Determine output of a read/write port |
| KR20080013130A (ko) * | 2006-08-07 | 2008-02-13 | 삼성전자주식회사 | 표시 장치의 구동 장치 및 구동 방법 |
| US10861517B1 (en) * | 2019-06-20 | 2020-12-08 | Micron Technology, Inc. | Systems and methods involving memory-side (NAND-side) write training to improve data valid windows |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436863A (en) * | 1993-04-26 | 1995-07-25 | Nec Corporation | Semiconductor memory device |
-
1996
- 1996-08-07 JP JP8208427A patent/JPH1049444A/ja not_active Withdrawn
-
1997
- 1997-07-23 US US08/899,386 patent/US5867431A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5867431A (en) | 1999-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |