JP2836452B2 - 対数増幅回路 - Google Patents
対数増幅回路Info
- Publication number
- JP2836452B2 JP2836452B2 JP5196994A JP19699493A JP2836452B2 JP 2836452 B2 JP2836452 B2 JP 2836452B2 JP 5196994 A JP5196994 A JP 5196994A JP 19699493 A JP19699493 A JP 19699493A JP 2836452 B2 JP2836452 B2 JP 2836452B2
- Authority
- JP
- Japan
- Prior art keywords
- wave rectifier
- logarithmic
- differential
- offset voltage
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Description
【0001】
【産業上の利用分野】本発明は対数増幅回路に関し、特
にバイポーラおよびCMOS半導体集積回路上に形成さ
れる対数増幅回路に関する。
にバイポーラおよびCMOS半導体集積回路上に形成さ
れる対数増幅回路に関する。
【0002】
【従来の技術】従来の対数増幅器としては、トランジス
タのエミッタ面積比あるいはゲートW/L比を異ならせ
た2対の不平衡差動対の入力を交叉接続した両波整流器
から構成されるものがよく知られている(特開昭62−
293807号、特開昭62−292010号または特
開平4−165805号参照)。また、これらの構成手
法は「IEEE Transaction on Circuits and Systems-I、
1992年9月、第39巻、第9号、771頁〜777
頁」に詳しく述べられている。また、バイポーラプロセ
スで並列接続された2対の差動対の入力にそれぞれ符号
の異なる直流オフセット電圧を畳重して両波整流器を構
成し、これらの差動増幅器と両波整流器を縦続接続した
対数増幅回路も知られている(たとえば、特開平4−5
06286号参照)。
タのエミッタ面積比あるいはゲートW/L比を異ならせ
た2対の不平衡差動対の入力を交叉接続した両波整流器
から構成されるものがよく知られている(特開昭62−
293807号、特開昭62−292010号または特
開平4−165805号参照)。また、これらの構成手
法は「IEEE Transaction on Circuits and Systems-I、
1992年9月、第39巻、第9号、771頁〜777
頁」に詳しく述べられている。また、バイポーラプロセ
スで並列接続された2対の差動対の入力にそれぞれ符号
の異なる直流オフセット電圧を畳重して両波整流器を構
成し、これらの差動増幅器と両波整流器を縦続接続した
対数増幅回路も知られている(たとえば、特開平4−5
06286号参照)。
【0003】
【発明が解決しようとする課題】このように、従来のト
ランジスタのエミッタ面積比あるいはゲートW/L比を
異ならせた2対の不平衡差動対の入力を交叉接続し出力
を並列接続した両波整流器から構成される対数増幅回路
では、それぞれトランジスタのドレインもサイズの大き
いものどうしが接続されるために付加される容量が大き
くなり、従って、周波数特性を伸ばすためには駆動電流
が多くなる傾向があり、低消費電流化を図るには回路的
に不利であった。また、縦続接続される差動対のゲイン
を10dB程度と小さくした場合には、両波整流器の入
力ダイナミックレンジの10dB前後に合わせて対数精
度の劣化を少なくする必要があり、縦続接続される差動
増幅器の段数が増えて消費電流でみた場合に不利であっ
た。
ランジスタのエミッタ面積比あるいはゲートW/L比を
異ならせた2対の不平衡差動対の入力を交叉接続し出力
を並列接続した両波整流器から構成される対数増幅回路
では、それぞれトランジスタのドレインもサイズの大き
いものどうしが接続されるために付加される容量が大き
くなり、従って、周波数特性を伸ばすためには駆動電流
が多くなる傾向があり、低消費電流化を図るには回路的
に不利であった。また、縦続接続される差動対のゲイン
を10dB程度と小さくした場合には、両波整流器の入
力ダイナミックレンジの10dB前後に合わせて対数精
度の劣化を少なくする必要があり、縦続接続される差動
増幅器の段数が増えて消費電流でみた場合に不利であっ
た。
【0004】本発明は上記の点にかんがみてなされたも
ので、バイポーラおよびMOS集積回路で低消費電流で
動作可能な対数増幅回路を実現することを目的とする。
ので、バイポーラおよびMOS集積回路で低消費電流で
動作可能な対数増幅回路を実現することを目的とする。
【0005】
【課題を解決するための手段】本発明は上記の目的を達
成するために、多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に少なくとも1つ以上
の直流オフセット電圧を畳重する手段と、それぞれを入
力とする特性の等しくない少なくとも1つ以上の差動対
と、各差動対の出力電流を加算する加算器とで対数増幅
回路を構成した。
成するために、多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に少なくとも1つ以上
の直流オフセット電圧を畳重する手段と、それぞれを入
力とする特性の等しくない少なくとも1つ以上の差動対
と、各差動対の出力電流を加算する加算器とで対数増幅
回路を構成した。
【0006】
【作用】本発明は以上の構成によって、差動対の入力に
直流オフセット電圧を畳重するとほぼ半波整流器とみな
せ、こうして得られる半波整流器の出力電流を加算器で
加算した後に電圧変換すれば、入力電圧の対数値にほぼ
近似の対数出力電圧が得られる。
直流オフセット電圧を畳重するとほぼ半波整流器とみな
せ、こうして得られる半波整流器の出力電流を加算器で
加算した後に電圧変換すれば、入力電圧の対数値にほぼ
近似の対数出力電圧が得られる。
【0007】
【実施例】図1は、本発明の一実施例のCMOSプロセ
スによる対数増幅回路のブロック図である。
スによる対数増幅回路のブロック図である。
【0008】図1では、A1〜Anのn個の差動増幅器
を備えた対数増幅回路を示しており、たとえば、差動増
幅器A1の入力側にはMOSトランジスタM11および
M12から成る差動対が接続され、さらに差動出力電流
を整流するためのコンデンサC01と、MOSトランジス
タM13およびM14から成るアクティブロードとが接
続されている。また、差動増幅器A2〜Anの入力側に
は同様に差動対とコンデンサとアクティブロードが接続
されている。この他に差動増幅器Anの出力側にはMO
SトランジスタM(n+1)1およびM(n+1)2から成る差動対
が接続され、さらに出力電流を整流するためのコンデン
サC0(n+1)と、MOSトランジスタM(n+1)3およびM
(n+1)4から成るアクティブロードとが接続されている。
コンデンサC01〜C0(n+1)のそれぞれで整流された出力
電流は合成された後、MOSトランジスタM10および
M20から成るカレントミラー回路を介して電圧に変換
される。
を備えた対数増幅回路を示しており、たとえば、差動増
幅器A1の入力側にはMOSトランジスタM11および
M12から成る差動対が接続され、さらに差動出力電流
を整流するためのコンデンサC01と、MOSトランジス
タM13およびM14から成るアクティブロードとが接
続されている。また、差動増幅器A2〜Anの入力側に
は同様に差動対とコンデンサとアクティブロードが接続
されている。この他に差動増幅器Anの出力側にはMO
SトランジスタM(n+1)1およびM(n+1)2から成る差動対
が接続され、さらに出力電流を整流するためのコンデン
サC0(n+1)と、MOSトランジスタM(n+1)3およびM
(n+1)4から成るアクティブロードとが接続されている。
コンデンサC01〜C0(n+1)のそれぞれで整流された出力
電流は合成された後、MOSトランジスタM10および
M20から成るカレントミラー回路を介して電圧に変換
される。
【0009】図1に示す定電流I0i(iは1〜(n+
1)の整数であり、以下同様)で駆動されるMOS整合
差動対の差動出力電流ΔID は数1に示すようになる。
1)の整数であり、以下同様)で駆動されるMOS整合
差動対の差動出力電流ΔID は数1に示すようになる。
【0010】
【数1】 ここで、βi はトランスコンダクタンスパラメータであ
り、βi =μ(COX/2)・(W/L)i である。ま
た、μはキャリアの実効モビリティ、COXは単位面積当
たりのゲート酸化膜容量、Wはゲート幅、Lはゲート長
である。
り、βi =μ(COX/2)・(W/L)i である。ま
た、μはキャリアの実効モビリティ、COXは単位面積当
たりのゲート酸化膜容量、Wはゲート幅、Lはゲート長
である。
【0011】図2はMOS整合差動対の正規化出力電流
特性とその近似式の特性である。
特性とその近似式の特性である。
【0012】図2には、MOS整合差動対の差動出力電
流特性を正規化してfM (x)として示す。
流特性を正規化してfM (x)として示す。
【0013】ここで、fM (x)=ΔID /I0iであ
る。ただし、正規化入力電圧x=Vi 電圧VOSi を畳重すると、図2において入力電圧軸上で
直流オフセット電圧VOSi 分シフトすればよい。すなわ
ち、MOS整合差動対の入力に直流オフセッ って、図1に示すように、こうして得られる半波整流器
の出力電流を加算しMOSトランジスタM10、M20
から成るカレント・ミラー回路を介して電圧変換すれ
ば、入力電圧VINの対数値にほぼ近似の対数出力電圧V
RSSI(=RRSSI・IRSSI)が得られる。この場合の半波
整流器の対数入力ダイナミックレンジとしてはおよそ8
dB程度までは対数精度が確保されている。対数増幅回
路全体での対数精度を確保するためには縦続接続される
差動増幅器のゲインを整流器の対数入力ダイナミックレ
ンジに合わせておよそ8dB程度に抑える必要があり、
縦続接続される差動増幅器の段数が増えてしまう。縦続
接続される差動増幅器の段数を少なくするためには、各
々の作動増幅器の入力または出力に直流オフセット電圧
を畳重する複数個の手段と、それぞれを入力とする複数
個の特性の等しくない作動対とを備えて半波整流器の対
数入力ダイナミックレンジを拡張すればよい。
る。ただし、正規化入力電圧x=Vi 電圧VOSi を畳重すると、図2において入力電圧軸上で
直流オフセット電圧VOSi 分シフトすればよい。すなわ
ち、MOS整合差動対の入力に直流オフセッ って、図1に示すように、こうして得られる半波整流器
の出力電流を加算しMOSトランジスタM10、M20
から成るカレント・ミラー回路を介して電圧変換すれ
ば、入力電圧VINの対数値にほぼ近似の対数出力電圧V
RSSI(=RRSSI・IRSSI)が得られる。この場合の半波
整流器の対数入力ダイナミックレンジとしてはおよそ8
dB程度までは対数精度が確保されている。対数増幅回
路全体での対数精度を確保するためには縦続接続される
差動増幅器のゲインを整流器の対数入力ダイナミックレ
ンジに合わせておよそ8dB程度に抑える必要があり、
縦続接続される差動増幅器の段数が増えてしまう。縦続
接続される差動増幅器の段数を少なくするためには、各
々の作動増幅器の入力または出力に直流オフセット電圧
を畳重する複数個の手段と、それぞれを入力とする複数
個の特性の等しくない作動対とを備えて半波整流器の対
数入力ダイナミックレンジを拡張すればよい。
【0014】図3は、直流オフセット電圧を畳重したM
OS擬似対数半波整流器の回路図である。
OS擬似対数半波整流器の回路図である。
【0015】図3には、直流オフセット電圧を印加して
実現される複数個(この例ではn個)の半波整流器を並
列接続して得られる擬似半波整流器を示す。
実現される複数個(この例ではn個)の半波整流器を並
列接続して得られる擬似半波整流器を示す。
【0016】並列接続されるj番目の差動対がテール電
流I0j(jは1〜(n+1)の整数であり、以下同様)
で駆動され、トランスコンダクタンス・パラメータの値
がβ j であるとすると、j番目の差動対がおよそ半波整
流器となり得る直流バイアスオフセット電圧VOSj は数
2で表わされる。
流I0j(jは1〜(n+1)の整数であり、以下同様)
で駆動され、トランスコンダクタンス・パラメータの値
がβ j であるとすると、j番目の差動対がおよそ半波整
流器となり得る直流バイアスオフセット電圧VOSj は数
2で表わされる。
【0017】
【数2】 また、j番目の差動対の短絡トランスコンダクタンスg
mjは数3で表わされる。
mjは数3で表わされる。
【0018】
【数3】 また、擬似対数特性を持たせるためには、並列接続され
る差動対の短絡トランスコンダクタンスgmjを数4に示
すように等比数列的になるように設定すればよい。
る差動対の短絡トランスコンダクタンスgmjを数4に示
すように等比数列的になるように設定すればよい。
【0019】
【数4】 β I01/β2I02=β2I02/β3I03=・・・ ここで、図4は、図3に示した直流オフセット電圧を畳
重したMOS擬似対数半波整流器の出力電流特性であ
る。
重したMOS擬似対数半波整流器の出力電流特性であ
る。
【0020】図4には、並列接続されて成る擬似半波整
流器の差動出力電流のうち一方の出力電流の特性を示
し、縦軸はこの出力電流であり、横軸は正規化した入力
電圧である。図4は、図3におけるNが3の場合の特性
を示したものであり、ID2は図3のMOSトランジスタ
M2のドレイン電流、ID4は図3のMOSトランジスタ
M4のドレイン電流、ID6は図3のMOSトランジスタ
M2N(N=3であるのでM6)のドレイン電流、I2
はこの3つのドレイン電流の合成電流である。
流器の差動出力電流のうち一方の出力電流の特性を示
し、縦軸はこの出力電流であり、横軸は正規化した入力
電圧である。図4は、図3におけるNが3の場合の特性
を示したものであり、ID2は図3のMOSトランジスタ
M2のドレイン電流、ID4は図3のMOSトランジスタ
M4のドレイン電流、ID6は図3のMOSトランジスタ
M2N(N=3であるのでM6)のドレイン電流、I2
はこの3つのドレイン電流の合成電流である。
【0021】また、図5は、図3に示した直流オフセッ
ト電圧を畳重したMOS擬似対数半波整流器の出力電流
特性をdB表示したものである。
ト電圧を畳重したMOS擬似対数半波整流器の出力電流
特性をdB表示したものである。
【0022】これらの図から擬似対数特性を有した半波
整流器の対数入力ダイナミックレンジが拡張される様子
がわかる。
整流器の対数入力ダイナミックレンジが拡張される様子
がわかる。
【0023】図3に示した擬似半波整流器はバイポーラ
プロセスでも実現できる。そこで、直流オフセット電圧
を畳重したバイポーラ擬似対数半波整流器の回路を図6
に示す。
プロセスでも実現できる。そこで、直流オフセット電圧
を畳重したバイポーラ擬似対数半波整流器の回路を図6
に示す。
【0024】ここでは、差動対の入出力特性を異ならせ
るためにエミッタ抵抗を挿入してエミッタ・ジェネレー
ション値(エミッタ抵抗値とテール電流値との積)を変
えている。直流オフセット電圧が印加された差動対の差
動出力特性をほぼ半波整流器とみなし得るためには、j
番目(ここで、jは1〜Nの整数)の差動対のエミッタ
・ジェネレーション値Rj I0jとj番目の差動対に印加
される直流オフセット電圧VOSj との関係は、数5で示
される。
るためにエミッタ抵抗を挿入してエミッタ・ジェネレー
ション値(エミッタ抵抗値とテール電流値との積)を変
えている。直流オフセット電圧が印加された差動対の差
動出力特性をほぼ半波整流器とみなし得るためには、j
番目(ここで、jは1〜Nの整数)の差動対のエミッタ
・ジェネレーション値Rj I0jとj番目の差動対に印加
される直流オフセット電圧VOSj との関係は、数5で示
される。
【0025】
【数5】VOSj =2VT +Rj I0j ここで、VT は熱電圧であり、VT =kT/qと表され
る。なお、kはボルツマン定数、Tは絶対温度、qは単
位電子電荷である。
る。なお、kはボルツマン定数、Tは絶対温度、qは単
位電子電荷である。
【0026】同様に、擬似対数特性を持たせるために
は、並列接続される差動対のそれぞれの入力電圧範囲
を、数6に示すように逆対数関数的すなわち指数関数的
に変える必要がある。
は、並列接続される差動対のそれぞれの入力電圧範囲
を、数6に示すように逆対数関数的すなわち指数関数的
に変える必要がある。
【0027】
【数6】 すなわち、並列接続される差動対のそれぞれの短絡トラ
ンスコンダクタンスgmjで表すと数7のように成る。
ンスコンダクタンスgmjで表すと数7のように成る。
【0028】
【数7】 ここで、図7は、図6に示した直流オフセット電圧を畳
重したバイポーラ擬似対数半波整流器の出力電流特性で
ある。
重したバイポーラ擬似対数半波整流器の出力電流特性で
ある。
【0029】図7には、並列接続されて成る擬似半波整
流器の差動出力電流のうち一方の出力電流特性を示し、
縦軸はこの出力電流であり、横軸は入力電圧である。図
7は、図6におけるNが3の場合の特性を示したもので
あり、IC2は図6のバイポーラトランジスタQ2のコレ
クタ電流、IC4は図6のバイポーラトランジスタQ4の
コレクタ電流、IC6は図6のバイポーラトランジスタQ
2N(N=3であるのでQ6)のコレクタ電流、I2 は
この3つのコレクタ電流の合成電流である。
流器の差動出力電流のうち一方の出力電流特性を示し、
縦軸はこの出力電流であり、横軸は入力電圧である。図
7は、図6におけるNが3の場合の特性を示したもので
あり、IC2は図6のバイポーラトランジスタQ2のコレ
クタ電流、IC4は図6のバイポーラトランジスタQ4の
コレクタ電流、IC6は図6のバイポーラトランジスタQ
2N(N=3であるのでQ6)のコレクタ電流、I2 は
この3つのコレクタ電流の合成電流である。
【0030】また、図8は、図6に示した直流オフセッ
ト電圧を畳重したバイポーラ擬似対数半波整流器の出力
電流特性をdB表示したものである。
ト電圧を畳重したバイポーラ擬似対数半波整流器の出力
電流特性をdB表示したものである。
【0031】バイポーラプロセスにおいても、擬似対数
特性を有した半波整流器の対数入力ダイナミックレンジ
が拡張される様子がわかる。
特性を有した半波整流器の対数入力ダイナミックレンジ
が拡張される様子がわかる。
【0032】また、バイポーラプロセスにおいては、直
流オフセット電圧を畳重するやり方としては、エミッタ
デジェネレーションをアンバランス(非対称)にしても
実現できる。半波整流器を構成する方法は、一方のバイ
ポーラトランジスタにのみエミッタ抵抗を挿入したアン
バランス・エミッタデジェネレーションされた不平衡差
動対を用いてもよい。
流オフセット電圧を畳重するやり方としては、エミッタ
デジェネレーションをアンバランス(非対称)にしても
実現できる。半波整流器を構成する方法は、一方のバイ
ポーラトランジスタにのみエミッタ抵抗を挿入したアン
バランス・エミッタデジェネレーションされた不平衡差
動対を用いてもよい。
【0033】図9は、アンバランス・エミッタデジェネ
レーションされたバイポーラ不平衡差動対の回路図であ
る。
レーションされたバイポーラ不平衡差動対の回路図であ
る。
【0034】ここで、図9におけるVi を数8に示す。
【0035】
【数8】 なお、数8におけるVBE1 は数9に示し、VBE2 は数1
0に示す。
0に示す。
【0036】
【数9】
【0037】
【数10】 また、ここで、各バイポーラトランジスタの飽和電流の
関係は、数11が成り立つものと仮定する。
関係は、数11が成り立つものと仮定する。
【0038】
【数11】IS1=IS2 さらに、定電流源I0 で駆動されているから数12が求
まる。
まる。
【0039】
【数12】 従って、数13が求まる。
【0040】
【数13】 なお、IS は飽和電流、αF はバイポーラトランジスタ
の電流増幅率である。
の電流増幅率である。
【0041】数13でIC1=IC2=αF I0 /2とおく
と、数14のように入力オフセット電圧V1 が求まる。
と、数14のように入力オフセット電圧V1 が求まる。
【0042】
【数14】 ここで、数13を微分すると数15のようになる。
【0043】
【数15】 従って、Vi =V1 (IC1=IC2=αF I0 /2)のと
きに傾きが最大となり、数16で表わされる傾きを持つ
(V1 ,αF I0 /2)点での接線は(−2VT ,0)
を通るから、入力信号に2VTのバイアスオフセットを
持たせるとほぼ半波整流器とみなせられる。
きに傾きが最大となり、数16で表わされる傾きを持つ
(V1 ,αF I0 /2)点での接線は(−2VT ,0)
を通るから、入力信号に2VTのバイアスオフセットを
持たせるとほぼ半波整流器とみなせられる。
【0044】
【数16】 図10は、アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対の出力電流特性である。
されたバイポーラ不平衡差動対の出力電流特性である。
【0045】図10には、一方のみエミッタ抵抗を挿入
したアンバランス・エミッタデジェネレーションされた
不平衡差動対の出力電流特性を示す。
したアンバランス・エミッタデジェネレーションされた
不平衡差動対の出力電流特性を示す。
【0046】また、図11は、アンバランス・エミッタ
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の回路
図である。
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の回路
図である。
【0047】図11には、アンバランス・エミッタデジ
ェネレーションされた不平衡差動対を並列接続して実現
される擬似対数半波整流器を示す。
ェネレーションされた不平衡差動対を並列接続して実現
される擬似対数半波整流器を示す。
【0048】この場合には、j番目(ここで、jは1〜
Nの整数)の不平衡差動対のエミッタ・デジェネレーシ
ョン値Rj I0jとは無関係に、j番目の差動対に印加さ
れるバイアスオフセット電圧VOSj は数17に示すよう
に設定すればよい。
Nの整数)の不平衡差動対のエミッタ・デジェネレーシ
ョン値Rj I0jとは無関係に、j番目の差動対に印加さ
れるバイアスオフセット電圧VOSj は数17に示すよう
に設定すればよい。
【0049】
【数17】VOSj =2VT エミッタ抵抗を片方にしか挿入していないことにより、
アンバランス・エミッタデジェネレーションされた不平
衡差動対の特性を半波整流器の特性に近づけるために
は、直流バイアスオフセット電圧の値を数5と数17と
で比較すると、Rj I0jだけ小さい。また、半波整流器
としての動作入力電圧範囲はRj I0jだけ狭くなってい
る。
アンバランス・エミッタデジェネレーションされた不平
衡差動対の特性を半波整流器の特性に近づけるために
は、直流バイアスオフセット電圧の値を数5と数17と
で比較すると、Rj I0jだけ小さい。また、半波整流器
としての動作入力電圧範囲はRj I0jだけ狭くなってい
る。
【0050】図12は、アンバランス・エミッタデジェ
ネレーションされたバイポーラ不平衡差動対に直流オフ
セット電圧を畳重した擬似対数半波整流器の出力電流特
性である。
ネレーションされたバイポーラ不平衡差動対に直流オフ
セット電圧を畳重した擬似対数半波整流器の出力電流特
性である。
【0051】図12には、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器の出力電流(真数表示)を示し、縦軸はこの出力電流
であり、横軸は入力電圧である。図12は、図11にお
けるNが3の場合の特性を示したものであり、IC1は図
11のバイポーラトランジスタQ1のコレクタ電流、I
C3は図11のバイポーラトランジスタQ3のコレクタ電
流、IC5は図11のバイポーラトランジスタQ2N−1
(N=3であるのでQ5)のコレクタ電流、I1 はこの
3つのコレクタ電流の合成電流である。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器の出力電流(真数表示)を示し、縦軸はこの出力電流
であり、横軸は入力電圧である。図12は、図11にお
けるNが3の場合の特性を示したものであり、IC1は図
11のバイポーラトランジスタQ1のコレクタ電流、I
C3は図11のバイポーラトランジスタQ3のコレクタ電
流、IC5は図11のバイポーラトランジスタQ2N−1
(N=3であるのでQ5)のコレクタ電流、I1 はこの
3つのコレクタ電流の合成電流である。
【0052】また、図13は、アンバランス・エミッタ
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の出力
電流特性をdB表示したものである。
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の出力
電流特性をdB表示したものである。
【0053】図13には、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数整流器の
出力電流(dB表示)を示す。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数整流器の
出力電流(dB表示)を示す。
【0054】したがって、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器を用いた場合も、図1に示す回路図と同様に回路を組
むことでバイポーラログアンプが実現できる。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器を用いた場合も、図1に示す回路図と同様に回路を組
むことでバイポーラログアンプが実現できる。
【0055】以上は、半波整流器で対数増幅回路を実現
する方法を実施例で示したが、並列接続される差動対の
数を偶数個にし、2対の差動対を同一とし、印加される
直流オフセット電圧の極性を逆にすれば、両波整流器の
構成となる。以下に、両波整流器の特性が2乗特性に近
いことを述べる。
する方法を実施例で示したが、並列接続される差動対の
数を偶数個にし、2対の差動対を同一とし、印加される
直流オフセット電圧の極性を逆にすれば、両波整流器の
構成となる。以下に、両波整流器の特性が2乗特性に近
いことを述べる。
【0056】MOSプロセスの場合には、数1に示され
る差動対の正規化差動出力電流fM(x)、すなわちΔ
ID /I01は数18で近似できる。
る差動対の正規化差動出力電流fM(x)、すなわちΔ
ID /I01は数18で近似できる。
【0057】
【数18】 数18においてX3 までとると、近似誤差は3%以下と
なる。
なる。
【0058】ここで、数19に関数Ф(Vi )を定義す
る。
る。
【0059】
【数19】 のときには数1と数19は等しくなる。
【0060】図2に重ねてΔID の特性と数18との近
似を一点鎖線で比較して示す。近似誤差は3%以内であ
り、良好な近似であるといえる。
似を一点鎖線で比較して示す。近似誤差は3%以内であ
り、良好な近似であるといえる。
【0061】また、近似式Ф(Vi )も正規化すると、
数20で表わされる。
数20で表わされる。
【0062】
【数20】 図14は直流オフセット電圧を畳重したMOS両波整流
器の回路図である。
器の回路図である。
【0063】図14に示す入力対に印加されるセット電
圧VK とおくと、出力が並列接続された2対のソース結
合差動対の差動出力電流ΔIOSM は数21で表わされ
る。
圧VK とおくと、出力が並列接続された2対のソース結
合差動対の差動出力電流ΔIOSM は数21で表わされ
る。
【0064】
【数21】 また、これを正規化すると数22で表わされる。
【0065】
【数22】
【0066】数21は、数19で定義される近似式で表
すと数23のように近似できる。
すと数23のように近似できる。
【0067】
【数23】 路とみなせられる。
【0068】図15は、直流オフセット電圧を畳重した
MOS両波整流器の出力電流特性である。
MOS両波整流器の出力電流特性である。
【0069】次に、図15に、直流バイアスオフセット
電圧を畳重して実現されるMOS両波整流器の入出力特
性が2乗特性に近いことを示す。
電圧を畳重して実現されるMOS両波整流器の入出力特
性が2乗特性に近いことを示す。
【0070】図15において、直流オフセット電圧VK
をVOSj とおき、I0j、βj と置き換えるとわかるよう
に、それぞれでテール電流とトランスコンダクタンスパ
ラメータとの積を異ならせ、直流オフセット電圧値をそ
の積の適当な常数値(1より小)に設定すれば、それぞ
れ特性の異なる両波整流器が得られ、複数個の両波整流
器を並列接続することで擬似対数両波整流特性に近づけ
られる。
をVOSj とおき、I0j、βj と置き換えるとわかるよう
に、それぞれでテール電流とトランスコンダクタンスパ
ラメータとの積を異ならせ、直流オフセット電圧値をそ
の積の適当な常数値(1より小)に設定すれば、それぞ
れ特性の異なる両波整流器が得られ、複数個の両波整流
器を並列接続することで擬似対数両波整流特性に近づけ
られる。
【0071】同様に、バイポーラプロセスにおいても、
直流バイアスオフセット電圧を印加することで両波整流
器が実現できる。そこで、バイポーラプロセスにより実
現した直流オフセット電圧を畳重したバイオポーラ両波
整流器の回路図を図16に示す。
直流バイアスオフセット電圧を印加することで両波整流
器が実現できる。そこで、バイポーラプロセスにより実
現した直流オフセット電圧を畳重したバイオポーラ両波
整流器の回路図を図16に示す。
【0072】図16において、差動出力電流ΔIOSB
は、直流オフセット電圧をVK とすると数24で表わさ
れる。
は、直流オフセット電圧をVK とすると数24で表わさ
れる。
【0073】
【数24】 また、これを正規化すると数25で表わされる。
【0074】
【数25】 なお、fB (x)はテール電流I0 で駆動されるバイポ
ーラ整合差動対の正規化差動出力電流であり、数26で
表わされる。
ーラ整合差動対の正規化差動出力電流であり、数26で
表わされる。
【0075】
【数26】 fB (x)=ΔIC /( αF I0)=tanh(x/2) 図17は、直流オフセット電圧を畳重したバイオポーラ
両波整流器の出力電流特性である。
両波整流器の出力電流特性である。
【0076】次に、図17に、直流バイアスオフセット
電圧を畳重して実現されるバイポーラ両波整流器の入出
力特性が2乗特性に近いことを示す。
電圧を畳重して実現されるバイポーラ両波整流器の入出
力特性が2乗特性に近いことを示す。
【0077】図15において、各差動対にバイポーラ両
波整流器の入出力特性のエミッタ抵抗を挿入すると、ス
ロープが緩やかになり、入力電圧範囲が広がるが、両波
整流器としての特性は残る。従って、特性の異なる複数
個の両波整流器を並列接続して擬似両波整流器を構成で
きる。
波整流器の入出力特性のエミッタ抵抗を挿入すると、ス
ロープが緩やかになり、入力電圧範囲が広がるが、両波
整流器としての特性は残る。従って、特性の異なる複数
個の両波整流器を並列接続して擬似両波整流器を構成で
きる。
【0078】
【発明の効果】以上説明したように、本発明の対数増幅
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ2個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らせられるという効果が
ある。
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ2個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らせられるという効果が
ある。
【図1】本発明の一実施例のCMOSプロセスによる対
数増幅回路のブロック図である。
数増幅回路のブロック図である。
【図2】MOS整合差動対の正規化出力電流特性とその
近似式の特性である。
近似式の特性である。
【図3】直流オフセット電圧を畳重したMOS擬似対数
半波整流器の回路図である。
半波整流器の回路図である。
【図4】直流オフセット電圧を畳重したMOS擬似対数
半波整流器の出力電流特性である。
半波整流器の出力電流特性である。
【図5】直流オフセット電圧を畳重したMOS擬似対数
半波整流器の出力電流特性(dB表示)である。
半波整流器の出力電流特性(dB表示)である。
【図6】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の回路図である。
対数半波整流器の回路図である。
【図7】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の出力電流特性である。
対数半波整流器の出力電流特性である。
【図8】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の出力電流特性(dB表示)である。
対数半波整流器の出力電流特性(dB表示)である。
【図9】アンバランス・エミッタデジェネレーションさ
れたバイポーラ不平衡差動対の回路図である。
れたバイポーラ不平衡差動対の回路図である。
【図10】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対の出力電流特性である。
されたバイポーラ不平衡差動対の出力電流特性である。
【図11】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の回路図である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の回路図である。
【図12】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性である。
【図13】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性(dB表
示)である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性(dB表
示)である。
【図14】直流オフセット電圧を畳重したMOS両波整
流器の回路図である。
流器の回路図である。
【図15】直流オフセット電圧を畳重したMOS両波整
流器の出力電流特性である。
流器の出力電流特性である。
【図16】直流オフセット電圧を畳重したバイオポーラ
両波整流器の回路図である。
両波整流器の回路図である。
【図17】直流オフセット電圧を畳重したバイオポーラ
両波整流器の出力電流特性である。
両波整流器の出力電流特性である。
A1〜An 差動増幅器 M11〜M14、M21〜M24 MOSトランジスタ M(n+1)1〜M(n+1)4 MOSトランジスタ M10、M20 MOSトランジスタ C01〜C0(n+1) コンデンサ
Claims (2)
- 【請求項1】 多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に直流オフセット電圧
を重畳する手段と、各々の差動増幅器および重畳する手
段に接続され、それぞれを入力とする1対の整合差動対
と、各整合差動対の出力電流を加算する加算器とを有す
ることを特徴とする対数増幅回路。 - 【請求項2】 各々の差動増幅器の入力または出力に直
流オフセット電圧を重畳する複数個の手段と、それぞれ
を入力とする複数個の特性の等しくない差動対とを有す
ることを特徴とする請求項1に記載の対数増幅回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5196994A JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
GB9414053A GB2280052B (en) | 1993-07-14 | 1994-07-12 | Logarithmic amplifying circuit based on the bias-offset technique |
CA002127854A CA2127854C (en) | 1993-07-14 | 1994-07-12 | Logarithmic amplifying circuit based on the bias-offset technique |
US08/274,413 US5506537A (en) | 1993-07-14 | 1994-07-13 | Logarithmic amplifying circuit based on the bias-offset technique |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5196994A JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0730353A JPH0730353A (ja) | 1995-01-31 |
JP2836452B2 true JP2836452B2 (ja) | 1998-12-14 |
Family
ID=16367065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5196994A Expired - Lifetime JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5506537A (ja) |
JP (1) | JP2836452B2 (ja) |
CA (1) | CA2127854C (ja) |
GB (1) | GB2280052B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2729525B1 (fr) * | 1995-01-13 | 1997-06-06 | Sgs Thomson Microelectronics | Circuit de reglage du seuil de suppression d'un signal |
JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
JP2885281B2 (ja) * | 1996-11-20 | 1999-04-19 | 日本電気株式会社 | Dcオフセットキャンセル回路及びそれを用いた差動増幅回路 |
US5754013A (en) * | 1996-12-30 | 1998-05-19 | Honeywell Inc. | Apparatus for providing a nonlinear output in response to a linear input by using linear approximation and for use in a lighting control system |
US5805011A (en) * | 1997-01-03 | 1998-09-08 | Lucent Technologies Inc. | Self-calibration system for logarithmic amplifiers |
US6040731A (en) * | 1997-05-01 | 2000-03-21 | Raytheon Company | Differential pair gain control stage |
EP1125401B1 (en) * | 1998-10-30 | 2005-06-08 | Broadcom Corporation | Internet gigabit ethernet transmitter architecture |
US6232815B1 (en) * | 1999-05-06 | 2001-05-15 | Analog Devices, Inc. | ATE pin electronics with complementary waveform drivers |
US6549971B1 (en) * | 1999-08-26 | 2003-04-15 | International Business Machines Corporation | Cascaded differential receiver circuit |
JP2001223546A (ja) * | 2000-02-08 | 2001-08-17 | Mitsubishi Electric Corp | 多段信号増幅回路 |
DE10051463A1 (de) * | 2000-10-17 | 2002-04-18 | Philips Corp Intellectual Pty | Schaltungsanordnung |
CA2386851A1 (en) | 2001-07-10 | 2003-01-10 | Robert J. Davies | Logarithmic amplifier |
US7010283B2 (en) * | 2002-01-16 | 2006-03-07 | Oki Electric Industry Co., Ltd. | Signal waveform detection circuit |
US7212041B2 (en) * | 2002-12-23 | 2007-05-01 | Intel Corporation | Weighted multi-input variable gain amplifier |
DE10337285B4 (de) * | 2003-08-13 | 2014-02-13 | Intel Mobile Communications GmbH | Verstärkeranordnung |
US7417485B1 (en) | 2003-09-23 | 2008-08-26 | Cypress Semiconductor Corporation | Differential energy difference integrator |
JP2006013753A (ja) * | 2004-06-24 | 2006-01-12 | Renesas Technology Corp | 無線通信システムおよび半導体集積回路 |
US7339433B2 (en) * | 2005-03-15 | 2008-03-04 | Apex Microtechnology Corporation | Differential amplifier stage |
JP5420847B2 (ja) * | 2008-02-19 | 2014-02-19 | ピーエスフォー ルクスコ エスエイアールエル | 信号伝送回路及びこれを用いた信号伝送システム |
EP2504712B1 (en) * | 2009-11-23 | 2021-03-24 | Hittite Microwave LLC | Logarithmic mean-square power detector |
EP2713507B1 (en) | 2012-10-01 | 2014-12-10 | Nxp B.V. | FET RF power detector |
JP7041555B2 (ja) * | 2017-03-27 | 2022-03-24 | ローム株式会社 | スイッチング電源及びその地絡検出方法 |
TWI716817B (zh) * | 2019-02-19 | 2021-01-21 | 立積電子股份有限公司 | 其電晶體都是雙極性接面型電晶體的功率偵測器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04354203A (ja) * | 1991-05-30 | 1992-12-08 | Nec Corp | 擬似対数if増幅器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1258499A (en) * | 1986-06-04 | 1989-08-15 | Katsuji Kimura | Intermediate frequency amplification circuit capable of detecting a field strength with low electric power |
JPH0622304B2 (ja) * | 1986-06-12 | 1994-03-23 | 日本電気株式会社 | 対数if増幅回路 |
JPH0656940B2 (ja) * | 1986-06-11 | 1994-07-27 | 日本電気株式会社 | 対数増幅回路 |
US4990803A (en) * | 1989-03-27 | 1991-02-05 | Analog Devices, Inc. | Logarithmic amplifier |
JP2643516B2 (ja) * | 1990-02-01 | 1997-08-20 | 日本電気株式会社 | 対数増幅回路 |
JP2687713B2 (ja) * | 1990-10-30 | 1997-12-08 | 日本電気株式会社 | 対数増幅回路 |
JP2995886B2 (ja) * | 1991-02-28 | 1999-12-27 | 日本電気株式会社 | 対数増幅回路 |
US5345185A (en) * | 1992-04-14 | 1994-09-06 | Analog Devices, Inc. | Logarithmic amplifier gain stage |
-
1993
- 1993-07-14 JP JP5196994A patent/JP2836452B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-12 CA CA002127854A patent/CA2127854C/en not_active Expired - Fee Related
- 1994-07-12 GB GB9414053A patent/GB2280052B/en not_active Expired - Fee Related
- 1994-07-13 US US08/274,413 patent/US5506537A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04354203A (ja) * | 1991-05-30 | 1992-12-08 | Nec Corp | 擬似対数if増幅器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0730353A (ja) | 1995-01-31 |
GB2280052A (en) | 1995-01-18 |
CA2127854C (en) | 1997-09-23 |
GB2280052B (en) | 1998-02-11 |
GB9414053D0 (en) | 1994-08-31 |
US5506537A (en) | 1996-04-09 |
CA2127854A1 (en) | 1995-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2836452B2 (ja) | 対数増幅回路 | |
JP2556293B2 (ja) | Mos ota | |
JPH088457B2 (ja) | 差動増幅回路 | |
JP2606599B2 (ja) | 対数増幅回路 | |
JP2643516B2 (ja) | 対数増幅回路 | |
JP2841978B2 (ja) | 周波数逓倍・ミキサ回路 | |
JPH0793544B2 (ja) | 差動回路及び差動増幅回路 | |
JPH0850625A (ja) | マルチプライヤ | |
EP0484139B1 (en) | Logarithmic amplifying circuit | |
JP2995886B2 (ja) | 対数増幅回路 | |
JP2778540B2 (ja) | 対数増幅回路 | |
JP2827826B2 (ja) | 対数増幅回路 | |
KR0160361B1 (ko) | 쿼드리테일 회로를 사용하는 승산기 | |
JP2682463B2 (ja) | 対数増幅回路 | |
JPH06162229A (ja) | マルチプライヤ | |
JP3036121B2 (ja) | 擬似対数if増幅器 | |
JP2861795B2 (ja) | 周波数逓倍回路 | |
JP2836358B2 (ja) | 差動増幅回路 | |
JP2526805B2 (ja) | マルチプライヤ | |
JP3305407B2 (ja) | Gm−Cフィルタ | |
JP3030985B2 (ja) | 周波数ミキサ回路 | |
JP3159254B2 (ja) | チューニング可能なmos型otaおよびそれを用いた周波数ミキサ回路 | |
JPH07283666A (ja) | 差動増幅回路 | |
JP2551386B2 (ja) | マルチプライヤ | |
JP2541868B2 (ja) | Mosトランジスタ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961128 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |